專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于半導(dǎo)體裝置，特別是有關(guān)于ー種具有電容的密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置。
背景技術(shù)：
在集成電路(integrated circuit, IC)的制造中，密封環(huán)(也稱做防護環(huán)，sealring)的制做對于半導(dǎo)體エ藝而言是重要的ー環(huán)。半導(dǎo)體裝置(例如，IC)被制成芯片的形式，其由具有IC圖案形成于上的半導(dǎo)體晶圓切割而成。多個芯片通過切割半導(dǎo)體晶圓而形成。在切割エ藝中，半導(dǎo)體芯片彼此分離，而機械應(yīng)カ(例如，振動)通常會施加于半導(dǎo)體基底/晶圓上。因此，當進行切割エ藝時，會在芯片上造成龜裂。
再者，半導(dǎo)體基底上形成有多個半導(dǎo)體組件。此時，在制做半導(dǎo)體組件期間所沉積的疊置絕緣層(例如，金屬層間介電(intermetal dielectric, IMD )層及/或?qū)娱g介電(interlayer dielectric, ILD)層)自切割線的切割部露出。疊置絕緣層(stackedinsulating films)及其間的界面構(gòu)成了水氣穿透的路徑,而會讓半導(dǎo)體裝置發(fā)生故障。為了防止半導(dǎo)體芯片受到切割エ藝的損害及避免水氣引發(fā)劣化的情形，會在每ー芯片的IC圖案與切割線之間形成密封環(huán)結(jié)構(gòu)。現(xiàn)有密封環(huán)結(jié)構(gòu)是在形成接線層及接觸部的エ藝中進行制做，且其為多層結(jié)構(gòu)并由金屬與絕緣層交替而成。每ー絕緣層內(nèi)形成有過孔(Via)以給相鄰的金屬層之間提供電性路徑。然而，密封環(huán)結(jié)構(gòu)中底層金屬層與半導(dǎo)體基底電性接觸，因而在半導(dǎo)體芯片周圍構(gòu)成了基底短路路徑。而密封環(huán)結(jié)構(gòu)在半導(dǎo)體芯片周圍提供ー個電阻值非常低的金屬路徑，使噪聲能夠從半導(dǎo)體芯片的集成電路區(qū)傳導(dǎo)至密封環(huán)結(jié)構(gòu)，弓I發(fā)基底噪聲耦合的問題。因此，有必要尋求ー種新的密封環(huán)結(jié)構(gòu)，其能夠減輕或排除上述的問題。

發(fā)明內(nèi)容
為了解決現(xiàn)有的密封環(huán)結(jié)構(gòu)的上述技術(shù)問題，本發(fā)明提供一種新的半導(dǎo)體裝置，其具有改良的密封環(huán)結(jié)構(gòu)，以改善上述基底噪聲耦合的問題。在本發(fā)明的實施方式中，一種半導(dǎo)體裝置，包括半導(dǎo)體基底，具有第一導(dǎo)電型，且具有被密封環(huán)區(qū)所圍繞的芯片區(qū)；絕緣層，位于半導(dǎo)體基底上；密封環(huán)結(jié)構(gòu)，埋設(shè)于絕緣層內(nèi)且對應(yīng)于密封環(huán)區(qū)；以及電容器，位于密封環(huán)結(jié)構(gòu)下方并與其電性連接，其中電容器包括半導(dǎo)體基底的主體。本發(fā)明所提出的半導(dǎo)體裝置，利用在密封環(huán)結(jié)構(gòu)下方設(shè)置電容器并與其電性連接，以減輕或排除基底噪聲耦合的問題。


圖I顯示根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置平面示意圖。圖2顯6顯示出沿圖I中A-A’線的剖面示意圖。
圖3至7顯示根據(jù)本發(fā)明不同實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖。
具體實施例方式在說明書及權(quán)利要求書當中使用了某些詞匯來稱呼特定的組件。本領(lǐng)域的技術(shù)人員應(yīng)可理解，硬件制造商可能會用不同的名詞來稱呼同一個組件。本說明書及權(quán)利要求書并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準貝1J。在通篇說明書及權(quán)利要求書當中所提及的“包含”是開放式的用語，故應(yīng)解釋成“包含但不限定干”。此外，“耦接”ー詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表第一裝置可直接電氣連接于第二裝置，或通過其它裝置或連接手段間接地電氣連接到第二裝置。請參照圖I及2，其中圖I顯示根據(jù)本發(fā)明的實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置平面示意圖，而圖2顯示沿圖I中A-A’線的剖面示意圖。半導(dǎo)體裝置200包括半導(dǎo)體基底100，其具有第一導(dǎo)電型(例如，P型或η型)。半導(dǎo)體基底100可包括硅、鍺化硅、神 化鎵或其他半導(dǎo)體材料。在實施方式中，半導(dǎo)體基底100具有芯片區(qū)10、圍繞芯片區(qū)10的密封環(huán)區(qū)20以及圍繞密封環(huán)區(qū)20的切割線區(qū)30，如圖I所示。芯片區(qū)10提供形成不同的組件之用，諸如晶體管、電阻及其他熟悉的半導(dǎo)體組件。密封環(huán)區(qū)20是提供在上方形成密封環(huán)結(jié)構(gòu)之用，而切割線區(qū)30是提供進行切割エ藝之用，以從半導(dǎo)體晶圓形成単獨的芯片。半導(dǎo)體基底100的密封環(huán)區(qū)20可更包括形成于內(nèi)的隔離結(jié)構(gòu)102，用以隔離并圍繞虛擬主動區(qū)(dummy active region)。在實施方式中，_離結(jié)構(gòu)102可為淺溝槽_離(shallowtrench isolation, STI)結(jié)構(gòu)。另外，隔離結(jié)構(gòu)102也可為局部娃氧化(local oxidationof silicon, L0C0S)特征部件。絕緣層106形成于半導(dǎo)體基底100上，且對應(yīng)于芯片區(qū)10、密封環(huán)區(qū)20以及切割線區(qū)30。絕緣層106可為單層或多層結(jié)構(gòu)，以作為內(nèi)層介電(interlayer dielectric, ILD)層或金屬層間介電(inter-metal dielectric, IMD)層，且絕緣層106可包括氧化物、氮化物、氮氧化物或其組合或可包括低介電(low k)材料,諸如氟娃酸鹽玻璃(fluorinatedsilicate glass, FSG)、碳慘雜氧化物(carbon doped oxide)、甲基娃酸鹽類(methylsilsequioxane, MS Q)、含氫娃酸鹽類(hydrogen silsequioxane, HSQ)、或氟四こ基娃酸鹽(fluorine tetra-ethy 1-orthosiIicate, FTEOS) 絕緣層 106 可利用例如化學(xué)氣相沉積(chemical vapor deposition, CVD)、低壓化學(xué)氣相沉積(low pressure CVD, LPCVD)、電漿輔助化學(xué)氣相沉積(plasma enhanced CVD, PECVD)、高密度電漿化學(xué)氣相沉積(highdensity plasma CVD, HDPCVD)、或其他傳統(tǒng)沉積技術(shù)形成。第一密封環(huán)結(jié)構(gòu)108埋設(shè)于絕緣層106內(nèi)，且對應(yīng)于密封環(huán)區(qū)20。第一密封環(huán)結(jié)構(gòu)108可包括疊置的多個金屬層(例如，銅層)111 (即，這些金屬層111位于絕緣層106內(nèi)的不同層位，使金屬層111彼此隔開)以及設(shè)置于絕緣層106內(nèi)中位于不同層位的金屬層111之間的多個介層連接條(via bar) 109。金屬連接條109可由銅所構(gòu)成(也可使用其他金屬實施的)，且電性連接于各個金屬層111。第一密封環(huán)結(jié)構(gòu)108可于芯片區(qū)10內(nèi)形成接線層及接觸部分的期間進行制作，且可利用雙鑲嵌エ藝制做而成。在實施方式中，第一密封環(huán)結(jié)構(gòu)108的寬度約為3微米。
在本實施方式中，第一電容器設(shè)置于第一密封環(huán)結(jié)構(gòu)108下方，且通過形成于絕緣層106內(nèi)的多個接觸過孔(contact via) 107而與第一密封環(huán)結(jié)構(gòu)108電性連接。特別的是第一電容器包括半導(dǎo)體基底100的主體。在實施方式中，第一電容器為結(jié)型電容器，其由摻雜區(qū)104a及半導(dǎo)體基底100的主體所構(gòu)成，其中摻雜區(qū)104a具有相反于第一導(dǎo)電型的第二導(dǎo)電型，且形成于被隔離結(jié)構(gòu)102所圍繞的其中ー個虛擬主動區(qū)內(nèi)，摻雜區(qū)104a形成于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，并圍繞芯片區(qū)10。在實施方式中，半導(dǎo)體基底100為P型，因而摻雜區(qū)104a為η型，例如為n+摻雜區(qū)。在其他實施方式中，半導(dǎo)體基底100為η型，因而摻雜區(qū)104a為p型，例如為p+摻雜區(qū)。第一電容器(即，結(jié)型電容器)通常具有低電容值，因而具有高阻抗值，進而有效阻擋來自芯片區(qū)10的噪聲。在本實施方式中，半導(dǎo)體基底100的主體可更包括井區(qū)(未顯示)，其具有與半導(dǎo)體基底100相同的導(dǎo)電型，使第一電容器(即，結(jié)型電容器)由摻雜區(qū)104a及其下方的井區(qū)所構(gòu)成。
半導(dǎo)體裝置200可更包括第二密封環(huán)結(jié)構(gòu)110及第ニ電容器。第二密封環(huán)結(jié)構(gòu) 110埋設(shè)于絕緣層106內(nèi)，對應(yīng)于密封環(huán)區(qū)20，且被第一密封環(huán)結(jié)構(gòu)108所圍繞。第二密封環(huán)結(jié)構(gòu)110可包括疊置的多個金屬層111以及設(shè)置于金屬層111之間的多個介層連接條109，如同第一密封環(huán)結(jié)構(gòu)108。再者，第二密封環(huán)結(jié)構(gòu)110可更包括金屬接墊113，其由鋁所構(gòu)成(也可使用其他金屬實施的)，且電性耦接至第二密封環(huán)結(jié)構(gòu)110中最上層的金屬層111。第一密封環(huán)結(jié)構(gòu)108及第ニ密封環(huán)結(jié)構(gòu)110可通過相同的エ藝同時制作而成。在實施方式中，第二密封環(huán)結(jié)構(gòu)110的寬度大于第一密封環(huán)結(jié)構(gòu)108的寬度。舉例而言，第二密封環(huán)結(jié)構(gòu)110的寬度為4微米。再者，第二密封環(huán)結(jié)構(gòu)110可與第一密封環(huán)結(jié)構(gòu)108相隔約2微米的距離，且與芯片區(qū)10相隔約6微米的距離。第二電容器設(shè)置于第二密封環(huán)結(jié)構(gòu)110的下方，且通過接觸過孔107而與第二密封環(huán)結(jié)構(gòu)110電性連接。第二電容器同樣包括半導(dǎo)體基底100的主體。在實施方式中，第二電容器為結(jié)型電容器，其由摻雜區(qū)104b及半導(dǎo)體基底100的主體所構(gòu)成，其中摻雜區(qū)104b具有相同于摻雜區(qū)104a的導(dǎo)電型，且形成于另ー個虛擬主動區(qū)內(nèi)，使摻雜區(qū)104b形成于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，并圍繞芯片區(qū)10。在實施方式中，摻雜區(qū)104b可為n+或P+摻雜區(qū)。再者，第二電容器(即，結(jié)型電容器)通常具有高阻抗值，而有效阻擋來自芯片區(qū)10的噪聲。半導(dǎo)體裝置200可更包括第一鈍化護層112及第ニ鈍化護層114，依序沉積于半導(dǎo)體基底100上，且覆蓋第一密封環(huán)結(jié)構(gòu)108及第ニ密封環(huán)結(jié)構(gòu)110，其中第一鈍化護層112具有開ロ，露出第二密封環(huán)結(jié)構(gòu)110的金屬接墊113。在實施方式中，第一鈍化護層112及第二鈍化護層114由相同的材料所構(gòu)成，例如，氧化硅或氮化硅。在另ー實施方式中，第一鈍化護層112及第ニ鈍化護層114由不同的材料所構(gòu)成。舉例而言，第一鈍化護層112由無機材料所構(gòu)成(例如，氧化硅或氮化硅)，且第二鈍化護層114由有機材料所構(gòu)成(例如，阻焊層(solder mask))。根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至一對應(yīng)的高阻抗結(jié)型電容器，因此可有效防止基底噪聲耦合。請參照圖3，其顯示出根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖，其中相同于圖2的部件使用相同的標號并省略其說明。除了第一及第ニ電容器之夕卜，半導(dǎo)體裝置200的結(jié)構(gòu)相似于圖2所示的結(jié)構(gòu)。在本實施方式中，電性連接至第一密封環(huán)結(jié)構(gòu)108的第一電容器可更包括具有第二導(dǎo)電型的摻雜區(qū)103以及與摻雜區(qū)103具有相同導(dǎo)電型的深井區(qū)101。舉例而言，半導(dǎo)體基底100為P型，因此摻雜區(qū)103及深井區(qū)101為η型，例如分別為η+摻雜區(qū)及η+深井區(qū)。另外，半導(dǎo)體基底100可為η型，因此摻雜區(qū)103及深井區(qū)101為P型，例如分別為P+摻雜區(qū)及P+深井區(qū)。摻雜區(qū)103與深井區(qū)101兩者位于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，使半導(dǎo)體基底100的一部分的主體插入(interposed)于摻雜區(qū)104a與深井區(qū)101之間，且被摻雜區(qū)103所圍繞。摻雜區(qū)103可設(shè)置于隔離結(jié)構(gòu)102的正下方而圍繞摻雜區(qū)104a。如此ー來，圖3所示的第一電容器可包括串聯(lián)的第一、第二及第三次電容器(sub-capacitor),其中第一次電容器由摻雜區(qū)104a及半導(dǎo)體基底100的一部分的主體(位于摻雜區(qū)104a與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。第二次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于摻雜區(qū)104a與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。另外，第三次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于深井區(qū)101下方)所構(gòu)成。具有三個串聯(lián)的次電容器的第一電容器的電容值小于圖 2實施方式的電容值，因此其阻抗大于圖2實施方式的阻抗。在本實施方式中，電性連接至第二密封環(huán)結(jié)構(gòu)110的第二電容器可更包括摻雜區(qū)103及具有第二導(dǎo)電型的深井區(qū)101。摻雜區(qū)103與深井區(qū)101兩者位于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，使半導(dǎo)體基底100的一部分的主體插入于摻雜區(qū)104b與深井區(qū)101之間，且被摻雜區(qū)103所圍繞。再者，圖3所示的第二電容器可包括三個串聯(lián)的次電容器，其中第一次電容器由摻雜區(qū)104b及半導(dǎo)體基底100的一部分的主體(位于摻雜區(qū)104b與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。再者，第二次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于摻雜區(qū)104b與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。另外，第三次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于深井區(qū)101下方)所構(gòu)成。具有三個串聯(lián)的次電容器的第二電容器的電容值小于圖2實施方式的電容值，因此其阻抗大于圖2實施方式的阻杭。因此，根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至ー對應(yīng)的電容器，其中電容器的阻抗大于圖2實施方式的阻杭，因此可進一歩改善基底噪聲耦合的問題。請參照圖4，其顯示出根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖，其中相同于圖2的部件是使用相同的標號并省略其說明。除了第一及第ニ電容器之外，半導(dǎo)體裝置200的結(jié)構(gòu)相似于圖2所示的結(jié)構(gòu)。在本實施方式中，通過多個接觸過孔107而電性連接至第一密封環(huán)結(jié)構(gòu)108的第一電容器可為多晶硅-絕緣體-半導(dǎo)體(PIS)電容器，且可包括半導(dǎo)體基底100的主體、一部分的隔離結(jié)構(gòu)102及其上方的多晶硅層117a，其中多晶娃層117a插入于上述部分的隔離結(jié)構(gòu)102與第一密封環(huán)結(jié)構(gòu)108之間，且圍繞芯片區(qū)10。再者，通過多個接觸過孔107而電性連接至第二密封環(huán)結(jié)構(gòu)110的第二電容器為Pis電容器，且可包括半導(dǎo)體基底100的主體、一部分的隔離結(jié)構(gòu)102及其上方的多晶硅層117b，其中多晶硅層117b插入于上述部分的隔離結(jié)構(gòu)102與第二密封環(huán)結(jié)構(gòu)110之間，且圍繞芯片區(qū)10。多晶硅層117a及117b可在進行芯片區(qū)10中晶體管的多晶硅柵極(未顯示)制作エ藝中形成，因此無需額外的エ藝來進行多晶硅層117a及117b的制作。在本實施方式中，第一及第ニ電容器可分別更包括介電層115a及115b，其中介電層115a插入于多晶娃層117a與一部分的隔離結(jié)構(gòu)102之間，而介電層115b插入于多晶娃層117b與另一部分的隔離結(jié)構(gòu)102之間。介電層115a及115b可在進行芯片區(qū)10中晶體管的柵極介電層(未顯示)制作エ藝中形成，因此無需額外的エ藝來進行介電層115a及115b的制作。具有PIS結(jié)構(gòu)的第一及第ニ電容器由于具有厚度較厚的隔離結(jié)構(gòu)102而具有低電容值，因而使其具有高阻抗，進而有效阻擋來自芯片區(qū)10的噪聲。根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至一對應(yīng)的高阻抗PIS電容器，因此可有效防止基底噪聲耦合。請參照圖5，其顯示出根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面 示意圖，其中相同于圖4的部件是使用相同的標號并省略其說明。除了第一及第ニ電容器之外，半導(dǎo)體裝置200的結(jié)構(gòu)相似于圖4所示的結(jié)構(gòu)。在本實施方式中，第一電容器可更包括至少ー開ロ 109a,其斷開隔離結(jié)構(gòu)102、介電層115a及第ー多晶娃層117a。再者,第二電容器可更包括至少ー開ロ 109b，其斷開隔離結(jié)構(gòu)102、介電層115b及第一多晶硅層117b。水氣很容易就會陷進由氧化物所構(gòu)成的絕緣層內(nèi)。因此，開ロ 119a及11%能減少隔離結(jié)構(gòu)102與水氣的接觸面積，進而緩和水氣所造成的劣化。根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至一對應(yīng)的PIS電容器，其內(nèi)具有開ロ，因此可有效防止基底噪聲耦合，同時又能緩和水氣所造成的劣化。請參照圖6，其顯示出根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖，其中相同于圖4的部件是使用相同的標號并省略其說明。除了第一及第ニ電容器之外，半導(dǎo)體裝置200的結(jié)構(gòu)相似于圖4所示的結(jié)構(gòu)。在本實施方式中，第一及第ニ電容器每ー者可更包括具有第二導(dǎo)電型的摻雜區(qū)103及與摻雜區(qū)103具有相同導(dǎo)電型的深井區(qū)101。摻雜區(qū)103及深井區(qū)101位于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，使半導(dǎo)體基底100的一部分的主體插入于隔離結(jié)構(gòu)102與深井區(qū)101之間，且被摻雜區(qū)103所圍繞。摻雜區(qū)103可設(shè)置于被隔離結(jié)構(gòu)102圍繞的虛擬主動區(qū)內(nèi)。如此ー來，圖6所示的第一及第ニ電容器可包括串聯(lián)的第一、第二及第三次電容器，其中第一次電容器由第一或第二多晶娃層117a或117b、非必要的介電層115a或115b以及隔離結(jié)構(gòu)102所構(gòu)成。第二次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于隔離結(jié)構(gòu)102與深井區(qū)101之間，且被摻雜區(qū)103所圍繞)所構(gòu)成。另外，第三次電容器由深井區(qū)101及半導(dǎo)體基底100的一部分的主體(位于深井區(qū)101下方)所構(gòu)成。具有三個串聯(lián)的次電容器的第一及第ニ電容器的電容值小于圖4實施方式的電容值，因此其阻抗大于圖4實施方式的阻杭。因此，根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至ー對應(yīng)的電容器，其阻抗大于圖4實施方式的阻杭，因此可進一歩改善基底噪聲耦合的問題。請參照圖7，其顯示出根據(jù)本發(fā)明實施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖，其中相同于圖5或6的部件是使用相同的標號并省略其說明。除了第一及第ニ電容器之外，半導(dǎo)體裝置200的結(jié)構(gòu)相似于第5或6圖所示的結(jié)構(gòu)。在本實施方式中，第一及第二電容器每ー者包括三個次電容器，其相似于圖6所示的次電容器。
再者，不同于圖6所示的第一及第ニ電容器，第一及第ニ電容器每ー者中的第一次電容器可更包括至少ー開ロ 119a或119b，其斷開隔離結(jié)構(gòu)102、介電層115a或115b以及第一或第二多晶硅層117a或117b。根據(jù)上述實施方式，由于各個密封環(huán)結(jié)構(gòu)電性連接至ー對應(yīng)的電容器，其具有三個串聯(lián)的次電容器，因此可有效防止基底噪聲耦合。再者，三個次電容器中的其中一者具有PIS結(jié)構(gòu)，其中具有開ロ，因此可緩和水氣所造成的劣化。本領(lǐng)域中技術(shù)人員應(yīng)能理解，在不脫離本發(fā)明的精神和范圍的情況下，可對本發(fā)明做許多更動與改變。因此，上述本發(fā)明的范圍具體應(yīng)以后附的權(quán)利要求界定的范圍為準 ·
權(quán)利要求
1.一種半導(dǎo)體裝置，包括 半導(dǎo)體基底，具有第一導(dǎo)電型，且具有被密封環(huán)區(qū)所圍繞的芯片區(qū)； 絕緣層，位于所述半導(dǎo)體基底上； 第一密封環(huán)結(jié)構(gòu)，埋設(shè)于所述絕緣層內(nèi)且對應(yīng)于所述密封環(huán)區(qū)；以及 第一電容器，位于所述第一密封環(huán)結(jié)構(gòu)下方并與其電性連接，其中所述第一電容器包括所述半導(dǎo)體基底的主體。
2.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于，所述第一電容器為結(jié)型電容器，且更包括第一摻雜區(qū)，所述第一摻雜區(qū)具有相反于所述第一導(dǎo)電型的第二導(dǎo)電型，且位于所述密封環(huán)區(qū)的所述半導(dǎo)體基底內(nèi)并圍繞所述芯片區(qū)。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述第一電容器更包括皆具有所述第二導(dǎo)電型的第二摻雜區(qū)及第一深井區(qū)，位于所述密封環(huán)區(qū)的所述半導(dǎo)體基底內(nèi)，使所述半導(dǎo)體基底的一部分的所述主體插入于所述第一摻雜區(qū)與所述第一深井區(qū)之間，且被所述第二摻雜區(qū)所圍繞。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，更包括隔離結(jié)構(gòu)，形成于所述密封環(huán)區(qū)的所述半導(dǎo)體基底內(nèi)，其中所述第一摻雜區(qū)被所述隔離結(jié)構(gòu)所圍繞，而所述第二摻雜區(qū)位于一部分的所述隔離結(jié)構(gòu)正下方。
5.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于，更包括 第二密封環(huán)結(jié)構(gòu)，埋設(shè)于所述絕緣層內(nèi)，對應(yīng)于所述密封環(huán)區(qū)且被所述第一密封環(huán)結(jié)構(gòu)所圍繞；以及 第二電容器，位于所述第二密封環(huán)結(jié)構(gòu)下方并與其電性連接，其中所述第二電容器包括所述半導(dǎo)體基底的所述主體。
6.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述第二電容器為結(jié)型電容器，且更包括第三摻雜區(qū)，具有相反于所述第一導(dǎo)電型的第二導(dǎo)電型，且所述第三摻雜區(qū)位于所述密封環(huán)區(qū)的所述半導(dǎo)體基底內(nèi)并圍繞所述芯片區(qū)。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，所述第二電容器更包括皆具有所述第二導(dǎo)電型的第四摻雜區(qū)及第二深井區(qū)，位于所述密封環(huán)區(qū)的所述半導(dǎo)體基底內(nèi)，使所述半導(dǎo)體基底的一部分的所述主體插入于所述第三摻雜區(qū)與所述第二深井區(qū)之間，且被所述第四摻雜區(qū)所圍繞。
8.如權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，更包括隔離結(jié)構(gòu)，形成于所述密封環(huán)區(qū)的所述半導(dǎo)體基底內(nèi)，其中所述第三摻雜區(qū)被所述隔離結(jié)構(gòu)所圍繞，而所述第四摻雜區(qū)位于一部分的所述隔離結(jié)構(gòu)正下方。
9.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述第二密封環(huán)結(jié)構(gòu)包括圍繞所述芯片區(qū)的疊置的多個金屬層以及電性連接至對應(yīng)的所述多個金屬層的多個介層連接條。
10.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述第一密封環(huán)結(jié)構(gòu)包括圍繞所述第二密封環(huán)結(jié)構(gòu)的疊置的多個金屬層以及電性連接至對應(yīng)的所述多個金屬層的多個介層連接條。
11.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體基底的所述主體包括具有所述第一導(dǎo)電型的井區(qū)。
12.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于，所述第一電容器更包括隔離結(jié)構(gòu)，形成于所述密封環(huán)區(qū)的所述半導(dǎo)體基底內(nèi)；以及 第一多晶硅層，插入于所述隔離結(jié)構(gòu)與所述第一密封環(huán)結(jié)構(gòu)之間并圍繞所述芯片區(qū)。
13.如權(quán)利要求12所述的半導(dǎo)體裝置，其特征在于，所述第一電容器更包括至少一開口，斷開所述隔離結(jié)構(gòu)及所述第一多晶硅層。
14.如權(quán)利要求12所述的半導(dǎo)體裝置，其特征在于，所述第一電容器更包括皆具有相反于所述第一導(dǎo)電型的第二導(dǎo)電型的第一摻雜區(qū)及第一深井區(qū)，位于所述密封環(huán)區(qū)的所述半導(dǎo)體基底內(nèi)，使所述半導(dǎo)體基底的一部分的所述主體插入于所述隔離結(jié)構(gòu)與所述第一深井區(qū)之間，且被所述第一摻雜區(qū)所圍繞。
15.如權(quán)利要求12所述的半導(dǎo)體裝置，其特征在于，更包括 第二密封環(huán)結(jié)構(gòu)，埋設(shè)于所述絕緣層內(nèi)，對應(yīng)于所述密封環(huán)區(qū)且被所述第一密封環(huán)結(jié)構(gòu)所圍繞；以及 第二電容器，位于所述第二密封環(huán)結(jié)構(gòu)下方并與其電性連接，其中所述第二電容器包括所述半導(dǎo)體基底的所述主體。
16.如權(quán)利要求15所述的半導(dǎo)體裝置，其特征在于，所述第二電容器更包括 所述隔離結(jié)構(gòu)；以及 第二多晶硅層，插入于所述隔離結(jié)構(gòu)與所述第二密封環(huán)結(jié)構(gòu)之間并圍繞所述芯片區(qū)。
17.如權(quán)利要求16所述的半導(dǎo)體裝置，其特征在于，所述第二電容器更包括至少一開口，斷開所述隔離結(jié)構(gòu)及所述第二多晶硅層。
18.如權(quán)利要求15所述的半導(dǎo)體裝置，其特征在于，所述第二電容器更包括皆具有相反于所述第一導(dǎo)電型的第二導(dǎo)電型的第二摻雜區(qū)及第二深井區(qū)，位于所述密封環(huán)區(qū)的所述半導(dǎo)體基底內(nèi)，使所述半導(dǎo)體基底的一部分的所述主體插入于所述隔離結(jié)構(gòu)與所述第二深井區(qū)之間，且被所述第二摻雜區(qū)所圍繞。
19.如權(quán)利要求18所述的半導(dǎo)體裝置，其特征在于，所述第二電容器更包括至少一開口，斷開所述隔離結(jié)構(gòu)及所述第二多晶硅層。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置，包括半導(dǎo)體基底，具有第一導(dǎo)電型，且具有被密封環(huán)區(qū)所圍繞的芯片區(qū)。絕緣層位于半導(dǎo)體基底上。第一密封環(huán)結(jié)構(gòu)埋設(shè)于絕緣層內(nèi)且對應(yīng)于密封環(huán)區(qū)。第一電容器位于密封環(huán)結(jié)構(gòu)下方并與其電性連接，其中電容器包括半導(dǎo)體基底的主體。本發(fā)明提出的半導(dǎo)體裝置，利用在密封環(huán)結(jié)構(gòu)下方設(shè)置電容器并與其電性連接，以減輕或排除基底噪聲耦合的問題。
文檔編號H01L23/64GK102832204SQ20121019291
公開日2012年12月19日 申請日期2012年6月12日 優(yōu)先權(quán)日2011年6月13日
發(fā)明者洪建州, 李東興, 黃裕華, 楊明宗 申請人:聯(lián)發(fā)科技股份有限公司