專利名稱：一種減小半導體器件柵誘導漏極泄漏的方法
技術領域：
本發(fā)明涉及半導體制備技術領域，尤其涉及一種減小半導體器件柵誘導漏極泄漏的方法。
背景技術：
柵致漏極泄漏(GIDL, Gate-Induced Drain Leakage)是指，當器件在關斷(off-state)的情況下(即Vg=O),若漏極與Vdd相連(即Vd=Vdd),由于柵極和漏極之間的交疊，在柵極和漏極之間的交疊區(qū)域會存在強電場，載流子會在強電場作用下發(fā)生帶帶隧穿效應(Band-to-band Tunneling),從而引起漏極到柵極之間的漏電流。
柵致漏極泄漏電流已經成為影響小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同時也對EEPROM等存儲器件的擦寫操作有重要影響。當工藝進入超深亞微米時代后，由于器件尺寸日益縮小，GIDL電流引發(fā)的眾多可靠性問題變得愈加嚴重。中國專利CN 101350301A公開了一種半導體器件及其制造方法，該制造方法可以包括在半導體襯底上選擇性地形成氧化層圖樣，在相同的襯底上形成絕緣層圖樣以覆蓋該氧化層圖樣的邊緣部分，蝕刻該氧化層圖樣和該襯底以形成凹槽和相應于該氧化層圖樣邊緣部分的第一和第二氧化層圖樣，在凹槽中的襯底上形成第三氧化層圖樣以產生包括第一、第二和第三氧化層圖樣的柵極絕緣層，以及在該凹槽中形成柵極圖樣。該方法工藝較為復雜。通常工藝中，側墻刻蝕工藝如圖IAlC所示，首先是在具有柵極3的襯底O表面進行側墻薄膜I沉積，沉積后器件的截面如圖IA所示；接下來采用各向異性的干法刻蝕，刻蝕后源漏極上方的側墻2成對稱結構，如圖IB所示；然后是源漏重摻雜以及退火工藝，源漏形成的摻雜離子分布如圖IC所示，摻雜離子距離器件溝道的距離，由側墻2的寬度所決定。

發(fā)明內容
針對上述存在的問題，本發(fā)明的目的是提供一種減小半導體器件柵誘導漏極泄漏的方法，在保持溝道有效長度(Effective Channel Length)不變的情況下，降低了漏端的縱向電場強度，從而減小了半導體器件柵致漏極泄漏電流，工藝簡單。本發(fā)明的目的是通過下述技術方案實現的
一種減小半導體器件柵誘導漏極泄漏的方法，其中，包括下列步驟
在一已完成兩側淺溝槽隔離工藝的襯底上生長一層側墻薄膜；
對側墻薄膜進行刻蝕，引入的刻蝕等離子體從朝向于源極的入射點進行并與豎直方向形成一定角度，在半導體器件的柵極上形成側墻，并使得刻蝕后的側墻源極的寬度減小，漏極的寬度增大；
進行源漏重摻雜以及退火工藝。在本發(fā)明的又一個實施例中，在45nm CMOS器件工藝中，引入的刻蝕等離子體入射方向與豎直方向成15度。
在本發(fā)明的另一個實施例中，在襯底源極與柵極的交界處、以及漏極與柵極的交界處分別具有低摻雜源漏區(qū)。在本發(fā)明的又一個實施例中，所述側墻薄膜為氧化硅或者氮化硅薄膜。在本發(fā)明的另一個實施例中，對側墻薄膜進行的刻蝕是采用干法刻蝕。與已有技術相比，本發(fā)明的有益效果在于
I、不增加現有的MOS器件制造工藝步驟。2、通過斜角側墻刻蝕工藝，增加了刻蝕后漏端的側墻寬度，減小了刻蝕后源端得側墻寬度。3、在漏端，由于重摻雜離子與溝道間的距離被拉遠，當柵極關斷而漏極接Vdd時，在柵極與漏端交疊區(qū)域的電場強度減弱，從而降低了載流子的帶帶隧穿效應，減小了半導體器件柵致漏極泄漏電流。4、在漏端的摻雜離子與溝道的距離被拉遠的同時，源端的摻雜離子與溝道的距離被拉近，因此器件的有效溝道長度基本保持不變，器件的其他性能得以保持。


圖1A、圖IB和圖IC是傳統(tǒng)工藝的側墻刻蝕工藝步驟示意 圖2是本發(fā)明減小半導體器件柵誘導漏極泄露的方法的流程示意 圖3A、圖3B和圖3C是本發(fā)明減小半導體器件柵誘導漏極泄漏的方法步驟示意圖。
具體實施例方式下面結合原理圖和具體操作實施例對本發(fā)明作進一步說明。參看圖2所示，本發(fā)明減小半導體器件柵誘導漏極泄漏的方法具體包括下列步驟
如圖3A所示，在一已完成兩側淺溝槽隔離工藝(STI) 4的襯底0上生長一層側墻薄膜1，側墻薄膜I可以為氧化硅或者氮化硅薄膜，在襯底源極與柵極的交界處、以及漏極與柵極的交界處分別具有低摻雜源漏區(qū)(LDD)8。對側墻薄膜I進行干法刻蝕，具體地，對側墻薄膜I進行的是采用具有各向異性的等離子體干法刻蝕，引入的刻蝕等離子體5從朝向于源極7的入射點進行并與豎直方向形成一定角度a，在半導體器件的柵極3上形成側墻2，并使得刻蝕后的側墻2源極的寬度減小，漏極的寬度增大，完成后的效果圖如圖3B所示。在本發(fā)明的一個具體實施例中，在45nm CMOS器件工藝中，弓丨入的刻蝕等離子體5入射方向與豎直方向成15度?？涛g后的側墻源極6的寬度減小，漏極7的寬度增大，最后進行源漏重摻雜以及退火工藝，最終完成后的半導體截面圖如圖3C所示。由于摻雜離子與器件溝道的距離由側墻2的寬度所決定，因此摻雜后，源端的摻雜離子與器件溝道的距離被拉近，漏極7的摻雜離子與器件溝道的距離被拉遠，但由于源漏側墻的寬度之和保持不變，所以源漏重摻雜離子 之間的距離保持不變。在漏極7，由于重摻雜離子與溝道間的距離被拉遠，當柵極3關斷而漏極7接Vdd時，在柵極3與漏極7交疊區(qū)域的電場強度減弱，從而降低了載流子的帶帶隧穿效應，減小了半導體器件柵致漏極泄漏電流。此外，由于在漏極7的重摻雜離子與溝道的距離被拉遠的同時，源極6的重摻雜離子與溝道的距離被拉近，總的源漏重摻雜離子之間的距離保持不變，因此器件的有效溝道長度基本保持不變，器件的其他性能得以保持，工藝簡單。以上對本發(fā)明的具體實施例進行了詳細描述，但本發(fā)明并不限制于以上描述的具體實施例，其只是作為范例。對于本領域技術人員而言，任何等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和 范圍下所作出的均等變換和修改，都應涵蓋在本發(fā)明的范圍內。
權利要求
1.一種減小半導體器件柵誘導漏極泄漏的方法，其特征在于，包括下列步驟 在一已完成兩側淺溝槽隔離工藝的襯底上生長一層側墻薄膜； 對側墻薄膜進行刻蝕，引入的刻蝕等離子體從朝向于源極的入射點進行并與豎直方向形成一定角度，在半導體器件的柵極上形成側墻，并使得刻蝕后的側墻源極的寬度減小，漏極的寬度增大； 進行源漏重摻雜以及退火工藝。
2.如權利要求I所述的減小半導體器件柵誘導漏極泄露的方法，其特征在于，在45nmCMOS器件工藝中，引入的刻蝕等離子體入射方向與豎直方向成15度。
3.如權利要求I所述的減小半導體器件柵誘導漏極泄露的方法，其特征在于，在襯底源極與柵極的交界處、以及漏極與柵極的交界處分別具有低摻雜源漏區(qū)。
4.如權利要求I至3中任意一項所述的減小半導體器件柵誘導漏極泄露的方法，其特征在于，所述側墻薄膜為氧化硅或者氮化硅薄膜。
5.如權利要求I至3中任意一項所述的減小半導體器件柵誘導漏極泄露的方法，其特征在于，對側墻薄膜進行的刻蝕是采用干法刻蝕。
全文摘要
本發(fā)明公開了一種減小半導體器件柵誘導漏極泄漏的方法，其中，包括下列步驟在一已完成兩側淺溝槽隔離工藝的襯底上生長一層側墻薄膜；對側墻薄膜進行刻蝕，引入的刻蝕等離子體從朝向于源極的入射點進行并與豎直方向形成一定角度，在半導體器件的柵極上形成側墻，并使得刻蝕后的側墻源極的寬度減小，漏極的寬度增大；進行源漏重摻雜以及退火工藝。本發(fā)明在保持溝道有效長度不變的情況下，降低了漏端的縱向電場強度，從而減小了半導體器件柵致漏極泄漏電流。
文檔編號H01L21/336GK102637602SQ20121004738
公開日2012年8月15日 申請日期2012年2月28日 優(yōu)先權日2012年2月28日
發(fā)明者俞柳江 申請人:上海華力微電子有限公司