專利名稱：用于集成電路的襯底及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制造領(lǐng)域，尤其涉及用于集成電路的襯底及其制造方法。
背景技術(shù)：
在集成電路制造工藝中，常常使用絕緣體上硅(SOI)襯底結(jié)合淺溝槽隔離(STI) 來實(shí)現(xiàn)器件之間的完全隔離。附圖如-d示出了一種現(xiàn)有技術(shù)中用于制造SOI襯底的方法。 該方法使用硅晶片來制造SOI襯底，形成每個(gè)SOI襯底需要兩個(gè)硅晶片。圖fe-d示出了另一種制造SOI襯底的方法，該方法利用智能切割(Smart Cut)技術(shù)提高了硅晶片的利用率。 圖6示出了在SOI襯底上形成STI以實(shí)現(xiàn)器件的完全隔離?，F(xiàn)有技術(shù)中形成SOI襯底的方法復(fù)雜且由于使用硅晶片數(shù)量多而昂貴，這大大限制了 SOI襯底在集成電路工業(yè)中的廣泛應(yīng)用。因此，需要一種技術(shù)來代替現(xiàn)有SOI襯底制造方法，以簡化工藝和降低成本。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種全新的方法來制造用于集成電路的襯底。本發(fā)明的方法通過在體材料上引入形成淺溝道隔離(STI)的原始工藝流，實(shí)現(xiàn)了與SOI襯底相同的器件隔離效果。與現(xiàn)有技術(shù)相比，本發(fā)明使用廉價(jià)的體材料，降低了成本，并且本發(fā)明的襯底形成方法基于淺溝槽隔離工藝流，使得實(shí)現(xiàn)器件完全隔離所需的工藝流程大大簡化。根據(jù)本發(fā)明的一種襯底制造方法包括步驟在體硅材料上形成硬掩膜層；蝕刻該硬掩膜層以及該體硅材料以形成至少一個(gè)溝槽的第一部分，該第一部分用于實(shí)現(xiàn)淺溝槽隔離；在所述溝槽的側(cè)壁上形成電介質(zhì)膜；進(jìn)一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分；完全氧化或氮化所述溝槽的第二部分之間以及所述溝槽的第二部分與所述體硅材料的外側(cè)之間的所述體硅材料的部分；在所述溝槽的第一及第二部分中填充介電材料；以及除去所述硬掩膜層。根據(jù)本發(fā)明的另一種襯底制造方法包括步驟在形成了氮化鎵層或碳化硅層的體硅材料上形成硬掩膜層；蝕刻該硬掩膜層以及該氮化鎵層或碳化硅層以形成至少一個(gè)溝槽的第一部分，該第一部分貫穿所述氮化鎵層或碳化硅層并且用于實(shí)現(xiàn)淺溝槽隔離；在所述溝槽的側(cè)壁上形成電介質(zhì)膜；進(jìn)一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分；完全氧化或氮化所述溝槽的第二部分之間以及所述溝槽的第二部分與所述體硅材料的外側(cè)之間的所述體硅材料的部分；在所述溝槽的第一及第二部分中填充介電材料；以及除去所述硬掩膜層。根據(jù)本發(fā)明的又一種制造襯底的方法包括步驟在體半導(dǎo)體材料上形成硬掩膜層；蝕刻該硬掩膜層以及該體半導(dǎo)體材料以形成至少一個(gè)溝槽的第一部分，該第一部分用于實(shí)現(xiàn)淺溝槽隔離；在所述溝槽的側(cè)壁上形成電介質(zhì)膜；進(jìn)一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分；完全絕緣化所述第二部分之間以及所述第二部分與所述體半導(dǎo)體材料的外側(cè)之間的所述體半導(dǎo)體材料的部分；在所述溝槽的第一及第二部分中填充介電材料；以及除去所述硬掩膜層。本發(fā)明還提供一種用于集成電路的襯底，該襯底包括體半導(dǎo)體材料襯底；位于該體半導(dǎo)體材料襯底上的電介質(zhì)層；位于所述電介質(zhì)層上的半導(dǎo)體層，所述半導(dǎo)體層與所述體半導(dǎo)體材料襯底由相同的材料形成；至少一個(gè)溝槽，所述至少一個(gè)溝槽中的每一個(gè)具有第一部分和第二部分，所述第一部分位于所述半導(dǎo)體層中用于形成淺溝槽隔離，所述第二部分位于所述電介質(zhì)層中并且貫穿所述電介質(zhì)層，其中所述電介質(zhì)層是通過氧化或氮化所述體半導(dǎo)體材料襯底的一部分而形成的；并且所述溝槽的第一部分和第二部分中填充有同樣的電介質(zhì)材料，該電介質(zhì)材料不同于所述電介質(zhì)層的電介質(zhì)材料。根據(jù)本發(fā)明的另一種襯底包括體硅襯底；位于該體硅襯底上的電介質(zhì)層；位于所述電介質(zhì)層上的半導(dǎo)體層，該半導(dǎo)體層由碳化硅或氮化鎵形成；至少一個(gè)溝槽，所述至少一個(gè)溝槽中的每一個(gè)具有第一部分和第二部分，所述第一部分貫穿所述半導(dǎo)體層用于形成淺溝槽隔離，所述第二部分位于所述電介質(zhì)層中并且貫穿所述電介質(zhì)層，其中所述電介質(zhì)層是通過氧化或氮化所述體硅襯底的一部分而形成的；并且其中所述溝槽的第一部分和第二部分中填充有同樣的電介質(zhì)，該電介質(zhì)不同于形成所述電介質(zhì)層的材料。


圖la-d示出了根據(jù)本發(fā)明不同實(shí)施例的襯底的示意圖。圖加-h示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例制造用于集成電路的襯底的工藝流程的俯視圖，圖3a_h分別示出了沿圖加-h中的AA’線截取的橫截面示意圖。圖如-d示出了現(xiàn)有技術(shù)中形成SOI襯底的方法，其中，圖如示出了氧化兩個(gè)硅晶片，圖4b示出了將氧化后的兩個(gè)硅晶片鍵合在一起，圖如示出了對上層硅晶片進(jìn)行研磨， 圖4d示出了經(jīng)退火和拋光后完成的SOI襯底。圖如_(1示出了現(xiàn)有技術(shù)中另一種形成SOI襯底的方法，其中圖fe示出了氧化兩個(gè)硅晶片，圖恥示出了將氧化后的硅晶片鍵合在一起，圖5c示出了利用智能切割技術(shù)將上層硅晶片的一部分切割以用于制造另一 SOI襯底，圖5d示出了經(jīng)退火和拋光后完成的SOI 襯底。圖6示意性地示出了在SOI襯底上形成淺溝槽隔離后的結(jié)構(gòu)。
具體實(shí)施例方式為了使本發(fā)明提供的技術(shù)方案更加清楚和明白，以下參照附圖并結(jié)合具體實(shí)施例，對本發(fā)明進(jìn)行更詳細(xì)的描述。附圖是示意性的，并不一定按比例繪制，貫穿附圖相同的附圖標(biāo)記表示相同的部分。圖Ia和b分別示出了根據(jù)本發(fā)明實(shí)施例的襯底的剖面圖。如圖Ia所示，襯底IOOa 包括體半導(dǎo)體材料襯底1，位于該體半導(dǎo)體材料襯底1上的電介質(zhì)層2，以及位于電介質(zhì)層 2上的第一半導(dǎo)體層3，其中所述電介質(zhì)層2是通過氧化或氮化所述體半導(dǎo)體材料襯底1的一部分而形成的。該襯底IOOa還包括溝槽4，溝槽4具有位于所述體半導(dǎo)體襯底1內(nèi)的第一部分以及位于所述電介質(zhì)層2內(nèi)的第二部分，溝槽4之間的第一半導(dǎo)體層3的部分是要形成器件的區(qū)域。溝槽4內(nèi)填充有電介質(zhì)材料5，該電介質(zhì)材料5不同于所述電介質(zhì)層2 的材料。所述第一半導(dǎo)體層3與所述體半導(dǎo)體材料襯底1由相同的材料形成，例如由Si或
5GaN等形成。在使用Si材料的情況下，所述電介質(zhì)層2例如是氧化硅或氮化硅，所述電介質(zhì)材料5例如可以由氧化硅、氮化硅、應(yīng)力氮化硅或其組合形成。溝槽4的所述第一部分具有 IOnm-IOOOnm的深度，溝槽4的所述第二部分具有IOnm-IOOnm的深度。圖Ib示出了根據(jù)本發(fā)明另一實(shí)施例的襯底100b，其與上述襯底IOOa的不同之處僅在于溝槽4的第二部分的側(cè)壁具有“ Σ ”形狀。圖Ic示出了根據(jù)本發(fā)明又一個(gè)實(shí)施例的襯底100c。該襯底與圖Ia所示的襯底的不同之處僅在于在第一半導(dǎo)體層3上方具有第二半導(dǎo)體層3’，該第二半導(dǎo)體層3’可以由 SiGe, GaAs, GaAlN, GaN, SiC 或 III-V 族三元混晶半導(dǎo)體(例如，GaxInl-xAs，AlxInl-xSb 等)形成，以用于形成基于這些材料的器件。類似地，本發(fā)明還提供另一種襯底100d，如圖 Id中所示，該襯底IOOd與圖Ib所示的襯底的不同之處僅在于在第一半導(dǎo)體層3上方具有第二半導(dǎo)體層3’，該半導(dǎo)體層3’可以是GaN或SiC層。盡管在圖Ic和Id中，在第一半導(dǎo)體層3上方具有由例如GaN或SiC層形成的第二半導(dǎo)體層3’，但是實(shí)際上可以用第二半導(dǎo)體層3’代替整個(gè)第一半導(dǎo)體層3。圖加-h示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例制造用于集成電路的襯底的工藝流程的俯視圖，圖3a_h分別示出了沿圖加-h中的AA’線截取的橫截面示意圖。首先，如圖加和3a所示，在體硅材料襯底100上形成第一硬掩膜層12和第二硬掩膜層13。第一硬掩膜層12可以使用S^2形成，第二硬掩膜層13可以使用Si3N4形成。 硬掩膜層的數(shù)量或材料并不限于上面描述的情況，本領(lǐng)域技術(shù)人員可以根據(jù)需要選擇合適的層數(shù)及材料。此外，盡管在圖加中將體硅材料襯底100示為方形，然而，應(yīng)當(dāng)理解，襯底 100的形狀并不限于此，而是可以是任何形狀。接下來，利用光刻以及干法或濕法蝕刻在襯底100中形成溝槽4的第一部分，該第一部分用于淺溝槽隔離，如圖2b和北中所示。該第一部分的深度dl可以為lO-lOOOnm。 雖然在所示的實(shí)施例中，溝槽4的側(cè)壁垂直于襯底表面，然而，在其它實(shí)施例中溝槽4的側(cè)壁可以有小的傾斜。此外，溝槽4的數(shù)量并不受限制，可以是任何所需的數(shù)量。隨后，如圖2c和3c所示，在溝槽4的側(cè)壁、暴露的襯底表面以及第二硬掩膜層13 上共形地沉積電介質(zhì)薄膜15，例如SiA或Si3N4。通過選擇性干法蝕刻除去溝槽4底部以及第二硬掩膜層13上的電介質(zhì)薄膜15，使得電介質(zhì)薄膜15僅保留在溝槽4的側(cè)壁上(如圖2d和3d所示)。然而，本發(fā)明不限于此，事實(shí)上只要保留溝槽4的側(cè)壁上的電介質(zhì)薄膜 15而除去溝槽4底部上的電介質(zhì)薄膜15即可。電介質(zhì)薄膜15的厚度可選擇為3-50nm。接下來，可以選擇使用干法或濕法蝕刻進(jìn)一步蝕刻體硅材料襯底100，使得溝槽4 加深，形成溝槽4的第二部分，溝槽4的第二部分的深度d2為lOnm-lOOnm。該第二部分的形狀可以是任何所需的形狀。例如，在一個(gè)優(yōu)選實(shí)施例中，使用選擇性濕法化學(xué)蝕刻，所形成的第二部分的側(cè)壁的形狀是“ Σ ”形，如圖!Be所示，形成這種“ Σ，，形的側(cè)壁的好處是在后續(xù)的工藝步驟中更容易將溝槽的第二部分之間以及溝槽的第二部分與體半導(dǎo)體材料的外側(cè)之間的半導(dǎo)體材料氧化或氮化。當(dāng)然，該第二部分的側(cè)壁也可以垂直于襯底表面或略微傾斜。取決于該第二部分的形狀，蝕刻可以是各向同性或各向異性的。“ Σ ”形溝槽的形成可以是這樣的，對于晶面取向?yàn)?lt;100>襯底，如果通過TMAH或 KOH等腐蝕液進(jìn)行腐蝕，則將得到沿{111}晶面的腐蝕側(cè)壁，這樣就形成了 “Σ”形溝槽。接下來，以“ Σ ”形的第二部分為例來描述進(jìn)一步的工藝步驟。如圖2f和3f所示，對襯底執(zhí)行高溫或低溫氧化，或者高溫或低溫氮化過程，以完全氧化或氮化要形成器件的區(qū)域17下方的體硅材料襯底100的部分10，S卩，體硅材料襯底的部分10形成為氧化硅或者氮化硅。該氧化或氮化過程可以使用等離子體或正常的氧化工藝來實(shí)現(xiàn)。盡管以氧化或氮化過程作為實(shí)例進(jìn)行說明，但是本領(lǐng)域技術(shù)人員可以根據(jù)襯底100的材料，選擇任何合適的方法來使得要形成器件的區(qū)域17下方的襯底材料完全絕緣化。接下來，在溝槽4的第一部分及第二部分中填充介電材料，例如氧化硅、氮化硅、 應(yīng)力氮化硅等等或其組合。在填充介電材料之后使用化學(xué)機(jī)械拋光(CMP)方法進(jìn)行表面平坦化，得到了如圖3g所示的結(jié)構(gòu)。作為備選實(shí)施例，可以在填充介電材料之前通過干法或濕法蝕刻除去溝槽4的側(cè)壁上的電介質(zhì)薄膜15。最后，將第一硬掩膜層12和第二硬掩膜層13剝離，以得到如圖池所示的襯底。之后，可以按照需要，在區(qū)域17中形成所需的器件。盡管以上結(jié)合體硅材料描述了本發(fā)明的形成襯底的方法，然而，本發(fā)明并僅不限于應(yīng)用于硅材料，本發(fā)明還可以應(yīng)用于采用其它半導(dǎo)體材料(例如，SiGe、GaAs、GaAIN、 GaN,SiC或諸如Gaxhl-xAs和AlxInl-xSb的III-V族三元混晶半導(dǎo)體)的IC制造工藝。 舉例而言，可以使用GaN體材料代替上面所述的硅體材料?；蛘?，例如，在體硅材料襯底100 上預(yù)先形成另一半導(dǎo)體層，該另一半導(dǎo)體層例如由SiGe、GaAs、GaAIN、GaN、SiC或III-V族三元混晶半導(dǎo)體(例如feixInl-xAs，AlxIn 1-xSb)形成，然后執(zhí)行如圖3a_3h所示的工藝流程，即，在圖3a所示的步驟中，在該另一半導(dǎo)體層上方形成硬掩膜層12、13，在圖北所示的步驟中，蝕刻硬掩膜層12、13，該另一半導(dǎo)體層，和體硅材料襯底，以形成溝槽4的第一部分，接下來的工藝步驟與圖3c-;3h相同，在此不再累述。應(yīng)當(dāng)注意，在圖北所示的步驟中， 并不一定要蝕刻體硅材料襯底，即，溝槽4的第一部分并不一定要延伸到體硅材料襯底100 中，而是至少貫穿該另一半導(dǎo)體層即可。此外，本發(fā)明意義上的集成電路也包括含有諸如發(fā)光二極管的光電子器件的集成光電子電路。以上通過示例性實(shí)施例描述了本發(fā)明的晶體管及制造晶體管的方法，然而，這并不意圖限制本發(fā)明的保護(hù)范圍。本領(lǐng)域技術(shù)人員可以想到的上述實(shí)施例的任何修改或變型都落入由所附權(quán)利要求限定的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種制造襯底的方法，該方法包括如下步驟 在體硅材料上形成硬掩膜層；蝕刻該硬掩膜層以及該體硅材料以形成至少一個(gè)溝槽的第一部分，該第一部分用于實(shí)現(xiàn)淺溝槽隔離；在所述溝槽的側(cè)壁上形成電介質(zhì)膜；進(jìn)一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分； 完全氧化或氮化所述溝槽的第二部分之間以及所述溝槽的第二部分與所述體硅材料的外側(cè)之間的所述體硅材料的部分；在所述溝槽的第一及第二部分中填充介電材料；以及除去所述硬掩膜層。
2.根據(jù)權(quán)利要求1的方法，其中在體硅材料上形成硬掩膜層之前，在體硅材料上形成另一半導(dǎo)體層，并且蝕刻該硬掩膜層以及該體硅材料以形成至少一個(gè)溝槽的第一部分還包括蝕刻所述另一半導(dǎo)體層。
3.根據(jù)權(quán)利要求1的方法，其中所述另一半導(dǎo)體層由SiGe、GaAs,GaAlN, GaN, SiC或 III-V族三元混晶半導(dǎo)體形成。
4.根據(jù)權(quán)利要求1或2的方法，其中在所述溝槽的側(cè)壁上形成電介質(zhì)膜的步驟包括如下步驟在所述硬掩膜層、所述溝槽的側(cè)壁以及所述溝槽的底部共形地形成電介質(zhì)膜；以及蝕刻所述電介質(zhì)膜，使得僅在所述溝槽的側(cè)壁上保留所述電介質(zhì)膜。
5.根據(jù)權(quán)利要求1或2的方法，其中在所述溝槽的第一及第二部分中填充介電材料之前除去在所述溝槽的側(cè)壁上形成的電介質(zhì)膜。
6.根據(jù)權(quán)利要求1或2的方法，使用選擇性濕法化學(xué)蝕刻來形成溝槽的所述第二部分， 使得該第二部分的側(cè)壁具有Σ形狀。
7.根據(jù)權(quán)利要求1或2的方法，其中所述第一部分的深度為lO-lOOOnm，且所述第二部分的深度為10-100nm。
8.—種制造襯底的方法，該方法包括如下步驟在形成了半導(dǎo)體層的體硅材料上形成硬掩膜層，該半導(dǎo)體層是SiGe、GaAS、GaAlN、GaN、 SiC或III-V族三元混晶半導(dǎo)體層；蝕刻該硬掩膜層以及該半導(dǎo)體層以形成至少一個(gè)溝槽的第一部分，該第一部分貫穿所述半導(dǎo)體層并且用于實(shí)現(xiàn)淺溝槽隔離； 在所述溝槽的側(cè)壁上形成電介質(zhì)膜；進(jìn)一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分； 完全氧化或氮化所述溝槽的第二部分之間以及所述溝槽的第二部分與所述體硅材料的外側(cè)之間的所述體硅材料的部分；在所述溝槽的第一及第二部分中填充介電材料；以及除去所述硬掩膜層。
9.一種制造襯底的方法，該方法包括 在體半導(dǎo)體材料上形成硬掩膜層；蝕刻該硬掩膜層以及該體半導(dǎo)體材料以形成至少一個(gè)溝槽的第一部分，該第一部分用于實(shí)現(xiàn)淺溝槽隔離；在所述溝槽的側(cè)壁上形成電介質(zhì)膜；進(jìn)一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分； 完全絕緣化所述第二部分之間以及所述第二部分與所述體半導(dǎo)體材料的外側(cè)之間的所述體半導(dǎo)體材料的部分；在所述溝槽的第一及第二部分中填充介電材料；以及除去所述硬掩膜層。
10.一種襯底，包括 體半導(dǎo)體材料襯底；位于該體半導(dǎo)體材料襯底上的電介質(zhì)層；位于所述電介質(zhì)層上的半導(dǎo)體層，所述半導(dǎo)體層與所述體半導(dǎo)體材料襯底由相同的材料形成；至少一個(gè)溝槽，所述至少一個(gè)溝槽中的每一個(gè)具有第一部分和第二部分，所述第一部分位于所述半導(dǎo)體層中用于形成淺溝槽隔離，所述第二部分位于所述電介質(zhì)層中并且貫穿所述電介質(zhì)層，其中所述電介質(zhì)層是通過氧化或氮化所述體半導(dǎo)體材料襯底的一部分而形成的；并且所述溝槽的第一部分和第二部分中填充有同樣的電介質(zhì)材料，該電介質(zhì)材料不同于所述電介質(zhì)層的電介質(zhì)材料。
11.根據(jù)權(quán)利要求9所述的襯底，其中所述半導(dǎo)體層與所述體半導(dǎo)體材料均由硅形成， 所述電介質(zhì)層由氧化硅或氮化硅形成，且所述電介質(zhì)材料是氧化硅、氮化硅、應(yīng)力氮化硅或其組合。
12.根據(jù)權(quán)利要求8或9所述的襯底，其中還包括位于所述半導(dǎo)體層上方的另一半導(dǎo)體層，所述溝槽的第一部分也貫穿該另一半導(dǎo)體層。
13.根據(jù)權(quán)利要求12所述的襯底，其中所述另一半導(dǎo)體層由SiGe、GaAs,GaAlN, GaN, SiC或III-V族三元混晶半導(dǎo)體形成。
14.根據(jù)權(quán)利要求9或10所述的襯底，其中所述第二部分的側(cè)壁具有Σ形狀。
15.一種襯底，包括 體硅襯底；位于該體硅襯底上的電介質(zhì)層；位于所述電介質(zhì)層上的半導(dǎo)體層，該半導(dǎo)體層由SiGe、GaAs、GaAlN、GaN、SiC或III-V 族三元混晶半導(dǎo)體形成；至少一個(gè)溝槽，所述至少一個(gè)溝槽中的每一個(gè)具有第一部分和第二部分，所述第一部分貫穿所述半導(dǎo)體層用于形成淺溝槽隔離，所述第二部分位于所述電介質(zhì)層中并且貫穿所述電介質(zhì)層，其中所述電介質(zhì)層是通過氧化或氮化所述體硅襯底的一部分而形成的；并且其中所述溝槽的第一部分和第二部分中填充有同樣的電介質(zhì)，該電介質(zhì)不同于形成所述電介質(zhì)層的材料。
全文摘要
本發(fā)明涉及用于集成電路的襯底及其形成方法。該方法包括在體硅材料上形成硬掩膜層；蝕刻該硬掩膜層以及該體硅材料以形成至少一個(gè)溝槽的第一部分，該第一部分用于實(shí)現(xiàn)淺溝槽隔離；在所述溝槽的側(cè)壁上形成電介質(zhì)膜；進(jìn)一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分；完全氧化或氮化所述溝槽的第二部分之間以及所述溝槽的第二部分與所述體硅材料的外側(cè)之間的所述體硅材料的部分；在所述溝槽的第一及第二部分中填充介電材料；以及除去所述硬掩膜層。
文檔編號H01L21/762GK102479742SQ20101057456
公開日2012年5月30日 申請日期2010年11月30日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者尹海洲, 梁擎擎, 鐘匯才, 駱志炯 申請人:中國科學(xué)院微電子研究所