專利名稱：多層單元反或型閃存裝置的制作方法
技術領域：
本發(fā)明是關于一種反或型閃存裝置，更特別的是關于一種可增進半導體性能的多層單元反或型閃存裝置。
背景技術：
隨著使用者對移動電話、音樂播放器(MP3 Player)、影音播放器、數(shù)字相機、電子書等電子產(chǎn)品功能不斷加強下，系統(tǒng)數(shù)據(jù)量也日益增大，并要求具有穩(wěn)定且高速的存取速度，閃存的制造廠商因此不斷積極增加芯片中內(nèi)存的密度與存取速度，于是閃存逐漸由單層單元(Single Level Cell，SLC)轉(zhuǎn)向多層單元(Multi Level Cell，MLC)發(fā)展。通過MLC 的技術，可達到多層高密度的閃存組件，而提供更大的儲存容量與儲存速度。NOR閃存具有高速的寫入和擦除能力，且有完整地址和數(shù)據(jù)界面，并可以隨機讀取，所以NOR閃存適合用于不需要經(jīng)常更新，例如BI0S或固件，其具有10，000到 1，000，000個擦除周期的壽命。目前NOR型閃存應用的范圍，除了個人計算機上的主機板會利用NOR型閃存儲存BIOS數(shù)據(jù)外，手機、手持式電子裝置也會使用NOR型閃存來存放系統(tǒng)數(shù)據(jù)，通過其高速的讀取速度，滿足手持裝置的開機需求。然而于閃存的讀寫過程中，寄生電容(Parasitic Capacitance)的產(chǎn)生會發(fā)生初始供應的電壓下降的現(xiàn)象。如此，于臨界電壓分布記憶胞時即會發(fā)生整體均勻度的降低，其中該臨界電壓為閃存裝置的一項重要參數(shù)，整體均勻度的下降將導致裝置的特性降低并降低生產(chǎn)良率。

發(fā)明內(nèi)容
本發(fā)明的一目的在于提出一種具有較佳轉(zhuǎn)導值(Transconductance，GM)的多層單元反或型閃存裝置。本發(fā)明的另一目的在于提供一種多層單元反或型閃存裝置，其中的每一記憶胞 (memory cell)具有較佳的均勻性(uniformity)。為達上述目的及其它目的，本發(fā)明的多層單元反或型閃存裝置包含多條柵極線， 通過一柵極絕緣層與一半導體基板隔開，以作為多個記憶胞的柵極用，其中，每一所述柵極線具有一金屬硅化物層；多個源極區(qū)及漏極區(qū)，形成于該半導體基板中且位于所述柵極線之間，以作為所述記憶胞的源極及漏極用；多條源極線，是連接部分源極區(qū)，其中每一所述源極線的片電阻為每平方100至300奧姆(ohm/sq)；多條位線，其與所述源極線垂直，每一所述位線是通過多個漏極接點與所述漏極區(qū)電性連接；及多條電源線，其與所述位線平行， 每一所述電源線是通過多個源極接點與所述源極線電性連接，其中，相鄰二電源線間具有 16條位線。于一實施例中，該反或型閃存裝置是經(jīng)過一軟性程序化程序。于一實施例中，該半導體基板可為一硅基板。于一實施例中，該金屬硅化物層的金屬選自鈷和鈦。
通過本發(fā)明的架構(gòu)，多層單元反或型閃存裝置可獲得一較高的轉(zhuǎn)導值，較佳的轉(zhuǎn)導值(即，轉(zhuǎn)導值越高)代表著在很小的柵極偏壓改變下即可驅(qū)動更高的漏極電流，因此可以減少不必要的寄生電容產(chǎn)生，是故，本發(fā)明不但可使內(nèi)存裝置于電性上具有較佳的轉(zhuǎn)導值與均勻性，本發(fā)明的結(jié)構(gòu)安排更提升了多層單元反或型閃存裝置的生產(chǎn)良率，而提供使用者一種容量大且具有高速及高穩(wěn)定度的多層單元反或型閃存裝置。


圖1為根據(jù)本發(fā)明于一實施例中多層單元反或型閃存裝置的部分平面配置透視圖；圖2A為圖1中沿AA線段的剖面視圖；圖2B為圖1中沿BB線段的剖面視圖；圖2C為圖1中沿CC線段的剖面視圖；圖3為根據(jù)本發(fā)明于一實施例中多層單元反或型閃存裝置的另一平面配置圖。附圖標號101半導體基板102組件隔離結(jié)構(gòu)103組件隔離溝渠110柵極絕緣層120 位線122 金屬123漏極接觸窗孔124雜質(zhì)擴散層126雜質(zhì)擴散層128金屬硅化物層130層間介電質(zhì)140電源線142 金屬AA剖面線BB剖面線CC剖面線D漏極區(qū)DC漏極接點BL、BLs 位線G柵極線MC記憶胞S源極區(qū)SL源極線SC源極接點
具體實施例方式為充分了解本發(fā)明的目的、特征及功效，茲通過下述具體的實施例，并配合所附的圖式，對本發(fā)明做一詳細說明，說明如后首先請參閱圖1，是根據(jù)本發(fā)明于一實施例中多層單元反或型閃存裝置的部分平面配置透視圖。多條柵極線G往列方向(圖中的左右方向)延伸，且依所需要之間隔在行方向(圖中的上下方向)上配置一空間以用于容納源極接點SC。圖示中，組件隔離結(jié)構(gòu)102 與所述柵極線G大致呈互相垂直的排列。相鄰二柵極線G間與相鄰二組件隔離結(jié)構(gòu)102間具有一漏極區(qū)D，每一漏極區(qū)D上更形成有一漏極接點DC，并與一位線120 (圖中以虛線的透視方式呈現(xiàn))電性連接，該位線120往行方向延伸而電性連接同一行的各個漏極接點DC。 位于相鄰二柵極線G之間且形成于源極區(qū)S上的源極線128(請參閱圖2B)與所述位線120 互相垂直，并通過前述的源極接點SC與一電源線140(即Vss，圖中以虛線的透視方式呈現(xiàn))電性連接。一記憶胞MC包含柵極結(jié)構(gòu)(包含控制柵CG及浮動柵TO，請參閱圖2A)及相鄰的漏極區(qū)D與源極區(qū)S。接著請同時參閱圖2A、圖2B及圖2C，分別為圖1中沿AA、BB及CC線段的剖面視圖。于圖2A中，每一柵極線G包含在列方向上作為字元線的控制柵CG，以及形成于相對各記憶胞MC的控制柵CG下方的浮動柵re，其中，該浮動柵re通過一柵極絕緣層110與一半導體基板101隔開，以作為一記憶胞MC的柵極用，該柵極絕緣層110可為穿隧氧化層 (tunnel oxide layer)等絕緣層。為了增加記憶胞MC的作業(yè)速度，一金屬硅化物層128使用過渡金屬如鈷、鈦或其它同屬過渡金屬元素形成于控制柵CG與漏極區(qū)D的表面上，于一較佳實施例中，該金屬硅化物層128的金屬選自鈷和鈦。作為源極區(qū)S與漏極區(qū)D的雜質(zhì)擴散層124(S)與126(D)在圖1所示的行方向上于柵極線G之間排列，且漏極區(qū)D于圖1所示的列方向上，利用所述組件隔離結(jié)構(gòu)102所形成之間隔形成間斷式排列的漏極區(qū)D。于該柵極線G及該金屬硅化物層128上更形成有一層間介電質(zhì)130，并形成一漏極接觸窗孔123 以容納作為漏極接點DC的金屬122 (DC)置于其中。并于最上層再形成有于圖1所示的行方向上的一位線120 (BL)。本發(fā)明的半導體基板101可為硅(Si)、硅鍺(SiGe)、絕緣層上覆硅(Silicon On Insulator，SOI)、絕緣層上覆硅鍺(Silicon Germanium On Insulator，SG0I)、絕緣層上覆鍺(Germanium On Insulator, G0I)等半導體基板，于本實施例中以一硅基板為示例，且于其中摻雜硼使該半導體基底101成為一 P型半導體基底，而于源極區(qū)S與漏極區(qū)D則形成 N+的摻雜區(qū)。然本技術領域技術人員應了解的是，該半導體基底101亦可形成為一 N型半導體基底，而于源極區(qū)S與漏極區(qū)D則形成P+的摻雜區(qū)。接著請參閱圖2B，每個作為源極接點SC的金屬142 (SC)與一電源線HO(Vss)連結(jié)，該電源線HO(Vss)在圖1所示的行方向上電性連接位于同行的源極接點SC。圖2B所示的雜質(zhì)擴散層124跨過組件隔離溝渠103 (由刻蝕部分的組件隔離結(jié)構(gòu)102而來)以形成如圖1所示列方向上的源極線SL。于本發(fā)明中，通過布植條件的控制是使該雜質(zhì)擴散層 124 (SL)形成的源極線SL的片電阻為每平方100至300奧姆(ohm/sq)。接著請參閱圖2C，作為漏極接點DC的金屬142 (SC)與一位線120 (BL)連結(jié)，而在層間介電質(zhì)130之上成為一線路。
接著請參閱圖3，是根據(jù)本發(fā)明于一實施例中多層單元反或型閃存裝置的另一平面配置圖。本發(fā)明于相鄰二電源線HO(Vss)間限定有16條位線120 (BL)。所述電源線 HO(Vss)與所述位線120 (BL)平行，每一所述電源線HO(Vss)是通過多個源極接點SC與源極線SL電性連接(請參閱圖2B)。本發(fā)明于一實施例中的制造方法是包含下列步驟(1)形成多條組件隔離結(jié)構(gòu)102于一半導體基板101中；(2)形成一柵極絕緣層110于該半導體基板101及所述組件隔離結(jié)構(gòu)102上；(3)形成柵極結(jié)構(gòu)于該柵極絕緣層110上并通過圖案化工藝以形成多條柵極線 G ；(4)刻蝕部分的組件隔離結(jié)構(gòu)102，以所述柵極線G為屏蔽進行布植工藝以于所述柵極線兩側(cè)的該半導體基板101中形成多個源極區(qū)S及漏極區(qū)D ；(5)于所述漏極區(qū)D與門極線G上形成一金屬硅化物層128，該雜質(zhì)擴散層 124(SL)則為多條源極線SL(請參閱圖1)，其中每一所述源極線的片電阻為每平方100至 300 奧姆(ohm/sq)；(6)形成層間介電質(zhì)130、多個源極接點SC、多個漏極接點DC ；(7)形成多條位線120 (BL)及電源線HO(Vss)，以完成相鄰二電源線HO(Vss)間具有16條位線120 (BL)的多層單元反或型閃存裝置；及(8)進行電性測試，而于一較佳實施狀態(tài)中，于抹除-寫入(erase-program)的測試過程中再加入一軟性程序化程序，即(8-a)抹除程序；(8-b)軟性程序化程序，是以低于程序化程序時施加的電壓注入至存儲單元；(8-c)程序化程序。如此，于本發(fā)明的特定位線布局結(jié)構(gòu)及源極線的特定阻值下，搭配具有軟性程序化的抹除-寫入測試過程更可增進均勻度及耐久度進而更能提升良率。前述的所述組件隔離結(jié)構(gòu)102可為場氧化層、淺溝渠隔離結(jié)構(gòu)(Shadow Trench Isolation, STI)、或其它具絕緣效果的隔離結(jié)構(gòu)，本實施例中以淺溝渠隔離結(jié)構(gòu)(STI)為示例。綜上所述，本發(fā)明提供的多層單元反或型閃存裝置通過結(jié)構(gòu)上的特殊安排達到一較高的轉(zhuǎn)導值，因而可減少不必要寄生電容的產(chǎn)生。是故，本發(fā)明不但可使內(nèi)存裝置于電性上具有較佳的轉(zhuǎn)導值與均勻性，更提升了生產(chǎn)良率。此外，軟性程序化程序的加入更可再提高前述的優(yōu)點。因此，本發(fā)明提供使用者一種容量大且具有高速及高穩(wěn)定度的多層單元反或型閃存裝置。本發(fā)明在上文中已以較佳實施例揭露，然本領域技術人員應理解的是，該實施例僅用于描繪本發(fā)明，而不應解讀為限制本發(fā)明的范圍。應注意的是，舉凡與該實施例等效的變化與置換，均應設為涵蓋于本發(fā)明的范疇內(nèi)。因此，本發(fā)明的保護范圍當以權利要求所界定的為準。
權利要求
1.一種多層單元反或型閃存裝置，其是經(jīng)過一軟性程序化程序，其特征在于，所述多層單元反或型閃存裝置包含多條柵極線，通過一柵極絕緣層與一半導體基板隔開，其中，每一所述柵極線具有一金屬硅化物層；多個源極區(qū)及漏極區(qū)，形成于所述半導體基板中且位于所述柵極線之間； 多條源極線，連接部分源極區(qū)，其中每一所述源極線的片電阻為每平方100至300奧姆；多條位線，與所述源極線垂直，每一所述位線通過多個漏極接點與所述漏極區(qū)電性連接；及多條電源線，與所述位線平行，每一所述電源線通過多個源極接點與所述源極線電性連接，其中，相鄰二電源線間具有16條位線。
2.如權利要求1所述的多層單元反或型閃存裝置，其特征在于，所述反或型閃存裝置是經(jīng)過一軟性程序化程序。
3.如權利要求1所述的多層單元反或型閃存裝置，其特征在于，所述半導體基板為一娃基板。
4.如權利要求1所述的多層單元反或型閃存裝置，其特征在于，該金屬硅化物層的金屬選自鈷和鈦。
全文摘要
本發(fā)明揭示一種多層單元反或型閃存裝置，包含多條柵極線、多個源極區(qū)及漏極區(qū)、多條源極線、多條位線及多條電源線，其中每一所述位線具有特定的片電阻，此外，相鄰二電源線間具有特定數(shù)目的位線。藉此，可達到較佳的轉(zhuǎn)導值以及均勻性進而提升生產(chǎn)良率。
文檔編號H01L27/115GK102456408SQ20101052666
公開日2012年5月16日 申請日期2010年10月29日 優(yōu)先權日2010年10月29日
發(fā)明者呂升達, 吳怡德 申請人:宜揚科技股份有限公司