專利名稱：半導(dǎo)體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件及其制造方法。
背景技術(shù)：
以往，作為用于驅(qū)動液晶顯示裝置、有機(jī)EL顯示裝置的像素的半導(dǎo)體元件，薄膜 晶體管(Thin film Transistor 以下簡稱TFT。)是公知的。作為TFT，一般使用非晶硅(以下簡稱a-Si。)等具有非晶質(zhì)的溝道區(qū)域的TFT (以 下簡稱B-SiTFT0 )。然而，a-Si的遷移率為0. 2 0. 5cm2/Vs的程度，a-SiTFT導(dǎo)通特性 差。其反面是，a-Si的帶隙寬，a-SiTFT的漏泄電流(截止電流)的值小。這樣，a_SiTFT 雖然有截止電流的值小的優(yōu)點(diǎn)，但是有導(dǎo)通電流的值小的課題。另一方面，溝道區(qū)域的至少一部分為微晶硅膜的TFT(以下簡稱微晶硅TFT)也是 公知的。在這里，“微晶硅膜”是指結(jié)晶質(zhì)硅相和非晶質(zhì)硅相混合的膜。微晶硅膜具有結(jié)晶，所以微晶硅TFT的溝道區(qū)域的遷移率為0. 7 3cm7Vs，與 a-SiTFT相比，導(dǎo)通電流的值大。另一方面，微晶硅膜中大量包含缺陷能級，所以包含微晶硅 膜的溝道區(qū)域與源極區(qū)域及漏極區(qū)域(n+Si膜)的接合狀態(tài)差。還有，微晶硅膜與a-Si膜 相比，電阻低，帶隙也窄，所以截止電流的值大。即，微晶硅TFT與a-SiTFT相比，能獲得大 的導(dǎo)通電流，不過，有截止電流的值也大的課題。為了降低微晶硅TFT的截止電流，專利文獻(xiàn)1中公開了活性層的厚度為IOOnm以 下的情況。在專利文獻(xiàn)1中，在發(fā)揮活性層的功能的微晶硅膜之上，形成含有雜質(zhì)的非晶質(zhì) 硅膜之后，利用這些膜的蝕刻選擇比，選擇性地只除去非晶硅膜。專利文獻(xiàn)1 日本特開平5-304171號公報(bào)

發(fā)明內(nèi)容
發(fā)明要解決的問題專利文獻(xiàn)1中記載的是微晶硅膜的厚度，即溝道的厚度為IOOnm以下。然而，只是 將溝道的厚度置于該范圍內(nèi)不能降低截止電流。還有，非晶質(zhì)硅的蝕刻速率和微晶硅的蝕刻速率幾乎沒有差異，所以選擇性地只 蝕刻非晶硅膜的事情難以實(shí)現(xiàn)。即，難以像專利文獻(xiàn)1那樣，層疊微晶硅膜和非晶硅膜，只 利用它們的蝕刻速率的差來控制溝道的厚度。本發(fā)明是為了解決上述課題而完成的，其主要目的在于提供一種截止電流的值小 的半導(dǎo)體元件及其制造方法。用于解決問題的方案本發(fā)明的半導(dǎo)體元件，具備基板；活性層，其為島狀，形成于上述基板，具有第1 區(qū)域和分別位于上述第1區(qū)域兩側(cè)的第2區(qū)域和第3區(qū)域；與上述活性層的第2區(qū)域之上 相接的第1接觸層和與上述活性層的第3區(qū)域之上相接的第2接觸層；第1電極，其通過上 述第1接觸層與上述第2區(qū)域電連接；第2電極，其通過上述第2接觸層與上述第3區(qū)域電
5連接；以及柵極電極，其是設(shè)置成隔著柵極絕緣膜與上述第1區(qū)域?qū)χ玫臇艠O電極，控制上 述第1區(qū)域的導(dǎo)電性，其中上述第1區(qū)域的上表面位于比上述第2區(qū)域和上述第3區(qū)域中 的上述第1區(qū)域側(cè)的端部的上表面靠近基板側(cè)的位置，從上述第2區(qū)域和上述第3區(qū)域的 上述端部的上表面到上述第1區(qū)域的上述上表面的、在上述活性層的厚度方向上的距離相 互獨(dú)立地為上述第1區(qū)域的厚度的1倍以上7倍以下。在有的實(shí)施方式中，至少上述第1區(qū)域由具有晶粒和非晶相的微晶硅膜形成。在有的實(shí)施方式中，上述微晶硅膜中的上述非晶相的體積分?jǐn)?shù)為5%以上40%以 下。在有的實(shí)施方式中，上述距離為60nm以上140nm以下，上述第1區(qū)域的厚度為 20nm以上60nm以下。在有的實(shí)施方式中，上述第2區(qū)域和上述第3區(qū)域中的上述第1區(qū)域側(cè)的端部由 微晶硅形成。在有的實(shí)施方式中，上述第2區(qū)域和上述第3區(qū)域中的上述第1區(qū)域側(cè)的端部由 非晶質(zhì)硅形成。在有的實(shí)施方式中，上述柵極電極配置在上述活性層和上述基板之間。在有的實(shí)施方式中，上述柵極電極相對于上述活性層配置在與上述基板相反的一 側(cè)。在有的實(shí)施方式中，上述活性層從基板側(cè)起按順序具有第1活性層、中間層和第2 活性層，上述第1區(qū)域由上述第1活性層形成，不包含上述第2活性層，上述第2區(qū)域和上 述第3區(qū)域由上述第1活性層、上述中間層和上述第2活性層形成。在有的實(shí)施方式中，上述第1活性層和上述第2活性層是硅層，上述中間層是由硅 氧化物形成的膜。在有的實(shí)施方式中，由上述硅氧化物形成的膜的厚度為Inm以上3nm以下。本發(fā)明的半導(dǎo)體元件的制造方法，包括如下工序在基板上形成柵極電極的工序 (a)；形成覆蓋上述柵極電極之上的柵極絕緣膜的工序(b)；在上述柵極絕緣膜之上形成半導(dǎo) 體層的工序(c)；在上述半導(dǎo)體層之上形成含雜質(zhì)的半導(dǎo)體層的工序(d)；以及除去上述含雜 質(zhì)的半導(dǎo)體層中的位于上述柵極電極之上的部分，并且除去上述半導(dǎo)體層中的位于上述柵極 電極之上的部分的上部，由此形成將上述半導(dǎo)體層中的位于上述柵極電極上的部分作為第1 區(qū)域的活性層，使上述活性層中的成為上述第1區(qū)域的部分的厚度小于上述活性層中的其它 部分的工序(e)，使上述第1區(qū)域的厚度為上述半導(dǎo)體層的厚度的1/8以上1/2以下。在有的實(shí)施方式中，上述工序(C)是形成上述半導(dǎo)體層的工序，上述半導(dǎo)體層從 上述柵極絕緣膜側(cè)起按順序具有第1半導(dǎo)體層、位于上述第1半導(dǎo)體層之上的中間層、位 于上述中間層之上的第2半導(dǎo)體層，上述工序(e)包括以上述第2半導(dǎo)體層的蝕刻速率比 上述中間層的蝕刻速率高的條件，至少除去上述第2半導(dǎo)體層的工序。在有的實(shí)施方式中，在上述工序(C)中，形成具有晶粒和非晶相的微晶硅膜作為 上述第1半導(dǎo)體層；形成微晶硅膜或非晶質(zhì)硅膜作為上述第2半導(dǎo)體層。在有的實(shí)施方式中，上述工序(C)包括如下工序?qū)ι鲜龅?半導(dǎo)體層進(jìn)行氧等離 子體處理、UV處理或臭氧處理，由此氧化上述第1半導(dǎo)體層的表面，作為上述中間層。在有的實(shí)施方式中，上述工序(C)是形成上述半導(dǎo)體層的工序，上述半導(dǎo)體層從上述柵極絕緣膜側(cè)起按順序具有與上述柵極絕緣膜的上表面相接的第1半導(dǎo)體層、覆蓋 上述第1半導(dǎo)體層中的至少位于上述柵極電極之上的部分的蝕刻停止膜、位于上述蝕刻停 止膜之上的第2半導(dǎo)體層，上述工序(e)包括以上述第2半導(dǎo)體層的蝕刻速率比上述蝕刻 停止膜的蝕刻速率高的條件，至少除去上述第2半導(dǎo)體層的工序。本發(fā)明的半導(dǎo)體元件的制造方法，包括如下工序在基板上形成柵極電極的工序 (a)；形成覆蓋上述柵極電極之上的柵極絕緣膜的工序(b)；在上述柵極絕緣膜之上形成第 1半導(dǎo)體膜，除去上述第1半導(dǎo)體膜中的位于上述柵極電極之上的部分，由此形成在上述 柵極電極上具有槽部的第1半導(dǎo)體層的工序(C)；以及在上述具有槽部的第1半導(dǎo)體層之 上形成第2半導(dǎo)體層，形成由上述第1半導(dǎo)體層和上述第2半導(dǎo)體層形成的活性層的工序 (d)，使上述第2半導(dǎo)體層的厚度為上述第1半導(dǎo)體層的厚度的1倍以上7倍以下。在有的實(shí)施方式中，上述第1半導(dǎo)體層由具有晶粒和非晶相的微晶硅膜形成。本發(fā)明的半導(dǎo)體元件的制造方法，包括如下工序在基板上形成第1半導(dǎo)體層的 工序(a)；在上述第1半導(dǎo)體層之上形成含雜質(zhì)的半導(dǎo)體層的工序(b)；在上述含雜質(zhì)的半 導(dǎo)體層和上述第1半導(dǎo)體層中形成槽部，由此使上述第1半導(dǎo)體層和含雜質(zhì)的半導(dǎo)體層分 離，形成第1區(qū)域和第2區(qū)域的工序(c)；形成覆蓋上述第1區(qū)域、上述第2區(qū)域和上述槽部 的第2半導(dǎo)體層的工序(d)；以及形成覆蓋上述第2半導(dǎo)體層的柵極絕緣膜，在隔著上述柵 極絕緣膜的上述槽部之上形成柵極電極的工序(e)，使上述第2半導(dǎo)體層的厚度為上述第1 半導(dǎo)體層的厚度的1/8以上1/2以下。在有的實(shí)施方式中，上述第2半導(dǎo)體層由具有晶粒和非晶相的微晶硅膜形成。本發(fā)明的半導(dǎo)體元件的制造方法，包括如下工序在基板上形成第1半導(dǎo)體層的 工序(a)；在上述第1半導(dǎo)體層之上形成第2半導(dǎo)體層的工序(b)；在上述第2半導(dǎo)體層之 上形成含雜質(zhì)的半導(dǎo)體層的工序(c)；在上述含雜質(zhì)的半導(dǎo)體層和上述第2半導(dǎo)體層中形 成槽部，由此形成由上述第1半導(dǎo)體層和具有上述槽部的第2半導(dǎo)體層形成的活性層的工 序(d)；以及形成覆蓋上述含雜質(zhì)的半導(dǎo)體層和上述槽部的表面的柵極絕緣膜，在隔著上 述柵極絕緣膜的上述槽部之上形成柵極電極的工序(e)，使上述第2半導(dǎo)體層的厚度為上 述第1半導(dǎo)體層的厚度的1倍以上7倍以下。在有的實(shí)施方式中，上述第1半導(dǎo)體層由具有晶粒和非晶相的微晶硅膜形成。在有的實(shí)施方式中，通過ICP方式、表面波等離子體方式或ECR方式的高密度等離 子CVD形成上述微晶硅膜。發(fā)明效果在本發(fā)明的半導(dǎo)體元件中，使活性層中的第1區(qū)域的上表面位于比第2區(qū)域和第 3區(qū)域的上表面靠近基板側(cè)的位置，從而與現(xiàn)有情況相比，能減小截止電流的值。在半導(dǎo)體元件中，柵極電壓為負(fù)時(shí)，截止電流會急劇地增加，不過，使從第2區(qū)域 和第3區(qū)域的端部的上表面到第1區(qū)域的上表面的、在活性層的厚度方向上的距離為第1 區(qū)域的厚度的1倍以上，就能抑制截止電流的增加。還有，使上述距離為第1區(qū)域的厚度的 7倍以下，就能避免寄生電阻變大所造成的導(dǎo)通電流的降低。


圖1是表示實(shí)施方式1的半導(dǎo)體元件的截面圖。
圖2的(a)是表示測量實(shí)施方式1的半導(dǎo)體元件的溝道區(qū)域的遷移率的結(jié)果的 圖，(b)是表示測量實(shí)施方式1的半導(dǎo)體元件的最低截止電流的結(jié)果的圖。圖3的(a) (e)是表示偏置部的長度(L1、L3)和TFT特性的關(guān)系的圖。圖4的(a) (f)是表示實(shí)施方式1的半導(dǎo)體元件的制造工序的截面圖。圖5是示意地表示微晶硅膜的結(jié)晶性硅層和非晶硅層的狀態(tài)的圖。圖6是簡要地表示搭載實(shí)施方式1的半導(dǎo)體元件的液晶顯示裝置的截面圖。圖7是表示實(shí)施方式2的半導(dǎo)體元件的截面圖。圖8的(a) (f)是表示實(shí)施方式2的半導(dǎo)體元件的制造工序的截面圖。圖9是表示實(shí)施方式3的半導(dǎo)體元件的截面圖。圖10的(a) (f)是表示實(shí)施方式3的半導(dǎo)體元件的制造工序的截面圖。圖11是表示實(shí)施方式4的半導(dǎo)體元件的截面圖。圖12的(a) (f)是表示實(shí)施方式4的半導(dǎo)體元件的制造工序的截面圖。圖13是表示實(shí)施方式5的半導(dǎo)體元件的截面圖。圖14的(a) (e)是表示實(shí)施方式5的半導(dǎo)體元件的制造工序的截面圖。圖15是表示實(shí)施方式6的半導(dǎo)體元件的截面圖。圖16的(a) (d)是表示實(shí)施方式6的半導(dǎo)體元件的制造工序的截面圖。圖17是表示實(shí)施方式7的半導(dǎo)體元件的截面圖。圖18的(a) (e)是表示實(shí)施方式7的半導(dǎo)體元件的制造工序的截面圖。附圖標(biāo)記說明1 玻璃基板；2 柵極電極；3 柵極絕緣膜；4 半導(dǎo)體層；5 含雜質(zhì)的層；5a、5b 源極區(qū)域、漏極區(qū)域；6 電極層；6a、6b 源極電極、漏極電極；7 光致抗蝕劑；21 第1半導(dǎo) 體層；22 中間層；23 第2半導(dǎo)體層；31a、31b 第1半導(dǎo)體層；32 第2半導(dǎo)體層；41 第 1半導(dǎo)體層；42a、42b 第2半導(dǎo)體層；43 蝕刻停止層；51 玻璃基板；52 柵極電極；53 柵 極絕緣膜；54 半導(dǎo)體層；55 含雜質(zhì)的層；55a、55b 源極區(qū)域、漏極區(qū)域；56a、56b 源極電 極、漏極電極；57 光致抗蝕劑；61a、61b 第1半導(dǎo)體層；62 第2半導(dǎo)體層；71 第1半導(dǎo)體 層；72a、72b 第2半導(dǎo)體層；81 含有氧的層。
具體實(shí)施例方式以下，詳細(xì)地說明本發(fā)明的半導(dǎo)體元件的實(shí)施方式。(實(shí)施方式1)首先，參照附圖來說明本發(fā)明的半導(dǎo)體元件的第1實(shí)施方式。圖1是表示實(shí)施方 式1的半導(dǎo)體元件的截面圖。本實(shí)施方式的半導(dǎo)體元件是具有將柵極電極配置在半導(dǎo)體層 和玻璃基板之間的底柵構(gòu)造的TFT。本實(shí)施方式的TFT，如圖1所示，具備作為絕緣基板的玻璃基板1、在玻璃基板1之 上形成的柵極電極2以及覆蓋玻璃基板1和柵極電極2的柵極絕緣膜3。柵極電極2例如 由TaN膜、Ta膜和TaN膜形成，柵極絕緣膜3例如由硅氮化膜形成。柵極絕緣膜3的表面 的截面成為反映了柵極電極2的截面形狀的凸?fàn)?。在柵極電極2之上，隔著柵極絕緣膜3形成有島狀的半導(dǎo)體層4。半導(dǎo)體層4由具 有晶粒和非晶相的微晶硅構(gòu)成。
半導(dǎo)體層4中的位于柵極電極2之上的部分比其它部分往上側(cè)突出。在該突出的 部分的中央部形成有凹部12。半導(dǎo)體層4中的比凹部12的底面靠下的部分的厚度比其它部分小。將該部分稱 為第1區(qū)域4c，將半導(dǎo)體層4中的位于第1區(qū)域4c兩側(cè)的部分分別稱為第2區(qū)域4a和第 3區(qū)域4b。由于形成有凹部12，因而第1區(qū)域4c的上表面位于比第2區(qū)域4a和第3區(qū)域 4b中的第1區(qū)域4c側(cè)的端部的上表面靠近玻璃基板1側(cè)的位置。在第2區(qū)域4a之上形成有源極區(qū)域5a，在第3區(qū)域4b之上形成有漏極區(qū)域5b。 源極區(qū)域5a和漏極區(qū)域5b由非晶質(zhì)硅或微晶硅形成，含有例如磷等η型雜質(zhì)。源極區(qū)域5a被源極電極6a覆蓋，漏極區(qū)域5b被漏極電極6b覆蓋。源極電極6a 和漏極電極6b由金屬等導(dǎo)電體構(gòu)成，不僅覆蓋源極區(qū)域5a和漏極區(qū)域5b之上，而且覆蓋 源極區(qū)域5a和漏極區(qū)域5B的側(cè)面、半導(dǎo)體層4的側(cè)面，并且延伸到半導(dǎo)體層4周圍的柵極 絕緣膜3之上。源極電極6a和漏極電極6b被例如硅氮化膜的鈍化膜8覆蓋。鈍化膜8還覆蓋凹 部12的內(nèi)部。再有，鈍化膜8被作為透明樹脂膜的平坦化膜9覆蓋。在上述平坦化膜9和鈍化膜8中，形成有貫通它們的接觸孔13。接觸孔13到達(dá) 漏極電極6b的表面。并且，在接觸孔13內(nèi)例如形成有ITOandium-tin-oxide 氧化銦錫) 的透明電極10。當(dāng)對柵極電極2施加閾值以上的電壓時(shí)，電流從源極區(qū)域5a通過半導(dǎo)體層4流到 漏極區(qū)域5b。此時(shí)，電流從源極區(qū)域5a通過第2區(qū)域4a到達(dá)第1區(qū)域4c，從第1區(qū)域4c 通過第3區(qū)域4b之后，到達(dá)漏極區(qū)域5b。將第2區(qū)域4a和第3區(qū)域4b中的位于凹部12 側(cè)面的部分稱為“偏置部”。此時(shí)，溝道長度成為偏置部的上下方向的長度L1、L3和第1區(qū) 域4c的長度L4之和。但是，在偏置部的上下方向的長度Li、L3與第1區(qū)域4c的長度L4 值相比非常小的情況下，可以忽略長度Li、L3，所以實(shí)質(zhì)上溝道長度成為第1區(qū)域4c的長 度L4。 在本實(shí)施方式中，第1區(qū)域4c的上表面位于比第2區(qū)域4a和第3區(qū)域4b中的第 1區(qū)域4c側(cè)的端部的上表面靠近玻璃基板1側(cè)的位置。并且，從第2區(qū)域4a和第3區(qū)域 4b的端部的上表面到第1區(qū)域4c的上表面的、在活性層的厚度方向上的距離(偏置部的長 度)相互獨(dú)立地為第1區(qū)域4c的厚度的1倍以上7倍以下。在本實(shí)施方式的微晶硅TFT中，設(shè)置第1區(qū)域4c兩側(cè)的偏置部，與不設(shè)置偏置部 的情況相比，能減小截止電流。即，能在確保作為微晶硅TFT的優(yōu)點(diǎn)的高導(dǎo)通電流(高遷移 率)的情況下，減小截止電流，能實(shí)現(xiàn)高導(dǎo)通/截止比。還有，形成有微晶硅膜作為半導(dǎo)體層4，所以能利用與一般a-SiTFT同樣的制造工 藝容易地制造TFT。下面，對于測量本實(shí)施方式的TFT的特性的結(jié)果進(jìn)行說明。圖2的(a)是表示測 量本實(shí)施方式的TFT的溝道區(qū)域的遷移率的結(jié)果的圖，圖2的(b)是表示測量本實(shí)施方式 的TFT的最低截止電流的結(jié)果的圖。圖2的(a)的橫軸表示第1區(qū)域4c的厚度(nm)，縱 軸表示遷移率(將a-SiTFT的遷移率設(shè)為1時(shí)的值)。圖2的(b)的橫軸表示第1區(qū)域4c 的厚度(nm)，縱軸表示最低截止電流(pA)。如圖2的(a)所示，如果第1區(qū)域4c的厚度為 20nm以上，則遷移率為大致恒定的高的值。還有，如圖14的(b)所示，可以看出，如果第1區(qū)域4c的厚度為60nm以下，則最低截止電流處于允許范圍(15pA)內(nèi)。從這些結(jié)果可以看 出，如果第1區(qū)域4c的厚度為20nm以上60nm以下，則能兼顧高遷移率(導(dǎo)通特性)和低 截止電流(最低截止電流)。圖3的(a) (e)是表示偏置部的長度(L1、L3)和TFT特性的關(guān)系的圖。圖3的 (a)、(b)、(c)、(d)分別表示偏置部的長度為35nm,50nm,90nm或IlOnm時(shí)的TFT特性。圖 3的(a) (d)的橫軸表示柵極電壓Vg(V)，縱軸表示漏極電流Id(A)。另外，該測量中使用 的TFT的溝道長度(L)為3μπι，溝道寬度(W)為20μπι。溝道長度是圖1所示的截面的源 極電極6a和漏極電極6b之間的距離(第1區(qū)域4c的長度L4)，溝道寬度是與圖1所示的 截面正交的方向的源極電極6a和漏極電極6b的長度。還有，漏極電壓Vd為10V。如圖3的(e)所示，可以看出，偏置長度為90nm、IlOnm 時(shí)，截止電流(Vg = -30V時(shí)的漏極電流Id)變小。圖3的(e)表示按每個(gè)偏置部的長度 (Li、L3)繪出圖3的(a) (d)中獲得的截止電流的坐標(biāo)圖。如圖3的(e)所示，如果偏 置部的長度為70nm以上，則截止電流處于允許范圍內(nèi)。還有，當(dāng)偏置部過長時(shí)寄生電阻變 大，所以優(yōu)選偏置部的長度為70nm以上140nm以下。根據(jù)以上的數(shù)據(jù)，能算出第1區(qū)域4c的厚度(L2)和偏置部(Li、L3)的長度的優(yōu) 選的比。即，第1區(qū)域4c的厚度的最小值為20nm，偏置部的長度的最大值為140nm，所以優(yōu) 選偏置部的長度為第1區(qū)域4c的厚度的7倍以下。還有，第1區(qū)域4c的厚度的最大值為 60nm，偏置部的長度的最小值為60nm，所以優(yōu)選偏置部的長度為第1區(qū)域4c的厚度的1倍 以上。下面，對于本實(shí)施方式的半導(dǎo)體元件的制造方法，參照圖4的(a) (f)進(jìn)行說 明。圖4的(a) (f)是表示實(shí)施方式1的半導(dǎo)體元件的制造工序的截面圖。首先，如圖4的(a)所示，在玻璃基板1上形成柵極電極2。具體而言，采用濺射 法，在玻璃基板1的表面按順序形成TaN膜、Ta膜和TaN膜。此后，通過進(jìn)行干蝕刻除去不 要的部分，形成柵極電極2。此時(shí)，在蝕刻氣體中導(dǎo)入氧，從而一邊使光致抗蝕劑(未圖示) 后退一邊進(jìn)行蝕刻。由此，使柵極電極2的側(cè)面成為與玻璃基板1的表面成45°角度的錐 形形狀。然后，如圖4的(b)所示，在柵極電極2之上，按順序形成柵極絕緣膜3、半導(dǎo)體 層4和含雜質(zhì)的層5。此時(shí)，使半導(dǎo)體層4的厚度處于90以上200nm以下的范圍內(nèi)(例如 130nm)，使含雜質(zhì)的層5的厚度為30nm。含雜質(zhì)的層5可以是微晶硅，也可以是非晶硅。利用平行平板型的CVD裝置形成柵極絕緣膜3和含雜質(zhì)的層5。還有，利用多腔型 裝置在真空中連續(xù)形成柵極絕緣膜3、半導(dǎo)體層4和含雜質(zhì)的層5。具體而言，通過進(jìn)行等離子CVD，形成厚度約400nm的硅氮化膜(SiNx膜)的柵極 絕緣膜3。此后，通過進(jìn)行高密度等離子CVD (ICP方式、表面波等離子體方式或ECR方式)， 形成微晶硅膜的半導(dǎo)體層4。接著，通過在含有磷等η型雜質(zhì)的氣體環(huán)境下進(jìn)行等離子CVD， 形成含雜質(zhì)的層5。關(guān)于柵極絕緣膜3和含雜質(zhì)的層5，可以在與一般a-SiTFT的制造工藝同樣的成膜 條件下形成。另一方面，關(guān)于半導(dǎo)體層4，用SiH4和H2作為等離子CVD的原料氣體，使SiH4 和H2的流量的比SiH4/H2為約1/20，以約1. 33Pa(IOmTorr)的壓力進(jìn)行成膜即可。優(yōu)選成 膜時(shí)的壓力的范圍為0. 133Pa以上13. 3Pa以下，優(yōu)選SiH4/H2的范圍為1/30以上1以下。在半導(dǎo)體層4成膜時(shí)，例如使玻璃基板1的溫度為約300°C。還有，也可以在形成半導(dǎo)體層 4之前，對柵極絕緣膜3進(jìn)行利用H2等離子體的表面處理。此時(shí)的壓力為約1. 33Pa。然后，如圖4的(c)所示，通過光刻，將半導(dǎo)體層4和含雜質(zhì)的層5圖案化為島狀。 作為蝕刻，如果進(jìn)行干蝕刻，則可以形成微小的形狀。蝕刻氣體采用與柵極絕緣膜3的硅氮 化膜容易取得選擇比的氯(Cl2)。并且，在蝕刻時(shí)，利用終點(diǎn)檢測器(EPD)監(jiān)測蝕刻部分，蝕 刻到柵極絕緣膜3露出為止。然后，如圖4的(d)所示，利用濺射法，在島狀的含雜質(zhì)的層5之上，形成具備厚度 IOOnm的Al膜和厚度IOOnm的Mo膜的電極層。此后，形成光致抗蝕劑7來覆蓋電極層。在光致抗蝕劑7中形成開口 11，使得在 柵極電極2的上方位置露出電極層。通過將該光致抗蝕劑7作為掩模進(jìn)行蝕刻，首先使開 口 11貫通于電極層。由此，在開口 11兩側(cè)形成源極電極6a和漏極電極6b。另外，作為形 成開口 11時(shí)的蝕刻而進(jìn)行濕蝕刻，從而能選擇性地只蝕刻電極層。作為蝕刻劑，例如采用 SLA蝕刻劑。然后，如圖4的(e)所示，在留下光致抗蝕劑7的狀態(tài)下，通過進(jìn)行干蝕刻，蝕刻露 出的含雜質(zhì)的層5，形成源極區(qū)域5a和漏極區(qū)域5b。此時(shí)，當(dāng)含雜質(zhì)的層5中的露出的部 分被完全除去之后繼續(xù)進(jìn)行蝕刻時(shí)，半導(dǎo)體層4的一部分也被除去，開口 11的底面到達(dá)比 半導(dǎo)體層4的表面低的位置。由此使得位于開口 11之下的半導(dǎo)體層4(第1區(qū)域4c)的厚 度比其它部分小。此后，如果第1區(qū)域4c的厚度成為希望的值，則在開口 11貫通半導(dǎo)體層 4之前停止蝕刻。具體而言，當(dāng)?shù)?區(qū)域4c的厚度處于半導(dǎo)體層4的厚度的1/8以上1/2 以下的范圍內(nèi)時(shí)停止蝕刻。此后，除去光致抗蝕劑7。通過以上的工序，能在半導(dǎo)體層4中 形成凹部12。然后，如圖4的(f)所示，通過進(jìn)行等離子CVD，以硅氮化膜的鈍化膜8覆蓋源極電 極6a和漏極電極6b之上。此時(shí)，開口 11的內(nèi)部也由鈍化膜8填充，源極區(qū)域5a和漏極區(qū) 域5b之間以及源極電極6a和漏極電極6b之間由鈍化膜8來絕緣。接著，形成樹脂膜(JAS膜)的平坦化膜9來覆蓋鈍化膜8。然后，在漏極電極6b 的上方，形成貫通平坦化膜9和鈍化膜8的接觸孔13。此后，通過進(jìn)行濺射，在平坦化膜9 和接觸孔13的表面形成ITO膜，通過進(jìn)行圖案化，形成透明電極10。通過以上各工序，獲得 本實(shí)施方式的半導(dǎo)體元件。一般而言，在微晶硅TFT中，柵極電壓為負(fù)( -30V)時(shí)，截止電流會急劇地增加。 然而，將偏置部的長度L1、L3設(shè)為第1區(qū)域4c的厚度L2的1倍以上，就能抑制截止電流的 增加。還有，將第1區(qū)域4c的厚度設(shè)為形成凹部12之前的半導(dǎo)體層4的厚度的1/8以上 1/2以下，就能避免寄生電阻變大所造成的導(dǎo)通電流的降低。(關(guān)于微晶硅膜)微晶硅膜的半導(dǎo)體層4具有結(jié)晶質(zhì)硅相和非晶質(zhì)硅相混合的構(gòu)造。半導(dǎo)體層4是 不是微晶硅膜，可以通過拉曼分光測量來測量。結(jié)晶質(zhì)硅在520CHT1的波長呈現(xiàn)尖的峰，而 非晶質(zhì)硅在480CHT1的波長呈現(xiàn)寬的峰。兩者混合在微晶硅膜中，因而其拉曼分光測量的結(jié) 果是在520CHT1的波長具有最高的峰，并且在其低波長側(cè)具有寬的峰那樣的譜。還有，根據(jù) 520cm"1的峰和480CHT1的峰的強(qiáng)度比，可以比較晶化率。當(dāng)通過固相生長(SPC)或激光晶化而形成硅膜時(shí)，上述峰強(qiáng)度比為30 80的程CN 101926007 A
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度。從該結(jié)果可以推測，在形成的膜中非晶質(zhì)成分事實(shí)上不存在，而是形成有多晶硅膜。例如，通過高密度等離子CVD形成的微晶硅膜的峰強(qiáng)度比(SZOcn^ASOcnT1)為 2 20的程度。利用高密度等離子CVD的條件，能提高微晶硅膜中的結(jié)晶質(zhì)硅相的比率，不 過，不能形成完全的結(jié)晶質(zhì)硅膜。即，當(dāng)通過高密度等離子CVD形成硅層時(shí)，能大致可靠地 使結(jié)晶質(zhì)硅相和非晶質(zhì)硅相混合。還有，通過高密度等離子CVD形成半導(dǎo)體膜4，就能在低溫下進(jìn)行成膜。由此就能 將不適合高溫處理的玻璃基板、塑料基板等應(yīng)用于上述玻璃基板1，可提高其生產(chǎn)率。圖5是示意地表示微晶硅膜中的結(jié)晶質(zhì)硅相和非晶硅相的狀態(tài)的圖。在圖5所示 的微晶硅膜中的與玻璃基板111的界面部分，形成有具有數(shù)nm的厚度的作為非晶相的潛伏 層112。在潛伏層112之上配置有結(jié)晶質(zhì)硅相114，結(jié)晶質(zhì)硅相114具有垂直于玻璃基板 111的表面地延伸的柱狀的形狀。在相鄰的結(jié)晶質(zhì)硅相114之間，形成有從潛伏層112延伸 的結(jié)晶晶界113。當(dāng)將結(jié)晶質(zhì)硅相114的截面的直徑設(shè)為5nm以上40nm以下時(shí)，結(jié)晶斷面 與元件的大小相比變得充分小，所以能使元件的特性變得均勻。在微晶硅膜的成膜初期，非 晶相的潛伏層112容易生長，不過，當(dāng)成膜繼續(xù)進(jìn)行時(shí)，存在結(jié)晶質(zhì)硅相114占的比例慢慢 變高的傾向。該潛伏層112是到微晶硅膜生長為止的前體，膜中含有大量的空隙，所以呈現(xiàn) 非常低的遷移率。通過高密度等離子CVD，能顯著地提高微晶硅膜的晶化率，特別是成膜初期的晶化 率和密度。即，通過高密度等離子CVD，能減薄圖5的潛伏層112，能使非晶相的體積分?jǐn)?shù) 為5%以上40%以下。還有，通過高密度等離子CVD，能使SiH4和H2的流量的比SiH4/H2為 1/30以上1/1以下，所以能加快SiH4的供給速度，能提高成膜速度。另一方面，所謂平行平板型的一般等離子CVD裝置難以從成膜初期階段得到結(jié)晶 質(zhì)硅相，初期的厚度50nm左右的部分會成為潛伏層112。還有，為了利用該平行平板型的等 離子CVD裝置得到微晶硅膜，需要將SiH4/H2比設(shè)為1/300 1/100的程度，SiH4的供給速 度就會變低，成膜速度就會變低。根據(jù)以上結(jié)果，在本實(shí)施方式1中，優(yōu)選在形成半導(dǎo)體層4時(shí)，使用高密度等離子 CVD裝置(ICP、表面波、ECR)。而且，在形成半導(dǎo)體層4之前，通過進(jìn)行利用H2等離子體的 表面處理，能進(jìn)一步提高成膜初期起的結(jié)晶性。下面，對于搭載本實(shí)施方式的TFT的液晶顯示裝置進(jìn)行說明。圖6是簡要地表示 搭載實(shí)施方式1的TFT的液晶顯示裝置的截面圖。本實(shí)施方式的液晶顯示裝置，如圖6所 示，具備作為半導(dǎo)體裝置并且作為第1基板的有源矩陣基板102 ；作為顯示介質(zhì)層的液晶 層104 ；以及隔著液晶層104而與有源矩陣基板102相對配置的作為第2基板的對置基板 103。液晶層104由介于有源矩陣基板102和對置基板103之間的密封部件109密封。取向膜105設(shè)置于有源矩陣基板102中的液晶層104側(cè)的面，取向膜107設(shè)置于 對置基板103中的液晶層104側(cè)的面。另一方面，偏振光板106設(shè)置于有源矩陣基板102 中的液晶層104的相反側(cè)的面，偏振光板108設(shè)置于對置基板103中的液晶層104的相反 側(cè)的面。省略了圖示，不過，多個(gè)像素設(shè)置于有源矩陣基板102，按每個(gè)像素形成有作為圖 1所示的開關(guān)元件的TFT。還有，用于驅(qū)動控制各TFT的驅(qū)動器IC(圖示省略)安裝于有源 矩陣基板102。
省略了圖示，不過，彩色濾光片、ITO的共用電極形成于對置基板103。圖6所示的有源矩陣基板102是在玻璃基板上形成上述TFT、配線等之后，形成取 向膜105，粘貼偏振光板106并且安裝驅(qū)動器IC(圖示省略)等，從而形成的。液晶顯示裝 置是由TFT按每個(gè)像素來控制液晶層104的液晶分子的取向狀態(tài)，進(jìn)行希望的顯示。(實(shí)施方式2)下面，說明本實(shí)施方式的半導(dǎo)體元件的第2實(shí)施方式。圖7是表示實(shí)施方式2的 半導(dǎo)體元件的截面圖。本實(shí)施方式的半導(dǎo)體元件是具有將柵極電極配置在半導(dǎo)體層和玻璃 基板之間的底柵構(gòu)造的TFT。如圖7所示，在本實(shí)施方式的TFT中，作為半導(dǎo)體層4，具備微晶硅膜的第1半導(dǎo)體 層21、在第1半導(dǎo)體層21之上形成的作為硅氧化物的中間層22、在中間層22之上形成的 作為微晶硅膜或非晶硅膜的第2半導(dǎo)體層23。第1半導(dǎo)體層21的厚度為20nm以上60nm 以下，中間層22的厚度為Inm以上3nm以下，第2半導(dǎo)體層23為厚度60nm以上140nm以 下。半導(dǎo)體層4的第1區(qū)域4c由第1半導(dǎo)體層21形成，不包含第2半導(dǎo)體層23。半 導(dǎo)體層4的第2區(qū)域4a和第3區(qū)域4b由位于第1區(qū)域4c兩側(cè)的部分的第1半導(dǎo)體層21、 其上的中間層22以及其上的第2半導(dǎo)體層23形成。在本實(shí)施方式中，第1區(qū)域4c的上表面位于比第2區(qū)域4a和第3區(qū)域4b中的第 1區(qū)域4c側(cè)的端部的上表面靠近玻璃基板1側(cè)的位置。并且，從第2區(qū)域4a和第3區(qū)域 4b的端部的上表面到第1區(qū)域4c的上表面的、在活性層的厚度方向上的距離(偏置部的長 度)相互獨(dú)立地為第1區(qū)域4c的厚度的1倍以上7倍以下。此外的構(gòu)造與實(shí)施方式1同 樣，省略其說明。本實(shí)施方式的微晶硅TFT能獲得與第1實(shí)施方式同樣的效果。此外，通過在第1 半導(dǎo)體層21和第2半導(dǎo)體層23之間設(shè)置中間層22，第2半導(dǎo)體層23的選擇性蝕刻就變 得容易。因此，能可靠地控制第1半導(dǎo)體層21(第1區(qū)域4c)的厚度(L2)和偏置部的厚度 (L1、L3)。下面，對于實(shí)施方式2的TFT的制造方法進(jìn)行說明。圖8的(a) (f)是表示實(shí) 施方式2的半導(dǎo)體元件的制造工序的截面圖。在這里，只對制造工序中的與實(shí)施方式1不 同的部分詳細(xì)進(jìn)行說明。首先，如圖8的(a)所示，利用濺射法，在玻璃基板1上形成由TaN膜、Ta膜和TaN 膜構(gòu)成的柵極電極2。然后，如圖8的(b)所示，通過進(jìn)行等離子CVD，在柵極電極2之上形成硅氮化膜的 柵極絕緣膜3。此后，在柵極絕緣膜3之上形成半導(dǎo)體層4。在本實(shí)施方式中，形成第1半 導(dǎo)體層21、中間層22和第2半導(dǎo)體層23作為半導(dǎo)體層4。具體而言，首先，通過進(jìn)行高密 度等離子CVD(ICP方式、表面波等離子體方式或ECR方式)，在柵極絕緣膜3之上形成微晶 硅膜的第1半導(dǎo)體層21。此后，通過進(jìn)行氧等離子體處理、臭氧處理或UV處理等，氧化第 1半導(dǎo)體層21的表面，從而形成硅氧化物的中間層22。然后，通過再次進(jìn)行高密度等離子 CVD，在中間層22之上形成微晶硅膜的第2半導(dǎo)體層23。另外，如果是形成非晶硅膜而不 是微晶硅膜作為第2半導(dǎo)體層23，則例如進(jìn)行通常的等離子CVD即可。接著，在半導(dǎo)體層4 之上，通過在含有磷等η型雜質(zhì)的氣體環(huán)境下進(jìn)行等離子CVD，形成含雜質(zhì)的層5。
然后，如圖8的(c)所示，通過光刻，將半導(dǎo)體層4和含雜質(zhì)的層5圖案化為島狀。然后，如圖8的(d)所示，利用濺射法，在島狀的含雜質(zhì)的層5之上，形成由Al膜 和Mo膜構(gòu)成的電極層。此后，形成覆蓋電極層的光致抗蝕劑7。在光致抗蝕劑7中形成開 口 11，使得在柵極電極2的上方位置露出電極層。將該光致抗蝕劑7作為掩模進(jìn)行蝕刻，從 而首先使開口 11貫通電極層6。由此，在開口 11兩側(cè)形成源極電極6a和漏極電極6b。然后，如圖8的(e)所示，在留下光致抗蝕劑7的狀態(tài)下進(jìn)行干蝕刻，蝕刻露出的 含雜質(zhì)的層5。由此將含雜質(zhì)的層5分離成源極區(qū)域5a和漏極區(qū)域5b。開口 11貫通含雜 質(zhì)的層5之后還要繼續(xù)進(jìn)行蝕刻，除去第2半導(dǎo)體層23。此時(shí)，第2半導(dǎo)體層23為微晶硅層或者非晶硅層，中間層22為硅氧化物，所以它 們的蝕刻速率不同。因此，采用與中間層22相比第2半導(dǎo)體層23的蝕刻速率高的蝕刻氣 體，就能在中間層22停止蝕刻。例如，用氯氣進(jìn)行蝕刻的情況下，微晶硅膜或非晶硅膜相對 于硅氧化物的蝕刻選擇比為10 20的程度。在本實(shí)施方式的TFT中，將第1區(qū)域4c的厚度設(shè)為形成凹部12之前的半導(dǎo)體層4 的厚度的1/8以上1/2以下。為了得到它們的厚度的比，優(yōu)選在圖8的(c)所示的工序中， 按第1半導(dǎo)體層21的1倍以上7倍以下的程度的厚度預(yù)先形成第2半導(dǎo)體層23。此后，通過進(jìn)行氟酸處理，能容易地除去開口 11內(nèi)殘存的硅氧化物。還有，當(dāng)硅氧 化物的中間層22存在于第1半導(dǎo)體層21和第2半導(dǎo)體層23之間時(shí)，這種情況會妨礙導(dǎo)電 特性，不過，如果以不影響TFT特性的200 300°C進(jìn)行熱處理，就能使第1半導(dǎo)體層21和 第2半導(dǎo)體層23之間導(dǎo)通。這是由于等離子體氧化、UV處理、臭氧處理下的硅氧化物非常 薄，或者是多孔質(zhì)的。因?yàn)橥ㄟ^一般熱處理而形成的硅氧化物(熱氧化膜)的密度高，所以 不可能通過以200 300°C的溫度進(jìn)行熱處理而使之導(dǎo)通。另外，用于使第1半導(dǎo)體層21 和第2半導(dǎo)體層23之間導(dǎo)通的熱處理，只要是在形成第1半導(dǎo)體層21和第2半導(dǎo)體層23 之后，什么時(shí)候進(jìn)行都可以。此后，如圖8的(f)所示，形成鈍化膜8、平坦化膜9和透明電極10，從而能形成 TFT。(實(shí)施方式3)下面，說明本發(fā)明的第3實(shí)施方式的半導(dǎo)體元件。圖9是表示實(shí)施方式3的半導(dǎo) 體元件的截面圖。本實(shí)施方式的半導(dǎo)體元件是具有將柵極電極配置在半導(dǎo)體層和玻璃基板 之間的底柵構(gòu)造的TFT。如圖9所示，在本實(shí)施方式的TFT中，具備作為微晶硅膜或者非晶硅膜的第1半 導(dǎo)體層31a、31b和作為微晶硅膜的第2半導(dǎo)體層32，將其作為半導(dǎo)體層4。第1半導(dǎo)體層 31a、31b分別形成于位于柵極電極2兩側(cè)的部分。在位于第1半導(dǎo)體層31a、31b之間，即柵 極電極2之上的部分形成有槽33。第2半導(dǎo)體層32覆蓋第1半導(dǎo)體層31a、31b之上，并且 覆蓋槽33的表面。這樣配置第1半導(dǎo)體層31a、31b和第2半導(dǎo)體層32，從而由第2半導(dǎo)體層32構(gòu)成 半導(dǎo)體層4的第1區(qū)域4c (位于柵極電極2之上的部分)，由第1半導(dǎo)體層31a、31b和其 上形成的第2半導(dǎo)體層32構(gòu)成半導(dǎo)體層4的第2區(qū)域4a和第3區(qū)域4b。第1半導(dǎo)體層 31a、31b的厚度為60nm以上140nm以下，第2半導(dǎo)體層32的厚度為20nm以上80nm以下。在本實(shí)施方式的TFT中，將第2半導(dǎo)體層32的厚度(第1區(qū)域4c的厚度L2)設(shè)為偏置部的長度(從第2半導(dǎo)體層32中的第2區(qū)域4a和第3區(qū)域4b的端部的上表面到 第1區(qū)域4c的上表面的、在活性層的厚度方向上的距離)，即第1半導(dǎo)體層31a、31b的厚度 (L1、L3)的1倍以上7倍以下。此外的構(gòu)造與實(shí)施方式1同樣，所以省略其說明。下面，對于實(shí)施方式3的TFT的制造方法進(jìn)行說明。圖10的(a) (f)是表示實(shí) 施方式3的半導(dǎo)體元件的制造工序的截面圖。在這里，只對制造工序中的與實(shí)施方式1不 同的部分詳細(xì)進(jìn)行說明。首先，如圖10的(a)所示，利用濺射法，在玻璃基板1上形成作為TaN膜、Ta膜和 TaN膜的疊層的柵極電極2。然后，如圖10的(b)所示，通過進(jìn)行等離子CVD，在柵極電極2之上形成硅氮化膜 的柵極絕緣膜3。此后，在柵極絕緣膜3之上形成第1半導(dǎo)體層31a、31b。具體而言，在柵 極絕緣膜3之上全部形成微晶硅膜或非晶硅膜之后，通過進(jìn)行圖案化，在位于柵極電極2之 上的部分形成槽33，并且在槽33兩側(cè)形成第1半導(dǎo)體層31a、31b。然后，如圖10的(c)所示，在第1半導(dǎo)體層31a、31b之上和槽33的表面，形成微 晶硅膜的第2半導(dǎo)體層32。而且，在第2半導(dǎo)體層32之上，通過在含有磷等η型雜質(zhì)的氣 體環(huán)境下進(jìn)行等離子CVD，形成含雜質(zhì)的層5。然后，如圖10的(d)所示，利用濺射法，在島狀的含雜質(zhì)的層5之上，形成由Al膜 和Mo膜構(gòu)成的電極層。此后，形成覆蓋電極層的光致抗蝕劑7。在光致抗蝕劑7中形成開 口 11，使得在柵極電極2的上方位置露出電極層。將該光致抗蝕劑7作為掩模進(jìn)行蝕刻，從 而首先使開口 11貫通電極層6。由此，在開口 11兩側(cè)形成源極電極6a和漏極電極6b。然后，如圖10的(e)所示，在留下光致抗蝕劑7的狀態(tài)下進(jìn)行干蝕刻，蝕刻露出的 含雜質(zhì)的層5。由此將含雜質(zhì)的層5分離成源極區(qū)域5a和漏極區(qū)域5b。此后，圖10的(f)所示，形成鈍化膜8、平坦化膜9和透明電極10，從而能形成TFT。本實(shí)施方式能獲得與實(shí)施方式1同樣的效果。此外，通過預(yù)先分離而形成第1半 導(dǎo)體層31a、31b，能使第2半導(dǎo)體層32的厚度為第1區(qū)域4c的厚度。由此，能可靠地抑制 第2半導(dǎo)體層32(第1區(qū)域4c)的厚度(L2)和偏置部的厚度(L 1、L3)。本實(shí)施方式的TFT的制造方法還具有能減少用于形成開口 11的蝕刻量的優(yōu)點(diǎn)。具 體而言，在實(shí)施方式1中，在形成槽12時(shí)，需要進(jìn)行含雜質(zhì)的層5的厚度(例如40nm)和偏 置部的厚度(L 1、L3，例如60 140nm)的量的蝕刻(例如110 180nm)。該情況下，如果 蝕刻分布是士 10%，則厚度會有士 11 18nm的偏差。相比之下，在本實(shí)施方式中，進(jìn)行含 雜質(zhì)的層5的厚度(例如40nm) + a的量的蝕刻即可，所以除去50 70nm的程度即可。該 情況下，如果蝕刻分布是士 10%，則厚度偏差處于士5 7nm的范圍內(nèi)。因此，能以更少的 誤差控制厚度。(實(shí)施方式4)下面，說明本發(fā)明的第4實(shí)施方式的半導(dǎo)體元件。圖11是表示實(shí)施方式4的半導(dǎo) 體元件的截面圖。本實(shí)施方式的半導(dǎo)體元件是具有將柵極電極配置在半導(dǎo)體層和玻璃基板 之間的底柵構(gòu)造的TFT。如圖11所示，在本實(shí)施方式的TFT中，在柵極絕緣膜3之上，形成有微晶硅膜的第 1半導(dǎo)體層41，在第1半導(dǎo)體層41中的位于柵極電極2之上的部分之上，形成有硅氮化膜 的蝕刻停止層43。在蝕刻停止層43和第1半導(dǎo)體層41之上，形成有微晶硅膜或非晶硅膜的第2半導(dǎo)體層42a、42b。第1半導(dǎo)體層41和第2半導(dǎo)體層42a、42b構(gòu)成半導(dǎo)體層4。在本實(shí)施方式中，將第2半導(dǎo)體層42a、42b的厚度(L1、L3)設(shè)為第1半導(dǎo)體層41 的厚度(第1區(qū)域4c的厚度L2)的1倍以上7倍以下。換句話說，從第2區(qū)域4a和第3 區(qū)域4b的端部的上表面到第1區(qū)域4c的上表面的、在第2半導(dǎo)體層42a、42b的厚度方向 上的距離相互獨(dú)立地為第1區(qū)域4c的厚度的1倍以上7倍以下。此時(shí)，“第2區(qū)域4a和第 3區(qū)域4b的端部”不是指第2半導(dǎo)體層42a中的覆蓋蝕刻停止層43側(cè)面的部分，而是指第 2半導(dǎo)體層42a中的覆蓋第1半導(dǎo)體層41之上的部分。例如，優(yōu)選第1半導(dǎo)體層41的厚度為20nm以上60nm以下，第2半導(dǎo)體層42a、42b 的厚度為20nm以上140nm以下。此外的構(gòu)成與實(shí)施方式1同樣，所以省略其說明。本實(shí)施方式能獲得與實(shí)施方式1同樣的效果。此外，因?yàn)樵O(shè)置蝕刻停止層43來進(jìn) 行蝕刻，所以能更可靠地使蝕刻停止。因此，能可靠地控制第1半導(dǎo)體層41(第1區(qū)域4c) 的厚度(L2)和偏置部的厚度(L1、L3)。下面，對于實(shí)施方式4的制造方法進(jìn)行說明。圖12的(a) (f)是表示實(shí)施方式 4的半導(dǎo)體元件的制造工序的截面圖。首先，如圖12的(a)所示，利用濺射法，在玻璃基板1上形成由TaN膜、Ta膜和TaN 膜的疊層構(gòu)成的柵極電極2。然后，如圖12的(b)所示，通過進(jìn)行等離子CVD，在柵極電極2之上形成硅氮化膜 的柵極絕緣膜3。在柵極絕緣膜3之上形成微晶硅膜的第1半導(dǎo)體層41。然后，如圖12的(c)所示，通過進(jìn)行等離子CVD，在第1半導(dǎo)體層41之上形成硅氮 化膜之后，進(jìn)行圖案化，從而在第1半導(dǎo)體層41中的位于柵極電極2之上的部分之上，形成 蝕刻停止層43。再有，如圖12的(d)所示，形成覆蓋第1半導(dǎo)體層41和蝕刻停止層43的第2半 導(dǎo)體層42，在第2半導(dǎo)體層42之上，形成含雜質(zhì)的層5。然后，如圖12的(e)所示，通過進(jìn)行圖案化，使第1半導(dǎo)體層41、第2半導(dǎo)體層42 和含雜質(zhì)的層5成為島狀。然后，如圖12的(f)所示，形成覆蓋島狀的含雜質(zhì)的層5、第2半導(dǎo)體層42和第1 半導(dǎo)體層41之上的電極層之后，在電極層之上形成光致抗蝕劑7。在光致抗蝕劑7中形成 開口 11，使得在柵極電極2的上方位置露出電極層。將該光致抗蝕劑7作為掩模進(jìn)行蝕刻， 從而首先使開口 11貫通電極層6。由此，在開口 11兩側(cè)形成源極電極6a和漏極電極6b。 此后，繼續(xù)進(jìn)行蝕刻，直至到達(dá)蝕刻停止層43，從而形成源極區(qū)域5a和漏極區(qū)域5b，并且形 成第2半導(dǎo)體層42a、42b。此后，省略了圖示，除去光致抗蝕劑7，形成鈍化膜8、平坦化膜9和透明電極10，從 而能形成TFT。(實(shí)施方式5)下面，說明本發(fā)明的第5實(shí)施方式的半導(dǎo)體元件。圖13是表示實(shí)施方式5的半導(dǎo) 體元件的截面圖。實(shí)施方式1 4的半導(dǎo)體元件具有底柵型構(gòu)造，而本實(shí)施方式的半導(dǎo)體 元件是具有頂柵型構(gòu)造(交錯(cuò)構(gòu)造)的TFT。如圖13所示，在本實(shí)施方式的TFT中，在作為絕緣基板的玻璃基板51之上形成有 相互分開配置的微晶硅膜或非晶硅膜的第1半導(dǎo)體層61a、61b。第1半導(dǎo)體層61a、61b的厚度為60nm以上140nm以下，槽63配置在第1半導(dǎo)體層61a、61b之間。在第1半導(dǎo)體層 61a之上形成有源極區(qū)域55a，在第2半導(dǎo)體層61b之上形成有漏極區(qū)域55b。源極區(qū)域55a 和漏極區(qū)域55b為非晶質(zhì)硅或者微晶硅，例如含有磷等η型雜質(zhì)。源極區(qū)域55a、漏極區(qū)域55b和槽63的表面由第2半導(dǎo)體層62覆蓋。第2半導(dǎo)體 層62由厚度20nm以上60nm以下的微晶硅膜或非晶硅膜形成。由第1半導(dǎo)體層61a、61b 和第2半導(dǎo)體層62構(gòu)成半導(dǎo)體層54。還有，將第2半導(dǎo)體層62中的覆蓋槽63的表面的部 分稱為第1區(qū)域54c，將第1半導(dǎo)體層61a稱為第2區(qū)域54a，將第1半導(dǎo)體層61b稱為第3 區(qū)域54b。另外，第2半導(dǎo)體層62中的覆蓋源極區(qū)域55a和漏極區(qū)域55b之上的部分因?yàn)?不發(fā)揮電流流動的活性層的功能，所以不包含在半導(dǎo)體層54的第1區(qū)域54c、第2區(qū)域54a 和第3區(qū)域54b中。在本實(shí)施方式中，在第1區(qū)域54c的上表面(此處是指第2半導(dǎo)體層62中的覆蓋 槽63的底面的部分的上表面)位于比第2區(qū)域54a和第3區(qū)域54b中的第1區(qū)域54c側(cè) 的端部的上表面(第1半導(dǎo)體層61a、61b的上表面)靠近玻璃基板1側(cè)的位置。還有，從 第2區(qū)域54a中的第1半導(dǎo)體層61a的上表面到第1區(qū)域54c中的第2半導(dǎo)體層62的上 表面的、上下方向的距離(偏置部的長度Li)為第2半導(dǎo)體層62的厚度(第1區(qū)域4c的 厚度L2)的1倍以上7倍以下。而且，從第3區(qū)域54b中的第1半導(dǎo)體層61b的上表面到 第1區(qū)域54c中的第2半導(dǎo)體層62的上表面的、上下方向的距離(偏置部的長度L3)為第 2半導(dǎo)體層62的厚度(第1區(qū)域4c的厚度L2)的1倍以上7倍以下。第2半導(dǎo)體層62之上由硅氮化膜的柵極絕緣膜53覆蓋。在柵極絕緣膜53中的 與第1區(qū)域54c對著的部分之上，形成有Al/Mo疊層(Mo為下層)的柵極電極52。另一方 面，在柵極絕緣膜53中的與第2區(qū)域54a對著的部分之上，形成有Al/Mo疊層(Mo為下層) 的源極電極56a。源極電極56a貫通柵極絕緣膜53和第2半導(dǎo)體層62而與源極區(qū)域55a 相接。還有，在柵極絕緣膜53中的與第3區(qū)域54b對著的部分之上，形成有Al/Mo疊層(Mo 為下層)的漏極電極56b。漏極電極56b貫通柵極絕緣膜53和第2半導(dǎo)體層62而與漏極 區(qū)域55b相接。柵極絕緣膜53、柵極電極52、源極電極56a和漏極電極56b之上由保護(hù)膜 58覆蓋。在本實(shí)施方式的微晶硅TFT中，通過設(shè)置偏置部，與不設(shè)置偏置部的情況相比，能 減小截止電流。即，能確保作為微晶硅TFT的優(yōu)點(diǎn)的導(dǎo)通電流大的情況(高遷移率)，同時(shí) 減小截止電流，所以能實(shí)現(xiàn)高導(dǎo)通/截止比。在微晶硅TFT中，柵極電壓為負(fù)( -30V)時(shí)，截止電流會急劇地增加，不過，將偏 置部的長度Li、L3設(shè)為第1區(qū)域4c的厚度L2的1倍以上，就能抑制截止電流的增加。還 有，將偏置部的長度L1、L3設(shè)為第1區(qū)域4c的厚度L2的7倍以下，就能避免寄生電阻變大 所造成的導(dǎo)通電流的降低。具體而言，如果偏置區(qū)域(L1、L3)的長度為60nm以上140nm以 下，就能兼顧高遷移率(導(dǎo)通特性)和低截止電流(最低截止電流)。還有，因?yàn)樾纬捎形⒕Ч枘ぷ鳛榘雽?dǎo)體層54，所以能利用與一般a-SiTFT同樣的 制造工藝容易地制造TFT。。再有，將從第1半導(dǎo)體層61a、61b的厚度中減去第2半導(dǎo)體層62的厚度所得的值 設(shè)為偏置部的厚度(L1、L3)，將第2半導(dǎo)體層62的厚度設(shè)為第1區(qū)域4c的厚度(L2)，所以 能更可靠地控制它們的厚度。
下面，對于本實(shí)施方式的TFT的制造方法，參照圖14的(a) (e)進(jìn)行說明。圖 14的(a) (e)是表示實(shí)施方式5的半導(dǎo)體元件的制造工序的截面圖。首先，如圖14的(a)所示，在玻璃基板51之上，通過進(jìn)行高密度等離子CVD(ICP 方式、表面波等離子體方式或ECR方式)，形成微晶硅膜61。在這里，也可以形成非晶硅膜 來代替微晶硅膜61，該情況下，例如進(jìn)行等離子CVD即可。此后，通過在含有磷等η型雜質(zhì)氣體環(huán)境下進(jìn)行等離子CVD，在微晶硅膜61之上形 成含雜質(zhì)的層55。然后，如圖14的(b)所示，在含雜質(zhì)的層55之上形成抗蝕劑掩模(未圖示)而進(jìn) 行圖案化，從而在含雜質(zhì)的層55和微晶硅膜61中形成槽63。由此，在槽63兩側(cè)形成第1 半導(dǎo)體層61a、61b和源極區(qū)域55a、漏極區(qū)域55b。然后，如圖14的(c)所示，通過進(jìn)行高密度等離子CVD(ICP方式、表面波等離子體 方式或ECR方式)，形成覆蓋第1半導(dǎo)體層61a、61b和槽63的作為微晶硅膜的第2半導(dǎo)體 層62。在本實(shí)施方式中，將第2半導(dǎo)體層62的厚度設(shè)為第1半導(dǎo)體層61a、61b的厚度的 1/8以上1/2以下。然后，如圖14的(d)所示，通過進(jìn)行等離子CVD，在第2半導(dǎo)體層62之上形成硅氮 化膜的柵極絕緣膜53。此后，如圖14的(e)所示，在柵極絕緣膜53之上，形成柵極電極52、源極電極56a 和漏極電極56b，在它們之上形成硅氮化膜的保護(hù)膜58。通過以上工序就能形成TFT。(實(shí)施方式6)下面，說明本發(fā)明的第6實(shí)施方式的半導(dǎo)體元件。圖15是表示實(shí)施方式6的半導(dǎo) 體元件的截面圖。本實(shí)施方式的半導(dǎo)體元件是具有頂柵型構(gòu)造(交錯(cuò)構(gòu)造)的TFT。如圖15所示，在本實(shí)施方式的TFT中，在作為絕緣基板的玻璃基板51之上形成有 厚度20nm以上60nm以下的作為微晶硅膜的第1半導(dǎo)體層71。在第1半導(dǎo)體層71之上形 成有第2半導(dǎo)體層72a、72b，第2半導(dǎo)體層72a、72b之間由槽73相互分離。第2半導(dǎo)體層 72a、72b由厚度60nm以上140nm以下的微晶硅膜或非晶硅膜形成。由第1半導(dǎo)體層71和 第2半導(dǎo)體層72a、72b構(gòu)成半導(dǎo)體層54。還有，將第1半導(dǎo)體層71中的位于槽73的底面 之下的部分稱為第1區(qū)域54c，將第2半導(dǎo)體層72a和其之下的第1半導(dǎo)體層71稱為第2 區(qū)域54a，將第2半導(dǎo)體層72b和其之下的第1半導(dǎo)體層71稱為第3區(qū)域54b。在本實(shí)施方式中，第1區(qū)域54c的上表面位于比第2區(qū)域54a和第3區(qū)域54b中 的第1區(qū)域54c側(cè)的端部的上表面靠近玻璃基板51側(cè)的位置。還有，從第2區(qū)域54a中的 第2半導(dǎo)體層72a的上表面到第1區(qū)域54c中的第1半導(dǎo)體層71的上表面的、上下方向的 距離(偏置部的長度Li)為第1半導(dǎo)體層71的厚度(第1區(qū)域54c的厚度L2)的1倍以 上7倍以下。而且，從第3區(qū)域54b中的第2半導(dǎo)體層72b的上表面到第1區(qū)域54c中的 第1半導(dǎo)體層71的上表面的、上下方向的距離(偏置部的長度L3)為第1半導(dǎo)體層71的 厚度(第1區(qū)域54c的厚度L2)的1倍以上7倍以下。在第2半導(dǎo)體層72a之上形成有源極區(qū)域55a，在第2半導(dǎo)體層72b之上形成有漏 極區(qū)域55b。在源極區(qū)域55a和漏極區(qū)域55b之上以及在槽73的底面配置的第1半導(dǎo)體層 71之上形成有硅氮化膜的柵極絕緣膜53。在柵極絕緣膜53中的與第1區(qū)域54c對著的部分之上，形成有Al/Mo疊層(Mo為下層)的柵極電極52。另一方面，在柵極絕緣膜53中的與第2區(qū)域54a對著的部分之上， 形成有Al/Mo疊層(Mo為下層)的源極電極56a。源極電極56a貫通柵極絕緣膜53和第2 半導(dǎo)體層72a、72b而與源極區(qū)域55a相接。還有，在柵極絕緣膜53中的與第3區(qū)域54b對 著的部分之上，形成有Al/Mo疊層(Mo為下層)的漏極電極56b。漏極電極56b貫通柵極絕 緣膜53和第2半導(dǎo)體層72a、72b而與漏極區(qū)域55b相接。柵極絕緣膜53、柵極電極52、源 極電極56a和漏極電極56b之上由硅氮化膜的保護(hù)膜58覆蓋。在本實(shí)施方式的微晶硅TFT中，通過設(shè)置偏置部，與不設(shè)置偏置部的情況相比，能 減小截止電流。即，能確保作為微晶硅TFT的優(yōu)點(diǎn)的導(dǎo)通電流大的情況(高遷移率)，同時(shí) 減小截止電流，所以能實(shí)現(xiàn)高導(dǎo)通/截止比。在微晶硅TFT中，柵極電壓為負(fù)( -30V)時(shí)，截止電流會急劇地增加，不過，將偏 置部的長度Li、L3設(shè)為第1區(qū)域4c的厚度L2的1倍以上，就能抑制截止電流的增加。還 有，將偏置部的長度L1、L3設(shè)為第1區(qū)域4c的厚度L2的7倍以下，就能避免寄生電阻變大 所造成的導(dǎo)通電流的降低。具體而言，如果偏置區(qū)域(L1、L3)的長度為60nm以上140nm以 下，就能兼顧高遷移率(導(dǎo)通特性)和低截止電流(最低截止電流)。還有，因?yàn)樾纬捎形⒕Ч枘ぷ鳛榘雽?dǎo)體層54，所以能利用與一般a-SiTFT同樣的 制造工藝容易地制造TFT。下面，對于本實(shí)施方式的TFT的制造方法，參照圖16的(a) (d)進(jìn)行說明。圖 16的(a) (d)是表示實(shí)施方式6的半導(dǎo)體元件的制造工序的截面圖。首先，如圖16的(a)所示，在玻璃基板51之上，通過進(jìn)行高密度等離子CVD (ICP方 式、表面波等離子體方式或ECR方式)，形成微晶硅膜的第1半導(dǎo)體層71。接著，通過進(jìn)行高 密度等離子CVD (ICP方式、表面波等離子體方式或ECR方式)，在第1半導(dǎo)體層71之上，形 成微晶硅膜的第2半導(dǎo)體層72。此時(shí)，也可以形成非晶硅膜作為第2半導(dǎo)體層72。此后， 在第2半導(dǎo)體層72之上，形成含雜質(zhì)的層55。然后，如圖16的(b)所示，在含雜質(zhì)的層55 之上形成抗蝕劑掩模74而進(jìn)行圖案化，從而在含雜質(zhì)的層55和第2半導(dǎo)體層72中形成槽 73。由此，在槽73兩側(cè)形成源極區(qū)域55a、漏極區(qū)域55b，并且形成第2半導(dǎo)體層72a、72b。 此后，除去抗蝕劑掩模74。然后，如圖16的(c)所示，形成覆蓋源極區(qū)域55a、漏極區(qū)域55b和槽73的表面的 柵極絕緣膜53。然后，如圖16的(d)所示，在隔著柵極絕緣膜53的槽73之上形成柵極電極52、源 極電極56a和漏極電極56b。通過以上工序就能形成TFT。在像實(shí)施方式5、6那樣形成頂柵型的TFT的情況下，當(dāng)微晶硅膜變厚時(shí)存在晶化 率增加的傾向，該晶化率高的區(qū)域配置在靠近與柵極絕緣膜的界面的一側(cè)，所以相對于底 柵構(gòu)造可以提高遷移率。(實(shí)施方式7)下面，說明本發(fā)明的第7實(shí)施方式的半導(dǎo)體元件。圖17是表示實(shí)施方式7的半導(dǎo) 體元件的截面圖。本實(shí)施方式的半導(dǎo)體元件是具有將柵極電極配置在半導(dǎo)體層和玻璃基板 之間的底柵構(gòu)造的TFT。如圖17所示，在本實(shí)施方式的TFT中，在半導(dǎo)體層4與源極區(qū)域5a及漏極區(qū)域 5b之間，形成有含氧的層81。含有氧的層81含有濃度比其周圍區(qū)域(半導(dǎo)體層4、源極區(qū)域5a和漏極區(qū)域5b)高的氧。具體而言，優(yōu)選含有氧的層81含有l(wèi)X102°atomS/Cm3以上 1 X 1022atoms/cm3以下的氧。還有，更優(yōu)選含有1 X 1021atoms/cm3以上的氧。含有氧的層81 的厚度，也取決于含有氧的層81的氧濃度，不過，優(yōu)選例如Inm以上30nm以下。如果是Inm 以上，就能更可靠地降低截止電流。另一方面，當(dāng)超過30nm時(shí)，有可能含有氧的層81的電 阻變得過大，導(dǎo)通電流下降。在本實(shí)施方式中，第1區(qū)域4c的上表面位于比第2區(qū)域4a和第3區(qū)域4b中的第 1區(qū)域4c側(cè)的端部的上表面靠近玻璃基板1側(cè)的位置。并且，從第2區(qū)域4a和第3區(qū)域 4b的端部的上表面到第1區(qū)域4c的上表面的、在活性層的厚度方向上的距離(偏置部的長 度)相互獨(dú)立地為第1區(qū)域4c的厚度的1倍以上7倍以下。此外的構(gòu)成與實(shí)施方式1同 樣，所以省略其說明。本實(shí)施方式能獲得與實(shí)施方式1同樣的效果。而且，在源極區(qū)域5a和漏極區(qū)域5b 之間的電流路徑上，形成含有電阻高的氧的層81，從而能進(jìn)一步降低截止電流，因而能改善 導(dǎo)通/截止比。下面，對于含有氧的層81的制造工序進(jìn)行說明。圖18的(a) (e)是表示實(shí)施 方式7的半導(dǎo)體元件的制造工序的截面圖。在這里，只對制造工序中的與實(shí)施方式1不同 的部分詳細(xì)進(jìn)行說明。首先，如圖18的(a)所示，在玻璃基板1上形成柵極電極2之后，如圖18的(b) 所示，形成柵極絕緣膜3和半導(dǎo)體層4。然后，從腔中取出基板，將其置于含有氧的空氣中。此時(shí)，保持半導(dǎo)體層4的溫度 為15°C以上30°C以下，讓半導(dǎo)體層4以24小時(shí)到48小時(shí)接觸空氣。由此，如圖18的(c) 所示，氧化半導(dǎo)體層4的表面，形成含有氧的層81。然后，如圖18的(d)所示，在含氧的層81之上形成含雜質(zhì)的層5。此后，如圖18 的(e)所示，使半導(dǎo)體層4、含氧的層81和含雜質(zhì)的層5成為島狀。此后，通過進(jìn)行與實(shí)施方式1同樣的工序，就能獲得圖17所示的TFT。在形成半導(dǎo)體層4、源極區(qū)域5a和漏極區(qū)域5b的工序中，在腔內(nèi)存在微量的氧，所 以即使沒有意圖，半導(dǎo)體層4、源極區(qū)域5a和漏極區(qū)域5b中也會導(dǎo)入氧。還有，在制造工序 的中途、結(jié)束之后，也會有氧進(jìn)入。然而，在用于形成含有氧的層81的工序中，有意圖地將 半導(dǎo)體層4的表面置于氧中，所以與其它區(qū)域相比，大量的氧被提供給半導(dǎo)體層4的表面。 因此，含有氧的層81的氧濃度比周圍區(qū)域的氧濃度高。還有，也可以在同一腔內(nèi)用CVD法連續(xù)形成半導(dǎo)體層4和含有氧的層81。另外，在上述實(shí)施方式1 7中，作為TFT，列舉液晶顯示裝置的有源矩陣基板 102(圖6所示的)中使用的TFT為例進(jìn)行了說明，不過，本發(fā)明不限于此，也可以用于有機(jī) EL顯示裝置的有源矩陣基板等。還有，不僅可以用于作為像素的開關(guān)元件的TFT，而且還可 以用于例如柵極驅(qū)動器、有機(jī)EL顯示裝置的開關(guān)元件。工業(yè)上的可利用性如以上說明的，在一般使用的a-SiTFT遷移率不足的情況下非常有效，例如，可以 用于大型液晶顯示裝置或有機(jī)EL顯示裝置等。
權(quán)利要求
一種半導(dǎo)體元件，具備基板；活性層，其為島狀，形成于上述基板，具有第1區(qū)域和分別位于上述第1區(qū)域兩側(cè)的第2區(qū)域和第3區(qū)域；與上述活性層的第2區(qū)域之上相接的第1接觸層和與上述活性層的第3區(qū)域之上相接的第2接觸層；第1電極，其通過上述第1接觸層與上述第2區(qū)域電連接；第2電極，其通過上述第2接觸層與上述第3區(qū)域電連接；以及柵極電極，其是設(shè)置成隔著柵極絕緣膜與上述第1區(qū)域?qū)χ玫臇艠O電極，控制上述第1區(qū)域的導(dǎo)電性，上述第1區(qū)域的上表面位于比上述第2區(qū)域和上述第3區(qū)域中的上述第1區(qū)域側(cè)的端部的上表面靠近基板側(cè)的位置，從上述第2區(qū)域和上述第3區(qū)域的上述端部的上表面到上述第1區(qū)域的上述上表面的、在上述活性層的厚度方向上的距離相互獨(dú)立地為上述第1區(qū)域的厚度的1倍以上7倍以下。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，至少上述第1區(qū)域由具有晶粒和非晶相的微晶硅膜形成。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體元件，在上述微晶硅膜中上述非晶相的體積分?jǐn)?shù)為5%以上40%以下。
4.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體元件，上述距離為60nm以上140歷以下，上述第1區(qū)域的厚度為20nm以上60nm以下。
5.根據(jù)權(quán)利要求1 4中的任一項(xiàng)所述的半導(dǎo)體元件，上述第2區(qū)域和上述第3區(qū)域中的上述第1區(qū)域側(cè)的端部由微晶硅形成。
6.根據(jù)權(quán)利要求1 4中的任一項(xiàng)所述的半導(dǎo)體元件，上述第2區(qū)域和上述第3區(qū)域中的上述第1區(qū)域側(cè)的端部由非晶硅形成。
7.根據(jù)權(quán)利要求1 6中的任一項(xiàng)所述的半導(dǎo)體元件， 上述柵極電極配置在上述活性層和上述基板之間。
8.根據(jù)權(quán)利要求1 6中的任一項(xiàng)所述的半導(dǎo)體元件，上述柵極電極相對于上述活性層配置在與上述基板相反的一側(cè)。
9.根據(jù)權(quán)利要求1 8中的任一項(xiàng)所述的半導(dǎo)體元件，上述活性層從基板側(cè)起按順序具有第1活性層、中間層和第2活性層， 上述第1區(qū)域由上述第1活性層形成，不包含上述第2活性層，上述第2區(qū)域和上述第 3區(qū)域由上述第1活性層、上述中間層和上述第2活性層形成。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件， 上述第1活性層和上述第2活性層是硅層， 上述中間層是由硅氧化物形成的膜。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體元件，由上述硅氧化物形成的膜的厚度為Inm以上3nm以下。
12.—種半導(dǎo)體元件的制造方法，包括如下工序 在基板上形成柵極電極的工序(a)；形成覆蓋上述柵極電極之上的柵極絕緣膜的工序(b)； 在上述柵極絕緣膜之上形成半導(dǎo)體層的工序(C)； 在上述半導(dǎo)體層之上形成含雜質(zhì)的半導(dǎo)體層的工序(d)；以及 除去上述含雜質(zhì)的半導(dǎo)體層中的位于上述柵極電極之上的部分，并且除去上述半導(dǎo)體 層中的位于上述柵極電極之上的部分的上部，由此形成將上述半導(dǎo)體層中的位于上述柵極 電極上的部分作為第1區(qū)域的活性層，使上述活性層中的成為上述第1區(qū)域的部分的厚度 小于上述活性層中的其它部分的工序(e)，使上述第1區(qū)域的厚度為上述半導(dǎo)體層的厚度的1/8以上1/2以下。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體元件的制造方法，上述工序(c)是形成上述半導(dǎo)體層的工序，上述半導(dǎo)體層從上述柵極絕緣膜側(cè)起按順 序具有第1半導(dǎo)體層；位于上述第1半導(dǎo)體層之上的中間層；和位于上述中間層之上的第 2半導(dǎo)體層，上述工序(e)包括如下工序以上述第2半導(dǎo)體層的蝕刻速率比上述中間層的蝕刻速 率高的條件，至少除去上述第2半導(dǎo)體層。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體元件的制造方法，在上述工序(c)中，形成具有晶粒和非晶相的微晶硅膜作為上述第1半導(dǎo)體層；形成微 晶硅膜或非晶質(zhì)硅膜作為上述第2半導(dǎo)體層。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體元件的制造方法，上述工序(c)包括如下工序?qū)ι鲜龅?半導(dǎo)體層進(jìn)行氧等離子體處理、UV處理或臭 氧處理，由此氧化上述第1半導(dǎo)體層的表面，作為上述中間層。
16.根據(jù)權(quán)利要求12所述的半導(dǎo)體元件的制造方法，上述工序(c)是形成上述半導(dǎo)體層的工序，上述半導(dǎo)體層從上述柵極絕緣膜側(cè)起按順 序具有與上述柵極絕緣膜的上表面相接的第1半導(dǎo)體層；覆蓋上述第1半導(dǎo)體層中的至 少位于上述柵極電極之上的部分的蝕刻停止膜；和位于上述蝕刻停止膜之上的第2半導(dǎo)體 層，上述工序(e)包括如下工序以上述第2半導(dǎo)體層的蝕刻速率比上述蝕刻停止膜的蝕 刻速率高的條件，至少除去上述第2半導(dǎo)體層。
17.一種半導(dǎo)體元件的制造方法，包括如下工序 在基板上形成柵極電極的工序(a)；形成覆蓋上述柵極電極之上的柵極絕緣膜的工序(b)；在上述柵極絕緣膜之上形成第1半導(dǎo)體膜，除去上述第1半導(dǎo)體膜中的位于上述柵極 電極之上的部分，由此形成在上述柵極電極上具有槽部的第1半導(dǎo)體層的工序(c)；以及在上述具有槽部的第1半導(dǎo)體層之上形成第2半導(dǎo)體層，形成由上述第1半導(dǎo)體層和 上述第2半導(dǎo)體層形成的活性層的工序(d)，使上述第2半導(dǎo)體層的厚度為上述第1半導(dǎo)體層的厚度的1倍以上7倍以下。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體元件的制造方法， 上述第1半導(dǎo)體層由具有晶粒和非晶相的微晶硅膜形成。
19.一種半導(dǎo)體元件的制造方法，包括如下工序 在基板上形成第1半導(dǎo)體層的工序(a)；在上述第1半導(dǎo)體層之上形成含雜質(zhì)的半導(dǎo)體層的工序(b)； 在上述含雜質(zhì)的半導(dǎo)體層和上述第1半導(dǎo)體層中形成槽部，由此使上述第1半導(dǎo)體層 和含雜質(zhì)的半導(dǎo)體層分離，形成第1區(qū)域和第2區(qū)域的工序(c)；形成覆蓋上述第1區(qū)域、上述第2區(qū)域和上述槽部的第2半導(dǎo)體層的工序(d)；以及 形成覆蓋上述第2半導(dǎo)體層的柵極絕緣膜，在隔著上述柵極絕緣膜的上述槽部之上形 成柵極電極的工序(e)，使上述第2半導(dǎo)體層的厚度為上述第1半導(dǎo)體層的厚度的1/8以上1/2以下。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體元件的制造方法， 上述第2半導(dǎo)體層由具有晶粒和非晶相的微晶硅膜形成。
21.一種半導(dǎo)體元件的制造方法，包括如下工序 在基板上形成第1半導(dǎo)體層的工序(a)；在上述第1半導(dǎo)體層之上形成第2半導(dǎo)體層的工序(b)； 在上述第2半導(dǎo)體層之上形成含雜質(zhì)的半導(dǎo)體層的工序(c)； 在上述含雜質(zhì)的半導(dǎo)體層和上述第2半導(dǎo)體層中形成槽部，由此形成由上述第1半導(dǎo) 體層和具有上述槽部的第2半導(dǎo)體層形成的活性層的工序(d)；以及形成覆蓋上述含雜質(zhì)的半導(dǎo)體層和上述槽部的表面的柵極絕緣膜，在隔著上述柵極絕 緣膜的上述槽部之上形成柵極電極的工序(e)，使上述第2半導(dǎo)體層的厚度為上述第1半導(dǎo)體層的厚度的1倍以上7倍以下。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體元件的制造方法， 上述第1半導(dǎo)體層由包括具有晶粒和非晶相的微晶硅膜形成。
23.根據(jù)權(quán)利要求18、20、22中的任一項(xiàng)所述的半導(dǎo)體元件的制造方法，上述微晶硅膜通過ICP方式、表面波等離子體方式或ECR方式的高密度等離子CVD形全文摘要
提供一種實(shí)現(xiàn)兼顧高導(dǎo)通電流和低截止電流的半導(dǎo)體元件及其制造方法。本發(fā)明的半導(dǎo)體元件具備玻璃基板1；半導(dǎo)體層4，其為島狀，具有第1區(qū)域4c、第2區(qū)域4a和第3區(qū)域4c；源極區(qū)域5a和漏極區(qū)域5b；源極電極6a；漏極電極6b；以及柵極電極2，其控制第1區(qū)域4c的導(dǎo)電性。第1區(qū)域4c的上表面位于比第2區(qū)域4a和第3區(qū)域4b中的第1區(qū)域4c側(cè)的端部的上表面靠近玻璃基板1側(cè)的位置，從第2區(qū)域4a和第3區(qū)域4b的端部的上表面到第1區(qū)域4c的上表面的、在半導(dǎo)體層4的厚度方向上的距離相互獨(dú)立地為第1區(qū)域4b的厚度的1倍以上7倍以下。
文檔編號H01L29/786GK101926007SQ20098010294
公開日2010年12月22日 申請日期2009年1月23日 優(yōu)先權(quán)日2008年1月25日
發(fā)明者守口正生, 河野昭彥, 齊藤裕一 申請人:夏普株式會社