專利名稱：一種適合亞深毫微米工藝中耐高壓的靜電放電保護(hù)器件及其應(yīng)用的制作方法
發(fā)明說明書相關(guān)申請的交叉參考這一專利申請可參考同一作者所著的20040257728美國專利申請。發(fā)明的背景本發(fā)明適用的領(lǐng)域本發(fā)明所相關(guān)的領(lǐng)域是用于芯片中的靜電保護(hù)半導(dǎo)體器件線路，更具體的是指在 電源(VDD)和輸入/輸出管腳(PAD)中連接電器件可提供一個(gè)箝位的靜電保護(hù)裝置，而此 輸入/輸出管腳在正常的情況下可以承受高于VDD電源電壓。相關(guān)已知的專利文獻(xiàn)靜電放電(ESD)是一種由一個(gè)物體對另外一個(gè)物體轉(zhuǎn)移電荷的極短暫的現(xiàn)象?？?速的電荷轉(zhuǎn)移所產(chǎn)生的瞬間電位差足以擊穿絕緣介質(zhì)如柵極的雙氧化層(Si02)，從而使 M0S管永久失效。普通的ESD保護(hù)器件是在受保護(hù)的管腳上連接不同的集成電路元件，在 ESD的暫態(tài)高壓下開啟，而平時(shí)呈關(guān)閉狀態(tài)，開啟后可在瞬間連接對地的回路，使ESD電流 有效地得到疏導(dǎo)，從而避免輸入/輸出管腳的電路受到損壞。

圖1(已有技術(shù))所示的是一個(gè)典型的靜電防護(hù)網(wǎng)，在這套電路中，一個(gè)內(nèi)部的信 號電壓S20從內(nèi)部電路中傳輸?shù)捷敵龉苣_(PAD) 24上，驅(qū)動級的反相器由N型M0S管N18 和P型的M0S管P18組成。反相器的輸出端直接與管腳24相連。除此之外，二個(gè)保護(hù)電 路N2和P2構(gòu)成一個(gè)保護(hù)網(wǎng)絡(luò)，使得在PAD24上如果有瞬態(tài)負(fù)電壓脈沖的情況下，這一保 護(hù)網(wǎng)絡(luò)接通了去電源(VDD)30和對地(VSS)IO的回路。同樣如果有一個(gè)正的高壓脈沖沖 擊管腳24，則會正向?qū)≒2由管腳到VDD的二極管，和N2中由漏到襯底的反相二極管，使 得電流可以分流到地和電源VDD的金屬環(huán)上。然而，采用這樣的PM0S，其N阱上拉到電源 VDD,使得管腳端無法承受高于VDD的電壓。例如當(dāng)VDD工作電壓是在3. 3伏的情況下，如 果管腳24上面承載一個(gè)5伏的信號，就會使PN結(jié)二極管正向?qū)ǘ斐煽捎^的漏電流。 克服這一正向?qū)ǘO管特性的方法之一是懸浮N阱(Floating N well)。自偏置N阱的 PM0S管可以同時(shí)用在輸出驅(qū)動和ESD放電保護(hù)上，當(dāng)10管腳端口有高于VDD的電壓時(shí)，懸 浮N阱可以承載高于VDD的電壓而不會造成二極管正向?qū)?。對于正常工作而言，自偏?的PM0S管則會使N阱襯底端接到VDD上。(詳見"ESD Protection in a Mixed Voltage Interface and Multirail Disconnected Power Grid Environment in 0. 50—and 0. 25-um Channel Length CMOS Technologies" , by Steven H. Voldman, IEEE Transactions on Components, Packaging, and Manufacturing Technology—Pt. A Vol. 18(2), p. 303-313, June 1995)美國專利5，969，541給出了一個(gè)如何控制自偏置N阱的辦法(Waggoner)美國專利6，353，520建議采用串聯(lián)的二極管，連接VDD到10端口，而10端口到 VSS則用下掛的串聯(lián)NM0S來解決10端口高壓的問題，以避免雙氧化層的擊穿。(Anderson 等)美國專利6，181，214采用了下掛的串聯(lián)(Cascaded)NM0S管作為輸入的ESD放電 保護(hù)，置于10管腳和VSS之間，其10管腳也是可以承載高于電源電壓的電位。(Schmottetal)美國專利6，444，511展示了一種增強(qiáng)型用于從10管腳到VSS ESD放電保護(hù)的下 掛串聯(lián)型NM0S管的生產(chǎn)工藝。發(fā)明綜述本項(xiàng)發(fā)明的一個(gè)主要目的是解決靜電放電保護(hù)電路中被保護(hù)的管腳需要承載高 于電源電壓的電位的問題。這樣一個(gè)ESD保護(hù)組件或網(wǎng)絡(luò)，即要和10管一樣在正常的工作 情況下承載高于VDD的電位，同時(shí)又要有能力在ESD沖擊下回閃(Snapback)到低阻抗對地 回路，并且箝位在較低的電壓上以便放電電流能夠順利地通導(dǎo)至地，從而達(dá)到保護(hù)集成電 路內(nèi)部敏感電路的目的。本發(fā)明的另一個(gè)目標(biāo)是提供一種不受電源上電、下電(Power ON/OFF)干擾的靜電 放電保護(hù)裝置，也就是在以上二種情況下，都不會產(chǎn)生瞬態(tài)漏電流的現(xiàn)象發(fā)生。本發(fā)明的第三個(gè)目的是提供一種擺脫完全硅金屬化的步驟，因此在任何情況下都 不需要硅金屬化的阻斷層本項(xiàng)發(fā)明的第四個(gè)目標(biāo)是提供一種可熱插拔的靜電放電保護(hù)組件，也就是說在電 源還開著的時(shí)候，插入和拔出管腳，都不會造成漏電流，即使是在瞬態(tài)的情況下。本項(xiàng)發(fā)明的第五個(gè)目標(biāo)是提供一種靜電放電防護(hù)組件，使得從VDD到管腳在正常 工作情況下呈高阻狀態(tài)，在ESD的沖擊下可以回閃(Snapback)到低阻狀態(tài)，而同時(shí)可以保 持即使在大電流狀態(tài)下仍然是低電壓的狀態(tài)(Low Holding Voltage)，這一工作狀態(tài)類似 于雙極型二極管(BST)的工作狀況。本項(xiàng)發(fā)明的進(jìn)一步的目標(biāo)是對任意二個(gè)不同電位的端點(diǎn)提供一種靜電放電保護(hù) 組件，由于Nmos管的對稱性，其保護(hù)的任意一個(gè)端口的電位與VDD之間的保護(hù)網(wǎng)絡(luò)可以承 受高于另一端的電位，比如二個(gè)不同的電源。本項(xiàng)發(fā)明仍然可以進(jìn)一步達(dá)到更低的觸發(fā)電壓。因?yàn)楫?dāng)ESD脈沖沖擊10管腳的 時(shí)候，其Nmos管的P襯底處在懸浮狀態(tài)，有助于PNPN管在靜電放電的情況下有效的導(dǎo)通。
同理，實(shí)現(xiàn)本專利目標(biāo)的方法之一是將其第一 p+擴(kuò)散區(qū)和其基底N阱及其柵極連 接到電源VDD，第二個(gè)p+擴(kuò)散區(qū)和中間的p+注入?yún)^(qū)保持懸浮，但應(yīng)與基底內(nèi)體阻抗相耦合 到地電位或VSS結(jié)。第一個(gè)n+擴(kuò)散區(qū)因此能夠接到需要高于電源電壓而運(yùn)行的高壓管腳 (HV-pad)或 VSS 結(jié)。本項(xiàng)發(fā)明提供了一種優(yōu)異的新型ESD放電保護(hù)器件和實(shí)施方法，采用本項(xiàng)發(fā)明的 PNPN器件，或者用在從VDD到10管腳中，或者在二個(gè)不同電位的電源端上，不僅可以起到 有效的保護(hù)作用，而且由于它的P-襯底成懸浮狀態(tài)，可更有利于低觸發(fā)電壓和早開啟的特 性，從而更加有利于深毫微米(< 90nm)線的工藝。本項(xiàng)發(fā)明所附的多幅示意圖的說明如下圖一所示的是一個(gè)常用的ESD保護(hù)網(wǎng)絡(luò)，可在多個(gè)已有技術(shù)中找到。在10管腳到 VDD電源的保護(hù)元件是一個(gè)普通的Pmos管。其柵極是連接到VDD電源上，而從10管腳到 VSS則是一個(gè)柵極和源端接地的NM0S管。圖二所示的是一個(gè)已有技術(shù)(美國專利號6，353，520，Anderson等人)。其從10 管腳到VDD電源的保護(hù)組件是一個(gè)由一達(dá)林頓二極管(Darlington)串聯(lián)組成，而從10管 腳到VSS的保護(hù)是通過一個(gè)下掛串聯(lián)的NM0S管組成，該技術(shù)可以是10管腳承受高于VDD
4電壓的信號。圖三所示的是一個(gè)自偏置N-阱的技術(shù)，可同時(shí)用于靜電保護(hù)和輸入驅(qū)動的反相 器，這一已有技術(shù)可以實(shí)現(xiàn)當(dāng)10管腳高于VDD電壓時(shí)，其懸浮N-阱自動和VDD電源分離， 從而杜絕了正向偏置的PN節(jié)二極管的生成，而當(dāng)常態(tài)工作的時(shí)候，其N-阱自動和VDD電源 相連。圖四是一個(gè)線路圖，該線路是本項(xiàng)發(fā)明所建議的第一套實(shí)施方案，其中在VDD和 10管腳之間置放了一個(gè)類似于下掛串聯(lián)的NPM0S，由一個(gè)變異的PM0S和一個(gè)虛設(shè)的NM0S 組成(自此我們稱這種結(jié)構(gòu)為下掛PNPN)，從而構(gòu)成靜電放電保護(hù)電路的一部分。其第一p+ 擴(kuò)散區(qū)由N阱注入?yún)^(qū)完全包裹，其第二 p+注入?yún)^(qū)只是部分被N阱包裹；對于其虛設(shè)的NM0S 管來說其源端的第一 n+擴(kuò)散區(qū)由p+擴(kuò)散區(qū)代替而其漏端就可連接到除VDD以外的任何電 壓，因此在多晶柵極下不會形成溝道。圖五是這一推薦電路的工藝剖面圖，圖中，一對下掛串聯(lián)的NPM0S在VDD電源和10 管腳之間構(gòu)成一個(gè)獨(dú)特的靜電放電保護(hù)回路。
具體實(shí)施方案現(xiàn)在參考圖四和圖五的電路圖，在管腳24和VDD30之間有一個(gè)下掛串聯(lián)的NPM0S 管。它的第一個(gè)P+擴(kuò)散區(qū)是連到VDD30，它的第一個(gè)n+擴(kuò)散區(qū)直接連到管腳24。N阱需上 拉至VDD上以便必要地偏置.而PM0S的柵極也應(yīng)該通過一個(gè)電阻接到VDD上以使得它始 終保持關(guān)閉狀態(tài)。盡管第二 P+注入是懸浮的，事實(shí)上通過內(nèi)體電仍然短接到地或P-基底。 PNPN擊穿路徑相對很長，而將該設(shè)置啟動為回閃效能的機(jī)制并不直接，因而需要小心選擇 注入計(jì)量和工藝以調(diào)整該設(shè)置。與此相類似，二個(gè)下掛串聯(lián)的VSS-Nmos放置于10管腳24到地VSS10，第一個(gè) VSS-Nmosl2的柵極相連至VSS10，這就保證了在正常工作情況下，10管腳到VDD和VSS10處 于關(guān)聯(lián)的狀態(tài)，第二個(gè)VDD-Nmos22的柵極直接連接到VDD30，從10管腳到VSS插入了一個(gè) PN結(jié)二極管26構(gòu)成一個(gè)完整的靜電放電的網(wǎng)絡(luò)(70)。根據(jù)已有技術(shù)所知，本發(fā)明的實(shí)施方案不僅局限于此，而是可以延伸應(yīng)用于只要 是二端電位不同、需要有鉗位的保護(hù)網(wǎng)絡(luò)，比如不同的電源VDD之間或者是管腳到VDD電源 之間。
權(quán)利要求
一種靜電放電(ESD)保護(hù)設(shè)置，利用一種由P+/N-/P+/P-/N+構(gòu)成擊穿路徑的結(jié)構(gòu)，該路徑在電源VDD或VSS和IO管腳之間形成或在兩個(gè)具有相同或不同運(yùn)行電壓的不同電源之間形成。
2.權(quán)利要求1的靜電放電防護(hù)系統(tǒng)由以下構(gòu)件組成1)帶一個(gè)P-注入基底的芯片；2) 在正常N阱上的第一 p+區(qū)域；3)不完全被該N阱所包裹的第二 p+區(qū)域；4)在該基底上所 形成的第一個(gè)N阱；緊挨著該第一個(gè)N阱的第二 p+區(qū)域的一部分；5)該第一 P+區(qū)域和該 第二 P+區(qū)域之間的第一個(gè)多晶柵極；6)在第二個(gè)p+區(qū)域和第二個(gè)n+區(qū)域之間的第二個(gè) 多晶柵極；7) —個(gè)寄生的PNPN結(jié)構(gòu)有一個(gè)其第一 p+區(qū)域在源端的PM0S和一個(gè)不完全被 該N阱包裹的在漏端的第二 p+區(qū)域；8) —個(gè)虛設(shè)的其第一 n+區(qū)域在源端的NM0S和置于 漏端的該第二 n+區(qū)域；9) 一個(gè)耦合到VSS電源地的該P(yáng)+擴(kuò)散區(qū)。
3.權(quán)利要求2中的第一個(gè)PM0S的多晶柵極是實(shí)施P型溝道離子注入。
4.權(quán)利要求2中虛設(shè)NM0S的第二個(gè)柵極可以實(shí)施n溝道或p溝道的Vt注入，但不僅 僅限于此，實(shí)際上可以進(jìn)行任意能量的Vt離子注入。
5.按照權(quán)利要求3，進(jìn)一步包括將該第一柵極接到電源VDD上，第二個(gè)柵極通過導(dǎo)電路 徑或電阻或直接連接到地。
6.權(quán)利要求1中的靜電放電器件其基極是懸浮的。
7.根據(jù)權(quán)利要求1中的襯底連線是直接接到芯片的襯底的地電位上。
8.根據(jù)權(quán)利要求2所述的保護(hù)器件，處于第一個(gè)PM0S和第一個(gè)n+擴(kuò)散區(qū)中間的P+擴(kuò) 散區(qū)是通過體接觸短接到地電位。
全文摘要
本發(fā)明提出一種半導(dǎo)體集成電路(IC)工業(yè)中防靜電的一種保護(hù)網(wǎng)絡(luò)，即適合亞深毫微米工藝中耐高壓的靜電放電保護(hù)器件。更確切地說，在低壓(LV)完全硅金屬化亞深毫微米工藝中為從電源(VDD或VSS)線和IO管腳之間或兩條有著不同電位的電源線之間的靜電放電防護(hù)而設(shè)計(jì)的耐高壓靜電放電保護(hù)組件。使用傳統(tǒng)的CMOS集成電路生產(chǎn)工藝，諸如離子注入和光刻步驟，就形成了一種串聯(lián)的NPMos將Pmos源端連接到VDD電源并將串聯(lián)的Nmos漏端連接到IO管腳，一種耐高壓的靜電放電保護(hù)(HV_ESD)就此得以形成，該設(shè)置不僅保護(hù)了內(nèi)部環(huán)路，而且不受兩個(gè)節(jié)點(diǎn)上的電壓差和上電下電所產(chǎn)生的后果的干擾，并且這一設(shè)置也可用于熱插拔之需，這就意味著在電源開啟狀態(tài)下插入這樣的裝置，就不會介入任何明顯的瞬態(tài)漏電流。
文檔編號H01L23/60GK101859768SQ200910133600
公開日2010年10月13日 申請日期2009年4月13日 優(yōu)先權(quán)日2009年4月13日
發(fā)明者胡煜 申請人:蘇州芯美微電子科技有限公司