專利名稱：減小霍爾集成電路失調(diào)電壓方法及其裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體集成電路的改進(jìn)，尤其是霍爾器件。更具體 地說(shuō)，涉及到一種減小集成在集成電路中的霍爾器件失調(diào)電壓布圖設(shè) 計(jì)方法及其裝置。背景技術(shù)：
基于霍爾效應(yīng)原理工作的霍爾器件主要作為磁傳感器所使用。眾 所周知，采用硅材料制作的霍爾器件的優(yōu)勢(shì)在于，它們的制造技術(shù)與 微電子集成電路技術(shù)兼容，可以和各種保障電路(例如調(diào)整、##和 保護(hù)等電路)和信號(hào)處理電路(例如放大器、施密特觸發(fā)器、帶通濾波 器和輸出器等電路)等集成在一起構(gòu)成各種功能電路，實(shí)現(xiàn)大批量生
產(chǎn)，大幅度降低了生產(chǎn)成本；輸出信號(hào)可供計(jì)算機(jī)和各種儀器設(shè)備直 接使用，非常方便。因此霍爾集成電路作為一個(gè)重要的分支獲得了很 大的a。在過(guò)去20年，已批量生產(chǎn)的霍爾集成電路包括霍爾線性 電路、霍爾開(kāi)關(guān)電路、霍爾功率電路、霍爾微功耗電路、霍爾齒輪傳 感器電路等等，并已在磁場(chǎng)測(cè)量、物體運(yùn)動(dòng)參量(速度、轉(zhuǎn)速、位置、 位移等)的檢測(cè)、無(wú)觸點(diǎn)開(kāi)關(guān)、電流傳感等各個(gè)領(lǐng)域得到了愈來(lái)愈廣 泛的應(yīng)用。而且，據(jù)預(yù)測(cè)，在今后二十年中，它們?nèi)詫⒃谶@些應(yīng)用中 起主導(dǎo)作用，因而吸引了許多專家、學(xué)者對(duì)它們尚存的不足進(jìn)行了大 量的改進(jìn)研究。在若千改進(jìn)性研究課題中，控制和減小霍爾器件的失調(diào)電壓一直引起研究的重點(diǎn)之一。
硅材料的霍爾遷移率較小，產(chǎn)生的霍爾電壓也很微弱，因此失調(diào) 電壓是霍爾電路設(shè)計(jì)中必須盡力減小的參數(shù)。失調(diào)電壓是由于材料的 不均勻性、晶體的各向異性、表面狀態(tài)、制作上的機(jī)械誤差(例如光 刻套準(zhǔn)性)以及包封材料的壓力和半導(dǎo)體的熱不匹配等多種復(fù)雜因素 引起的。在這方面，人們也進(jìn)行了大量的研究工作，找到了許多改進(jìn) 方法，使失調(diào)電壓降低幾個(gè)數(shù)量級(jí)，其中霍爾單元的陣列狀對(duì)稱性設(shè) 計(jì)是減小失調(diào)電壓的行之有效的方法。
早期的霍爾效應(yīng)單元采用如圖1所示的單一的霍爾單元(霍爾
片、霍爾板，Hall Plate),這種單一結(jié)構(gòu)易受熱量、才幾械壓力的影 響，因此輸出的霍爾電壓會(huì)隨著溫度、大氣壓力、機(jī)械壓力的變化而 變^f不平衡?；魻栃?yīng)單元可等效為如圖2所示的一四個(gè)電阻組成的 文氏電阻橋網(wǎng)絡(luò)。圖2中的^M^失調(diào)。那么對(duì)于電壓偏置的情況，
F -5 則失調(diào)電壓為^ W 。
為了避免如上所述的單一霍爾單元的缺點(diǎn)，在許多設(shè)計(jì)中已廣泛
采用如圖3所示的對(duì)稱性四霍爾單元陣列的布圖設(shè)計(jì)。這四個(gè)并列的
霍爾單元提供了一種"物理平均"的霍爾電壓輸出。使得失調(diào)誤差、
才幾械壓力等的失配可以互相抵消，在穩(wěn)定性和失調(diào)電壓等方面有10
倍數(shù)量級(jí)的改進(jìn)。但實(shí)際上即使采用了如圖2的對(duì)稱性陣列霍爾單元
的布圖設(shè)計(jì)，仍然會(huì)有一些導(dǎo)致失調(diào)電壓的因素不可預(yù)計(jì)和控制。圖
3中的箭頭方向代表電流方向。如圖4為采用雙杉UBipolar)工藝實(shí)
現(xiàn)的四霍爾單元陣列和其外圍電路(僅給出了 一個(gè)NPN晶體管)的剖面圖。
發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是克服上述現(xiàn)有技術(shù)中所存在的缺 陷，采用簡(jiǎn)單的設(shè)計(jì)原理，提供一種霍爾單元圖形匹配性、對(duì)稱性、 一致性更好，并受霍爾器件周圍的其它器件影響更小的霍爾輸出電壓 失調(diào)更小的布圖設(shè)計(jì)方法及其裝置。
本發(fā)明采用了下列技術(shù)方案解決了其技術(shù)問(wèn)題 一種減小霍爾集 成電路失調(diào)電壓方法，其特征在于是將霍爾單元陣列位于芯片的中心 部分，其他為霍爾單元服務(wù)的電路器件置于霍爾單元陣列的周圍，并 將霍爾單元陣列中的霍爾單元并聯(lián)聯(lián)接，每個(gè)霍爾單元的周邊被重?fù)?雜所形成的隔離帶和外延層所包圍■>
根據(jù)上述的減小霍爾集成電路失調(diào)電壓方法所涉及的裝置，包括 一半導(dǎo)體P型基層襯底，以及在半導(dǎo)體P型基層襯底上生長(zhǎng)輕摻雜的 半導(dǎo)體N型外延層。在半導(dǎo)體N型外延層上還置有被重?fù)诫s的半導(dǎo)體 P型隔離帶，該隔離帶將半導(dǎo)體N型外延層分割成至少三塊孤立的霍 爾單元，且霍爾單元呈中心對(duì)稱排列的陣列，各霍爾單元之間并聯(lián)聯(lián) 接。
本發(fā)明的特點(diǎn)是通過(guò)使霍爾單元陣列的位于芯片的中心部分，其 它為霍爾單元服務(wù)的電路器件(如霍爾電壓放大器)位于霍爾單元的 周圍的布圖方式，從而使得霍爾器件受芯片邊緣的應(yīng)力和壓力等的影 響趨于一致。
本發(fā)明的第二個(gè)特點(diǎn)是霍爾器件由四個(gè)完全一樣的并聯(lián)聯(lián)接單元組成，每個(gè)霍爾單元的四周被重?fù)诫s隔離帶和4交寬的外延層(虛擬
外延島dummy isolation-land)所包圍。這主要有兩方面的好處， 一是霍爾單元和周圍的其它器件隔離開(kāi)來(lái)，使得霍爾單元失調(diào)電壓受 霍爾單元周圍的其它器件影響更小，這種影響也包括霍爾單元之間的 直相影響；另一個(gè)好處是使霍爾單元受制造工藝的偏差的影響趨于一 致，匹配性更好。
本發(fā)明所述的方法及其裝置，使得制備出來(lái)的霍爾單元圖形匹配 性、對(duì)稱性、 一致性更好，霍爾輸出電壓失調(diào)更小。

圖1是現(xiàn)有技術(shù)中的霍爾單元結(jié)構(gòu)示意圖2是圖1中霍爾效應(yīng)單元的等效電路閨3是現(xiàn)有技術(shù)中另 一種對(duì)稱性四霍爾單元陣列的結(jié)構(gòu)示意圖4為采用雙極(Bipolar)工藝實(shí)現(xiàn)的四霍爾單元陣列和其外圍 電路(僅給出了一個(gè)NPN晶體管)的剖面圖； ,圖5是本發(fā)明第一實(shí)施例的霍爾單元陣列的結(jié)構(gòu)示意圖6是圖5中A - A向剖禍L放大困7是圖5中是霍爾單元的連接方式示意圖8是本發(fā)明第二實(shí)施例的霍爾單元陣列的結(jié)構(gòu)及其連接方式 示意圖9是本發(fā)明第三實(shí)施例的的霍爾單元陣列的結(jié)構(gòu)及其連接方 式示意圖IO是本發(fā)明第四實(shí)施例的霍爾單元陣列的結(jié)構(gòu)及其連接方式示意圖。
圖中各序號(hào)分別表示為 1 -半導(dǎo)體p型基層襯底 2 -輕摻雜的半導(dǎo)體N型外延層
3-被重?fù)诫s的半導(dǎo)體P型隔離帶4 -霍爾單元
5-其他電路器件。 6 -霍爾單元上的接線孔
7 -霍爾單元周邊的缺口
具體實(shí)施方式
以下結(jié)合實(shí)施例以及附圖對(duì)本發(fā)明作進(jìn)一步的描述。
參照?qǐng)D5、圖6和圖7，本發(fā)明所迷的一種減小霍爾集成電路失 調(diào)電壓方法是將霍爾單元陣列位于芯片的中心部分，其他為霍爾單元 服務(wù)的電路器件置于霍爾單元陣列的周圍，并將霍爾單元陣列中的霍 爾單元并聯(lián)聯(lián)接，每個(gè)霍爾單元的周邊被重?fù)诫s所形成的隔離帶和外 延層所包圍。
上述的減小霍爾集成電路失調(diào)電壓方法所涉及的裝置，包括一半 導(dǎo)體P型基層襯底1，以及在半導(dǎo)體P型基層襯底1上生長(zhǎng)輕摻雜的 半導(dǎo)體N型外延層2。在半導(dǎo)體N型外延層2上還置有被重?fù)诫s的半 導(dǎo)體p型隔離帶3,該隔離帶3將半導(dǎo)體N型外延層2分割成至少三 塊孤立的霍爾單元4，且霍爾單元4呈中心對(duì)稱排列的陣列，各霍爾 單元4之間并聯(lián)聯(lián)接。另外，所述的霍爾單元4的周邊還被外延層2 所包圍。
本發(fā)明所述的霍爾單元4的周邊置有其他為霍爾單元4服務(wù)的電 路器件5。本發(fā)明所述的霍爾單元4形狀為平面幾何形狀，具體可以是矩形 或平行四邊形或三角形或扇形或圓形。 第一實(shí)施例
圖6給出了圖5的沿A-A向的剖面圖。圖中數(shù)字相同的代表相同 的區(qū)域。在半導(dǎo)體P型基層襯底1生長(zhǎng)輕摻雜的N型外延層2，該外 延層2被重?fù)诫s的P型隔離帶3間隔為一個(gè)個(gè)孤立的外延島即霍爾單 元4。四個(gè)完全一樣且并聯(lián)聯(lián)接的霍爾單元4形成霍爾敏感器件且位 于芯片的中部(圖5)。
第二實(shí)施例
圖8給出了第二實(shí)施例霍爾單元4的布圖設(shè)計(jì)方法和連接方式， 與第一實(shí)施例相比，其中霍爾單元4設(shè)置旋轉(zhuǎn)了 45度角，圖中沒(méi)有 畫(huà)出較寬的外延層2以及隔離帶3。
第三實(shí)施例
困9給出了第三實(shí)施例霍爾單元4的布圖設(shè)計(jì)方法和連接方式， 和第二實(shí)施例相比，僅由三個(gè)霍爾單元4組成，并且霍爾單元4呈平 行四邊形中心對(duì)稱均衡設(shè)置，圖中沒(méi)有畫(huà)出較寬的外延層2以及隔離 帶3。
第四實(shí)施例
圖10給出了第四實(shí)施例霍爾單元4的布圖設(shè)計(jì)方法和連接方式， 和第一實(shí)施例相比，每個(gè)霍爾單元4的周邊上挖掉了半圓形缺口 7， 這樣，可使霍爾單元4的其性能更趨于均衡。圖中沒(méi)有畫(huà)出較寬的外 延層2以及隔離帶3。
權(quán)利要求
1、一種減小霍爾集成電路失調(diào)電壓方法，其特征在于將霍爾單元陣列位于芯片的中心部分，其他為霍爾單元服務(wù)的電路器件置于霍爾單元陣列的周圍，并將霍爾單元陣列中的霍爾單元并聯(lián)聯(lián)接，每個(gè)霍爾單元的周邊被重?fù)诫s所形成的隔離帶和外延層所包圍。
2、 根據(jù)權(quán)利要求1所述的減小霍爾集成電路失調(diào)電壓方法所涉 及的裝置，包括一半導(dǎo)體P型基層襯底，以及在半導(dǎo)體P型基層襯底 上生長(zhǎng)輕摻雜的半導(dǎo)體N型外延層，其特征在于在半導(dǎo)體N型外延 層上還置有被重?fù)诫s的半導(dǎo)體P型隔離帶，該隔離帶將半導(dǎo)體N型外 延層分割成至少三塊孤立的霍爾單元，且霍爾單元呈中心對(duì)稱排列的 陣列，各霍爾單元之間并聯(lián)聯(lián)接。
3、 根椐權(quán)利要求2所述的減小霍爾集成電路失調(diào)電壓方法所涉 及的裝置，其特征在于所述的霍爾單元的周邊還被外延層所包圍。
4、 根據(jù)權(quán)利要求2所述的減小霍爾集成電路失調(diào)電壓方法所涉 及的裝置，其特征在于所述的霍爾單元的周邊置有其他為霍爾單元 服務(wù)的電路器件。
5、 根據(jù)權(quán)利要求2所述的減小霍爾集成電路失調(diào)電壓方法所涉 及的裝置，其特征在于所述的霍爾單元形狀為平面幾何形狀。
6、 根據(jù)權(quán)利要求5所述的減小霍爾集成電路失調(diào)電壓方法所涉 及的裝置，其特征在于所述的霍爾單元為矩形或平行四邊形或三角 形或扇形或圃形。
7、根據(jù)權(quán)利要求2所迷的減小霍爾集成電路失調(diào)電壓方法所涉 及的裝置，其特征在于所述的霍爾單元的周邊還置有能使其性能趨 于均衡的缺口。
全文摘要
一種減小霍爾集成電路失調(diào)電壓方法，是將霍爾單元陣列位于芯片中心部分，其他為霍爾單元服務(wù)的電路器件置于霍爾單元陣列的周圍，并將霍爾單元并聯(lián)聯(lián)接，每個(gè)霍爾單元周邊被重?fù)诫s所形成的隔離帶和外延層所包圍。所涉及的裝置包括一半導(dǎo)體P型基層襯底，以及在半導(dǎo)體P型基層襯底上生長(zhǎng)輕摻雜的半導(dǎo)體N型外延層。在半導(dǎo)體N型外延層上還置有被重?fù)诫s的半導(dǎo)體P型隔離帶，該隔離帶將半導(dǎo)體N型外延層分割成至少三塊孤立的霍爾單元，且霍爾單元呈中心對(duì)稱排列的陣列。本發(fā)明可使得霍爾器件受芯片邊緣的應(yīng)力和壓力等的影響趨于一致，使得霍爾單元失調(diào)電壓受霍爾單元周圍的其它器件影響更小，并使霍爾單元受制造工藝的偏差影響趨于一致，匹配性更好。
文檔編號(hào)H01L27/22GK101290946SQ20071003967
公開(kāi)日2008年10月22日 申請(qǐng)日期2007年4月19日 優(yōu)先權(quán)日2007年4月19日
發(fā)明者慧 管, 俊 陳 申請(qǐng)人:上海鉅勝微電子有限公司