專利名稱：半導(dǎo)體集成電路及其設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種與時(shí)鐘信號(hào)同步操作的半導(dǎo)體集成電路以及設(shè)計(jì)這種半導(dǎo)體集成電路的方法。
背景技術(shù)：
的說明在大多數(shù)情況下，包括邏輯電路的半導(dǎo)體集成電路與外部輸送的時(shí)鐘信號(hào)或在外部輸送信號(hào)的基礎(chǔ)上內(nèi)部地產(chǎn)生的時(shí)鐘信號(hào)同步地工作。通常，該半導(dǎo)體集成電路包括多個(gè)觸發(fā)器和在輸送的時(shí)鐘信號(hào)基礎(chǔ)上產(chǎn)生要輸送給每個(gè)觸發(fā)器的時(shí)鐘信號(hào)的電路(下面將這種電路稱為“時(shí)鐘電路”)。為了允許該半導(dǎo)體集成電路準(zhǔn)確地工作，必須給每個(gè)觸發(fā)器輸送適當(dāng)?shù)臅r(shí)鐘信號(hào)。此外，為了減少半導(dǎo)體集成電路的功耗，停止向不應(yīng)該工作的時(shí)鐘電路輸送時(shí)鐘信號(hào)是有效的。相應(yīng)地，如何構(gòu)成時(shí)鐘電路和如何輸送時(shí)鐘信號(hào)被認(rèn)為是設(shè)計(jì)半導(dǎo)體集成電路的關(guān)鍵。
一般情況下，時(shí)鐘電路的分析集中在時(shí)鐘電路的部分，如時(shí)鐘信號(hào)流經(jīng)的路徑(以下稱為“時(shí)鐘路徑”)和時(shí)鐘路徑上存在的邏輯單元，并分析包括這些部分的電路樹。這個(gè)時(shí)鐘樹分析例如計(jì)算輸送時(shí)鐘信號(hào)到達(dá)觸發(fā)器所需的時(shí)間周期。之后，為了使時(shí)鐘失真(輸送的時(shí)鐘信號(hào)到達(dá)觸發(fā)器所需的時(shí)間周期之間的差)小于預(yù)定容限，例如，在時(shí)鐘樹分析結(jié)果的基礎(chǔ)上進(jìn)行用于向/從時(shí)鐘電路添加或刪除緩沖器等以及修改布圖結(jié)果的工藝。
用于在半導(dǎo)體集成電路內(nèi)輸送時(shí)鐘信號(hào)的各種類型的常規(guī)方法都是公知的。在這些常規(guī)方法當(dāng)中，與本發(fā)明相似的技術(shù)例如在日本專利特許公開公報(bào)No.62-190747、4-284020、2000-68380中公開了。具體而言，日本專利特許公開公報(bào)No.62-190747公開了一種全閃爍型A/D轉(zhuǎn)換器，其中一位比較器交替地上下布置。日本專利特許公開公報(bào)No.4-284020公開了一種具有可變閾值電壓的反相器。日本專利特許公開公報(bào)No.2000-68380公開了時(shí)鐘信號(hào)經(jīng)多個(gè)布線層的底部運(yùn)行。
然而，隨著可在較低電壓下工作的更細(xì)小尺寸半導(dǎo)體集成電路的制造的發(fā)展，在半導(dǎo)體集成電路內(nèi)輸送時(shí)鐘信號(hào)所需的技術(shù)等級(jí)變得比以前高了。例如，更精細(xì)制造技術(shù)的發(fā)展已經(jīng)縮減了形成時(shí)鐘電路中所包含的邏輯單元的晶體管的尺寸。因而，與常規(guī)時(shí)鐘電路相比，時(shí)鐘電路的延遲時(shí)間趨于更容易受到制造可變性的影響。此外，更精細(xì)制造技術(shù)的發(fā)展已經(jīng)增加了時(shí)鐘電路的集成規(guī)模，因此進(jìn)行時(shí)鐘樹分析或改變時(shí)鐘電路的設(shè)計(jì)所需要的時(shí)間比以前更長了。此外，隨著可在較低電壓工作的更精細(xì)尺寸電路的制造的發(fā)展，時(shí)鐘電路的集成規(guī)模變得更大，而時(shí)鐘電路的延遲時(shí)間在時(shí)鐘電路中包含的邏輯單元的每個(gè)級(jí)中減少了。因而，在設(shè)計(jì)時(shí)鐘電路時(shí)，需要設(shè)定比常規(guī)所需余量更合適的設(shè)計(jì)余量。近年來，還存在一種考慮到由于隨時(shí)間退化造成的延遲時(shí)間變化而設(shè)計(jì)的電路。然而，時(shí)鐘信號(hào)是最頻繁改變的信號(hào)之一，因此需要在已經(jīng)正確評(píng)估由于隨時(shí)間變化而退化造成的時(shí)鐘信號(hào)的延遲時(shí)間變化之后設(shè)計(jì)半導(dǎo)體集成電路。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種在輸送時(shí)鐘信號(hào)上比常規(guī)半導(dǎo)體集成電路有利的半導(dǎo)體集成電路以及設(shè)計(jì)這種半導(dǎo)體集成電路的方法。
本發(fā)明具有以下特征以實(shí)現(xiàn)上述目的。
本發(fā)明的第一方案涉及一種半導(dǎo)體集成電路，在該半導(dǎo)體集成電路中，在時(shí)鐘電路中包含的邏輯單元由統(tǒng)一尺寸的晶體管形成。此外，在時(shí)鐘電路中包含的邏輯單元可以由每個(gè)具有均勻矩形形狀擴(kuò)散區(qū)的晶體管形成。
本發(fā)明的第二方案涉及一種半導(dǎo)體集成電路設(shè)計(jì)方法，在該方法中，使用具有規(guī)定特性的邏輯單元設(shè)計(jì)電路模塊中的時(shí)鐘電路，以便使其在第一工作條件下工作，并且用具有另一規(guī)定特性的邏輯單元替換該時(shí)鐘單元中包含的邏輯單元，從而設(shè)計(jì)的半導(dǎo)體集成電路包括在替換邏輯單元之后的電路模塊，并且在第二工作條件下工作。在這種情況下，替換之前和之后的邏輯單元在輸入電容、單元-比(cell-specific)延遲和驅(qū)動(dòng)能力上是彼此相等的。工作條件與閾值電壓、電源電壓等有關(guān)。
本發(fā)明的第三方案涉及一種半導(dǎo)體集成電路設(shè)計(jì)方法，在該方法中，基于在時(shí)鐘信號(hào)的服務(wù)壽命中的觸發(fā)器數(shù)量獲得每個(gè)時(shí)鐘信號(hào)在服務(wù)壽命終止時(shí)的延遲變化量，獲得了要輸送給兩個(gè)存儲(chǔ)單元的時(shí)鐘信號(hào)之間的延遲變化量的差異，并根據(jù)兩個(gè)存儲(chǔ)單元之間的定時(shí)限制進(jìn)行電路定時(shí)調(diào)節(jié)，其中在該定時(shí)限制中，獲得的差異已經(jīng)設(shè)定為設(shè)計(jì)余量。
本發(fā)明的第四方案涉及一種半導(dǎo)體集成電路，其包括觸發(fā)計(jì)數(shù)電路，用于計(jì)算要輸送給每個(gè)電路模塊的時(shí)鐘信號(hào)的觸發(fā)數(shù)量；和用于輸出計(jì)算的觸發(fā)數(shù)量的觸發(fā)計(jì)數(shù)輸出電路。
本發(fā)明的第五方案涉及一種半導(dǎo)體集成電路，其包括觸發(fā)計(jì)數(shù)電路，用于計(jì)算要輸送給每個(gè)電路模塊的時(shí)鐘信號(hào)的觸發(fā)數(shù)量；和觸發(fā)調(diào)節(jié)電路，用于向電路模塊輸送調(diào)節(jié)時(shí)鐘信號(hào)，其中該電路模塊被輸送了觸發(fā)數(shù)量相對(duì)低的時(shí)鐘信號(hào)。
本發(fā)明的第六方案涉及一種半導(dǎo)體集成電路設(shè)計(jì)方法，在該方法中，指定一種應(yīng)該存在一個(gè)時(shí)鐘路徑上的邏輯單元，并且確定存在該時(shí)鐘路徑上的邏輯單元是否為指定的類型。此外，可以為不應(yīng)該存在該時(shí)鐘路徑上的每個(gè)相應(yīng)類型的邏輯單元指定一種應(yīng)該存在該時(shí)鐘路徑上的邏輯單元。然后，在確定結(jié)果基礎(chǔ)上，可以使用應(yīng)該存在該時(shí)鐘路徑上且其類型對(duì)應(yīng)不應(yīng)該但存在該時(shí)鐘路徑上的邏輯單元的類型的邏輯單元，替換不應(yīng)該但存在該時(shí)鐘路徑上的邏輯單元。
本發(fā)明的第七方案涉及一種半導(dǎo)體集成電路設(shè)計(jì)方法，在該方法中，獲得每個(gè)時(shí)鐘路徑的規(guī)定特性，和根據(jù)兩個(gè)存儲(chǔ)單元之間的定時(shí)限制進(jìn)行電路定時(shí)調(diào)整，在該定時(shí)限制中，已經(jīng)基于兩個(gè)時(shí)鐘路徑的特性設(shè)置設(shè)計(jì)余量?；诶缭趦蓚€(gè)時(shí)鐘路徑之間的邏輯單元的級(jí)數(shù)的差異、兩個(gè)時(shí)鐘路徑之間的每種類型的邏輯單元的數(shù)量的差異或者存在于兩個(gè)時(shí)鐘路徑上的布線導(dǎo)體的類型和延遲時(shí)間獲得該設(shè)計(jì)余量。
根據(jù)第一方案，可以提供一種半導(dǎo)體集成電路，在該半導(dǎo)體集成電路中，即使存在制造可變性，也不可能發(fā)生定時(shí)錯(cuò)誤。當(dāng)在時(shí)鐘電路中包括的邏輯單元由每個(gè)具有均勻矩形形狀擴(kuò)散區(qū)的晶體管形成時(shí)，第一方案的效果特別明顯。
根據(jù)第二方案，即使電路模塊的工作條件不同于包括該電路模塊的半導(dǎo)體集成電路的工作條件，也可以使時(shí)鐘信號(hào)的閾值電壓大小或供給電壓大小相等，而不用在已經(jīng)給其安裝電路模塊之后重新調(diào)整時(shí)鐘信號(hào)的失真。
根據(jù)第三方案，可以比常規(guī)方法更準(zhǔn)確地設(shè)置設(shè)計(jì)余量。因此，可以使電路尺寸減小到小于常規(guī)所需電路尺寸，同時(shí)考慮了由于晶體管隨時(shí)間退化造成的時(shí)鐘信號(hào)的延遲時(shí)間變化。
根據(jù)第四方案，通過獲得要輸送給每個(gè)電路模塊的時(shí)鐘信號(hào)的觸發(fā)數(shù)量，與邏輯模擬等相比，可以以高精確度在短時(shí)間內(nèi)獲得在實(shí)際工作環(huán)境下的時(shí)鐘信號(hào)改變的概率。因此，可以通過更準(zhǔn)確地考慮由于晶體管隨時(shí)間退化造成的時(shí)鐘信號(hào)的延遲時(shí)間變化而重新設(shè)計(jì)半導(dǎo)體集成電路，在該半導(dǎo)體集成電路中不可能發(fā)生定時(shí)錯(cuò)誤。
根據(jù)第五方案，甚至在半導(dǎo)體集成電路安裝到系統(tǒng)中之后，通過調(diào)節(jié)每個(gè)時(shí)鐘信號(hào)的觸發(fā)數(shù)量，仍然可以防止輸送隨彼此頻率不同而改變的時(shí)鐘信號(hào)。一旦輸送了這種時(shí)鐘信號(hào)，隨時(shí)間的退化程度在晶體管之間可能變得不同，因此發(fā)生定時(shí)錯(cuò)誤，導(dǎo)致半導(dǎo)體集成電路的較短的服務(wù)壽命。
根據(jù)第六方案，可以很容易地檢驗(yàn)存在于時(shí)鐘路徑上的邏輯單元具有特殊特性(例如，它們可以抵制工藝變化)。此外，通過為不應(yīng)該但確實(shí)存在時(shí)鐘路徑上的每個(gè)相應(yīng)類型的邏輯單元指定一種應(yīng)該存在時(shí)鐘路徑上的邏輯單元，并用不應(yīng)該但確實(shí)存在于時(shí)鐘路徑上的邏輯單元代替該指定類型的邏輯單元，可以改變時(shí)鐘電路，以便只有具有特殊特性的邏輯單元存在時(shí)鐘路徑上。
根據(jù)第七方案，即使時(shí)鐘路徑之間的邏輯單元的級(jí)數(shù)不同，也可以根據(jù)時(shí)鐘路徑之間的結(jié)構(gòu)的差異而準(zhǔn)確地設(shè)置設(shè)計(jì)余量，由此可以將電路尺寸減小到小于常規(guī)所需電路尺寸。
通過下面結(jié)合附圖對(duì)本發(fā)明更詳細(xì)的說明，使本發(fā)明的這些和其它目的、特征、方案和優(yōu)點(diǎn)更明顯。
附圖簡述

圖1是表示根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)的示意圖；圖2表示晶體管的布圖；圖3A是表示觸發(fā)器的設(shè)置余量的示意圖；圖3B是表示觸發(fā)器的保持余量的示意圖；圖4A和4B是用于解釋由根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路所實(shí)現(xiàn)的效果的曲線；圖5A-5C是用于解釋由根據(jù)本發(fā)明第一實(shí)施例的變型的半導(dǎo)體集成電路實(shí)現(xiàn)的效果的示意圖；圖6是表示利用根據(jù)本發(fā)明第二實(shí)施例的設(shè)計(jì)半導(dǎo)體集成電路的方法設(shè)計(jì)的半導(dǎo)體集成電路的結(jié)構(gòu)的示意圖；圖7是表示根據(jù)本發(fā)明第二實(shí)施例的設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖；圖8是表示根據(jù)本發(fā)明第三實(shí)施例的設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖；圖9是表示利用根據(jù)本發(fā)明第三實(shí)施例的設(shè)計(jì)半導(dǎo)體集成電路的方法設(shè)計(jì)的時(shí)鐘電路的示意圖；
圖10是表示觸發(fā)數(shù)量和晶體管中的延遲時(shí)間的變化之間的關(guān)系的曲線；圖11是表示根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)圖；圖12是表示根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路的另一結(jié)構(gòu)圖；圖13是表示根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)圖；圖14是表示根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路的觸發(fā)調(diào)節(jié)電路的詳細(xì)結(jié)構(gòu)圖；圖15是表示在根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路的觸發(fā)調(diào)節(jié)電路中包括的選擇器的I/O關(guān)系的表；圖16是表示根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路的示例性用途的示意圖；圖17是表示根據(jù)本發(fā)明第六實(shí)施例的設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖；圖18是表示根據(jù)本發(fā)明第六實(shí)施例的變型的設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖；圖19是表示根據(jù)本發(fā)明第七實(shí)施例的設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖；圖20是表示利用根據(jù)本發(fā)明第七實(shí)施例的設(shè)計(jì)半導(dǎo)體集成電路的方法設(shè)計(jì)的時(shí)鐘電路的示意圖；圖21是表示根據(jù)本發(fā)明第七實(shí)施例的第二變型的設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖；和圖22是表示利用根據(jù)本發(fā)明第七實(shí)施例的第二變型的設(shè)計(jì)半導(dǎo)體集成電路的方法設(shè)計(jì)的時(shí)鐘電路的示意圖。
最佳實(shí)施例的說明下面將參照附圖介紹本發(fā)明的第一到第七實(shí)施例。為了易于理解本發(fā)明，考慮到基本電路對(duì)理解本發(fā)明是很重要的，在被包含于半導(dǎo)體集成電路中的所有電路當(dāng)中，只關(guān)于一些基本電路介紹每個(gè)實(shí)施例。
(第一實(shí)施例)關(guān)于半導(dǎo)體集成電路介紹本發(fā)明的第一實(shí)施例，其中時(shí)鐘電路中包含的邏輯單元由統(tǒng)一尺寸的晶體管形成。圖1是表示根據(jù)本實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)的示意圖。圖1中所示的半導(dǎo)體集成電路包括第一時(shí)鐘電路11、第二時(shí)鐘電路12、第一觸發(fā)器13、組合電路14、和第二觸發(fā)器15。第一和第二觸發(fā)器13和15的每個(gè)與輸送的時(shí)鐘信號(hào)CK同步工作。具體而言，第一時(shí)鐘電路11在時(shí)鐘信號(hào)CK基礎(chǔ)上產(chǎn)生第一時(shí)鐘信號(hào)CK1，第一觸發(fā)器13與第一時(shí)鐘信號(hào)CK1同步地工作。第二時(shí)鐘電路12和第二觸發(fā)器15分別與第一時(shí)鐘電路11和第一觸發(fā)器13相似地操作。組合電路14在儲(chǔ)存在第一觸發(fā)器13中的值和儲(chǔ)存在圖1中未示出的觸發(fā)器中的值的基礎(chǔ)上產(chǎn)生要輸送給第二觸發(fā)器15的數(shù)據(jù)輸入信號(hào)。
包含在半導(dǎo)體集成電路中的每個(gè)電路包括一個(gè)或多個(gè)邏輯單元，每個(gè)邏輯單元由一個(gè)或多個(gè)晶體管形成。圖2示出了晶體管的布圖。從圖2中所示的布圖看出，晶體管形成在擴(kuò)散區(qū)21和多晶硅區(qū)22彼此重疊的位置上。晶體管的特性由例如擴(kuò)散區(qū)21和多晶硅區(qū)22彼此重疊的區(qū)域的尺寸(即溝道寬度W和溝道長度L)確定。
如圖1所示，第一時(shí)鐘電路11包括邏輯單元16，第二時(shí)鐘電路12包括邏輯單元17。根據(jù)本實(shí)施例的半導(dǎo)體集成電路的特征在于分別包含在第一和第二時(shí)鐘電路11和12中的邏輯單元16和17由具有統(tǒng)一尺寸的晶體管形成。通常，邏輯單元16和17由具有統(tǒng)一溝道寬度W的晶體管形成，但是晶體管可具有統(tǒng)一溝道寬度W和統(tǒng)一溝道長度L。
下面所述的是由根據(jù)本實(shí)施例的半導(dǎo)體集成電路實(shí)現(xiàn)的效果，其中包含在第一和第二時(shí)鐘電路11和12中的邏輯單元16和17由具有統(tǒng)一溝道寬度W的晶體管形成。在圖1中，時(shí)鐘信號(hào)CK的周期為T，第一時(shí)鐘電路11的延遲時(shí)間為t1，第二時(shí)鐘電路12的延遲時(shí)間為t2，則組合電路14的延遲時(shí)間以及時(shí)鐘信號(hào)的輸入端和數(shù)據(jù)輸出信號(hào)的輸出端之間的第一觸發(fā)器13的延遲時(shí)間的總和為td，并且第二觸發(fā)器15的建立時(shí)間和保持時(shí)間分別為ts和th。在這種情況下，為了使第二觸發(fā)器15與第二時(shí)鐘信號(hào)CK2同步地正常操作，分別在下列等式(1)和(2)中所示的建立余量Ms和保持余量Mh各要求是等于或大于規(guī)定值的正值(見圖3A和3B)。
Ms＝(t2-t1)+T-td-ts…… (1)Mh＝(t1-t2)+td-th…… (2)關(guān)于包含在半導(dǎo)體集成電路中的晶體管，溝道寬度W的變化量和延遲時(shí)間的變化量之間的關(guān)系示于圖4A和4B中。圖4A是表示包含在常規(guī)半導(dǎo)體集成電路中的晶體管的這種關(guān)系的曲線，而圖4B是表示包含在根據(jù)本實(shí)施例的半導(dǎo)體集成電路中的晶體管的這種關(guān)系的曲線。
現(xiàn)在考慮使用常規(guī)技術(shù)設(shè)計(jì)和制造具有圖1所示結(jié)構(gòu)的半導(dǎo)體集成電路的情況。在以常規(guī)技術(shù)為基礎(chǔ)的半導(dǎo)體集成電路中，包含在時(shí)鐘電路中的邏輯單元由不具有統(tǒng)一溝道寬度W的晶體管形成。形成包含在時(shí)鐘電路11中的邏輯單元16的晶體管的溝道寬度的設(shè)計(jì)值為W1，形成包含在時(shí)鐘電路12中的邏輯單元17的晶體管的溝道寬度的設(shè)計(jì)值為W2。在這種情況下，假設(shè)W1大于W2。而且，在制造的半導(dǎo)體集成電路中，假設(shè)每個(gè)晶體管的溝道寬度由于制造可變性而相對(duì)于設(shè)計(jì)值變化ΔW。在這種情況下，包含于第一時(shí)鐘電路11中的邏輯單元16的制造的晶體管的溝道寬度為(W1+ΔW)，而包含于第二時(shí)鐘電路12中的邏輯單元17的制造的晶體管的溝道寬度為(W2+ΔW)。如果W1大于W2，則由于制造可變性，包含在邏輯單元17中的晶體管的溝道寬度的變化程度大于包含在邏輯單元16中的晶體管的溝道寬度的變化程度。
相應(yīng)地，在以常規(guī)技術(shù)為基礎(chǔ)的半導(dǎo)體集成電路中，如果存在制造可變性，則第二時(shí)鐘電路12的延遲時(shí)間t2的變化大于第一時(shí)鐘電路11的延遲時(shí)間t1的變化(見圖4A)。相應(yīng)地，如果溝道寬度的實(shí)際測(cè)量值大于設(shè)計(jì)值(即如果ΔW為正值)，則第二時(shí)鐘電路12的延遲時(shí)間t2的降低大于第一時(shí)鐘電路11的延遲時(shí)間t1的降低。因此，上述關(guān)系式(1)中的值(t2-t1)減小，導(dǎo)致第二觸發(fā)器15中的建立余量不足。另一方面，如果實(shí)際溝道寬度小于設(shè)計(jì)值(即如果ΔW為負(fù)值)，第二時(shí)鐘電路12的延遲時(shí)間t2的增加大于第一時(shí)鐘電路11的延遲時(shí)間t1的增加。相應(yīng)地，上述關(guān)系式(2)中的值(t1-t2)減小，導(dǎo)致第二觸發(fā)器15中的保持余量不足。通過這種方式，如果包含于時(shí)鐘電路中的邏輯單元由不具有統(tǒng)一溝道寬度的晶體管形成，則很容易在第二觸發(fā)器15中發(fā)生由于制造可變性造成的定時(shí)錯(cuò)誤。
另一方面，在根據(jù)本實(shí)施例的半導(dǎo)體集成電路中，包含于時(shí)鐘電路中的邏輯單元由具有統(tǒng)一溝道寬度W的晶體管形成。即，形成包含于第一時(shí)鐘電路11中的邏輯單元16的晶體管的溝道寬度的設(shè)計(jì)值W1總是等于形成包含于第二時(shí)鐘電路12中的邏輯單元17的晶體管的溝道寬度的設(shè)計(jì)值W2。因而，即使存在制造可變性，第一時(shí)鐘電路11的延遲時(shí)間t1和第二時(shí)鐘電路12的延遲時(shí)間t2增加或減小相同的時(shí)間量(見圖4B)。因而，即使存在制造可變性，上述關(guān)系式(1)中的值(t2-t1)和上述關(guān)系式(2)中的值(t1-t2)不偏離設(shè)計(jì)值，因此在第二觸發(fā)器15中不可能發(fā)生定時(shí)錯(cuò)誤。
因此，本實(shí)施例能提供一種即使存在制造可變性也不可能發(fā)生定時(shí)錯(cuò)誤的半導(dǎo)體集成電路。相同的效果可以由這樣的半導(dǎo)體集成電路實(shí)現(xiàn)，在該半導(dǎo)體集成電路中，包含于時(shí)鐘電路中的邏輯單元由具有統(tǒng)一溝道寬度W和統(tǒng)一溝道長度L的晶體管形成。
對(duì)根據(jù)本實(shí)施例，半導(dǎo)體集成電路可引入下列變型。根據(jù)本實(shí)施例的變型的半導(dǎo)體集成電路的特征在于包含于時(shí)鐘電路中的邏輯單元由統(tǒng)一尺寸且同時(shí)具有均勻矩形形狀擴(kuò)散區(qū)23的晶體管形成(見圖5A)。
下面參照?qǐng)D5A-5C介紹根據(jù)本變型的半導(dǎo)體集成電路的效果。
圖5B示出了具有非矩形形狀擴(kuò)散區(qū)24的晶體管的布圖。如果制造包括圖5B所示晶體管的半導(dǎo)體集成電路，如圖5C所示，在假設(shè)不形成擴(kuò)散區(qū)的區(qū)域中，在擴(kuò)散區(qū)24的凹點(diǎn)P周圍形成不希望的擴(kuò)散區(qū)25(顯示為陰影線區(qū)域)(注意頂點(diǎn)P周圍360度中的270度構(gòu)成擴(kuò)散區(qū)24)。不希望的擴(kuò)散區(qū)25可能影響該晶體管的溝道寬度W，這取決于其尺寸和形狀，由此影響包括該晶體管的電路的延遲時(shí)間。
因而，例如，在包含于第一時(shí)鐘電路11中的邏輯單元16由具有矩形形狀擴(kuò)散區(qū)23的晶體管形成(見圖5A)和包含于第二時(shí)鐘電路12中的邏輯單元17由具有凹點(diǎn)P的擴(kuò)散區(qū)24的晶體管形成(見圖5B)的情況下，在制造工藝期間形成的不希望的擴(kuò)散區(qū)25(見圖5C)可能影響半導(dǎo)體集成電路，使得第一時(shí)鐘電路11的延遲時(shí)間t1和第二時(shí)鐘電路12的延遲時(shí)間t2與設(shè)計(jì)值不同。因而，在第一時(shí)鐘電路11的延遲時(shí)間t1和第二時(shí)鐘電路12的延遲時(shí)間t2之間不滿足所需暫時(shí)關(guān)系，因此在第二觸發(fā)器15中可能發(fā)生定時(shí)錯(cuò)誤等。
另一方面，在根據(jù)本變型的半導(dǎo)體集成電路中，包含于時(shí)鐘電路中的邏輯單元由具有均勻矩形形狀擴(kuò)散區(qū)23形成(見圖5A)。具有這種特性的擴(kuò)散區(qū)不具有如圖5C所示的凹點(diǎn)P，在凹點(diǎn)P周圍不形成不希望的擴(kuò)散區(qū)25。相應(yīng)地，即使存在制造可變性，第一時(shí)鐘電路11的延遲時(shí)間t1和第二時(shí)鐘電路12的延遲時(shí)間t2增加或減小相同的時(shí)間量。因此，本變型能提供一種與根據(jù)第一實(shí)施例的半導(dǎo)體集成電路相比進(jìn)一步不可能發(fā)生定時(shí)錯(cuò)誤的半導(dǎo)體集成電路。
(第二實(shí)施例)現(xiàn)在關(guān)于使用設(shè)計(jì)成在規(guī)定操作條件下操作的電路模塊設(shè)計(jì)半導(dǎo)體集成電路以便在不同于該電路模塊的操作條件下操作的設(shè)計(jì)方法介紹本發(fā)明的第二實(shí)施例。首先介紹的是使用設(shè)計(jì)在規(guī)定閾值電壓下操作的電路模塊設(shè)計(jì)半導(dǎo)體集成電路以便在不同于該電路模塊的閾值電壓下操作的設(shè)計(jì)方法(見圖6)。圖6中所示的半導(dǎo)體集成電路30包括上游時(shí)鐘電路31、電路模塊32、第二下游時(shí)鐘電路35、和第二觸發(fā)器36。半導(dǎo)體集成電路30被設(shè)計(jì)在規(guī)定閾值電壓(以下稱為“第二閾值電壓VT2”)下操作。電路模塊32包括第一下游時(shí)鐘電路33和第一觸發(fā)器34。電路模塊32起初被設(shè)計(jì)成在不同于第二閾值電壓VT2的閾值電壓(以下稱為“第一閾值電壓VT1”)下工作。
在圖6中，第一和第二觸發(fā)器34和36各與輸送給它的時(shí)鐘信號(hào)CK同步地操作。具體而言，上游時(shí)鐘電路31和第一下游時(shí)鐘電路33在時(shí)鐘信號(hào)CK基礎(chǔ)上共同產(chǎn)生第一時(shí)鐘信號(hào)CK1，第一觸發(fā)器34與第一時(shí)鐘信號(hào)CK1同步地工作。第二下游時(shí)鐘電路35和第二觸發(fā)器36分別與第一下游時(shí)鐘電路33和第一觸發(fā)器34類似地工作。
圖7是表示用于設(shè)計(jì)根據(jù)本實(shí)施例的半導(dǎo)體集成電路的方法的流程圖。在執(zhí)行圖7中所示程序之前，制備用于在時(shí)鐘電路中使用的被設(shè)計(jì)成在第一閾值電壓V1下操作的邏輯單元(以下稱為“第一時(shí)鐘單元”)和被設(shè)計(jì)成在第二閾值電壓下操作的邏輯單元(以下稱為“第二時(shí)鐘單元”)。在這種情況下，第一和第二時(shí)鐘電路之間的相同類型的邏輯單元在輸入電容、單元-比延遲、和驅(qū)動(dòng)能力上彼此相同。就是說，第一時(shí)鐘單元的輸入電容等于與第一時(shí)鐘單元相同類型的第二時(shí)鐘單元的輸入電容，第一時(shí)鐘單元的單元-比延遲等于與第一時(shí)鐘單元相同類型的第二時(shí)鐘單元的單元-比延遲，并且第一時(shí)鐘單元的驅(qū)動(dòng)能力等于與第一時(shí)鐘單元相同類型的第二時(shí)鐘單元的驅(qū)動(dòng)能力。注意在第一和第二時(shí)鐘單元之間相同類型的邏輯單元在尺寸上可以彼此不同。
制備了具有上述特性的第一和第二時(shí)鐘單元之后，執(zhí)行圖7中所示程序。首先，電路模塊32被設(shè)計(jì)成在第一閾值電壓VT1下工作(步驟S101)。在這種情況下，使用第一時(shí)鐘單元設(shè)計(jì)包含在電路模塊32中的時(shí)鐘電路(即后來成為第一下游時(shí)鐘電路33的電路)。例如，電路模塊32可以是被設(shè)計(jì)成智能(IP)芯的電路，使得它可以合并到另一個(gè)導(dǎo)體集成電路中。
接著，在步驟S101設(shè)計(jì)的電路模塊32中，該時(shí)鐘電路中包含的第一時(shí)鐘單元由與該第一時(shí)鐘單元相同類型的第二時(shí)鐘單元代替(步驟S102)。替換邏輯單元之后，該時(shí)鐘電路變?yōu)榈谝幌掠螘r(shí)鐘電路33。通過這種方式，獲得包括第一下游時(shí)鐘電路33的電路模塊32。接著，設(shè)計(jì)包括在步驟S102獲得的電路模塊32的另一個(gè)導(dǎo)體集成電路，以便完全在第二閾值電壓VT2下操作(步驟S103)。
下面介紹通過使用根據(jù)本實(shí)施例的設(shè)計(jì)方法設(shè)計(jì)半導(dǎo)體集成電路30所獲得的效果。與本實(shí)施例的設(shè)計(jì)方法不一樣，現(xiàn)在考慮當(dāng)電路模塊32被設(shè)計(jì)成在第一閾值電壓VT1下操作時(shí)使用沒有上述特性的邏輯單元設(shè)計(jì)包含于電路模塊32中的時(shí)鐘電路的情況。在被設(shè)計(jì)成包括作為第一下游時(shí)鐘電路33的上述設(shè)計(jì)的時(shí)鐘電路的半導(dǎo)體集成電路30中，由于閾值電壓之間的差異產(chǎn)生的時(shí)鐘失真很容易在第一觸發(fā)器34和第二觸發(fā)器36之間發(fā)生，其中第一觸發(fā)器34起初地被設(shè)計(jì)成在第一閾值電壓VT1下操作，第二觸發(fā)器36被重新設(shè)計(jì)成在第二閾值電壓VT2下操作。因而，為了防止時(shí)鐘失真，必須重新調(diào)整時(shí)鐘信號(hào)的失真，以便為了使在合并電路模塊32后的半導(dǎo)體集成電路30中的閾值電壓相同而進(jìn)行電路修改時(shí)，不會(huì)由于閾值電壓的改變(即，從第一閾值電壓VT1改變到第二閾值電壓VT2)而改變第一下游時(shí)鐘電路33的延遲時(shí)間t1。
另一方面，在本實(shí)施例的設(shè)計(jì)方法中，如上所述，如果它們的類型相同，則包含于第一下游時(shí)鐘電路33中的第一時(shí)鐘單元和包含于第二下游時(shí)鐘電路35中的第二時(shí)鐘單元具有相同的輸入電容、相同的單元-比延遲和相同的驅(qū)動(dòng)能力。相應(yīng)地，第一下游時(shí)鐘電路33的延遲時(shí)間t1在閾值電壓改變之前和之后都不改變。因此，在第一和第二觸發(fā)器34和36之間不會(huì)發(fā)生等于或大于其設(shè)計(jì)值的時(shí)鐘失真。這樣，在根據(jù)本實(shí)施例的半導(dǎo)體集成電路的設(shè)計(jì)方法中，可以在不重新調(diào)整在并入了電路模塊的半導(dǎo)體集成電路中的時(shí)鐘信號(hào)失真的情況下使時(shí)鐘信號(hào)的閾值電壓相等。
到目前為止，關(guān)于使用被設(shè)計(jì)成在規(guī)定的閾值電壓下操作的電路模塊設(shè)計(jì)在不同于該電路模塊的閾值電壓下工作的半導(dǎo)體集成電路的方法已經(jīng)介紹了本實(shí)施例。此外，類似于上述方法的設(shè)計(jì)方法也適用于這種情況，即電路模塊和包括該電路模塊的半導(dǎo)體集成電路在操作條件，例如，除閾值電壓外電源電壓彼此不同。例如，為了使用被設(shè)計(jì)成在第一電源電壓V1下操作的電路模塊設(shè)計(jì)適于在第二電源電壓V2下操作的半導(dǎo)體集成電路，在使被設(shè)計(jì)成在第一電源電壓V1下操作的第一時(shí)鐘單元和被設(shè)計(jì)成在第二電源電壓V2下操作的第二時(shí)鐘單元在輸入電容、單元-比延遲和驅(qū)動(dòng)能力上相同之后，可執(zhí)行類似于圖7中所示的程序。在這種設(shè)計(jì)方法中，即使電路模塊和并入該電路模塊的半導(dǎo)體集成電路在電源電壓上彼此不同，也可以不重新調(diào)整在并入了電路模塊的半導(dǎo)體集成電路中的時(shí)鐘信號(hào)的失真的情況下使時(shí)鐘信號(hào)的電源電壓相同。
(第三實(shí)施例)現(xiàn)在關(guān)于用于設(shè)計(jì)半導(dǎo)體集成電路的方法介紹本發(fā)明的實(shí)施例，其中該設(shè)計(jì)方法考慮了由于晶體管隨時(shí)間的退化在時(shí)鐘信號(hào)的延遲時(shí)間中的變化。一般情況下，晶體管的退化取決于給其施加規(guī)定信號(hào)電壓的時(shí)間周期的長度。相應(yīng)地，由晶體管形成的電路的延遲時(shí)間隨時(shí)間的推移而增加。在大多數(shù)情況下，時(shí)鐘信號(hào)處于高電平的時(shí)間周期的長度與該信號(hào)處于低電平的時(shí)間周期的長度相同。因而，通過計(jì)算時(shí)鐘信號(hào)改變到規(guī)定值的次數(shù)(以下稱為“觸發(fā)次數(shù)”)，可以計(jì)算時(shí)鐘信號(hào)處于規(guī)定值的時(shí)間周期的長度，由此可以預(yù)先評(píng)估在計(jì)算的這種時(shí)間周期的長度基礎(chǔ)上發(fā)生了多少退化。
圖8是表示根據(jù)本實(shí)施例的用于設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖。在完成邏輯電平設(shè)計(jì)之后和定時(shí)調(diào)整之前，在半導(dǎo)體集成電路上執(zhí)行圖8中所示的程序。在圖8的程序中，首先，確定要設(shè)計(jì)的半導(dǎo)體集成電路的服務(wù)壽命(步驟S201)?；诎雽?dǎo)體集成電路的規(guī)格和工作條件將服務(wù)壽命確定為一個(gè)值，例如三年，十年等。
要設(shè)計(jì)的半導(dǎo)體集成電路包括多個(gè)觸發(fā)器。因此，然后為輸送給觸發(fā)器的每個(gè)時(shí)鐘信號(hào)計(jì)算在步驟S201中確定的在服務(wù)壽命中的觸發(fā)次數(shù)(步驟S202)。例如通過下列關(guān)系式(3)計(jì)算要輸送給觸發(fā)器FX的時(shí)鐘信號(hào)的觸發(fā)次數(shù)TC。
TC＝TX×FR×α ……(3)在上述關(guān)系式(3)中，TX表示在步驟S201確定的服務(wù)壽命，F(xiàn)R表示輸送的時(shí)鐘信號(hào)CK的頻率，α表示在時(shí)鐘信號(hào)CK改變時(shí)要輸送給觸發(fā)器FX的時(shí)鐘信號(hào)的改變概率(以下稱為“觸發(fā)概率”)?；诎雽?dǎo)體集成電路的規(guī)格和工作條件計(jì)算或評(píng)估觸發(fā)概率α。觸發(fā)概率還可以通過例如邏輯模擬來獲得。
注意，當(dāng)獲得時(shí)鐘信號(hào)的觸發(fā)數(shù)量時(shí)，只在從低電平向高電平的方向或只在相反方向的時(shí)鐘信號(hào)的改變可以計(jì)算為一個(gè)觸發(fā)。或者，在每個(gè)方向的時(shí)鐘信號(hào)的改變可以計(jì)算為一個(gè)觸發(fā)。例如，在下面的說明中，將在從低電平向高電平的方向的時(shí)鐘信號(hào)的改變計(jì)算為一個(gè)觸發(fā)。
接著，對(duì)于要輸送給觸發(fā)器的每個(gè)時(shí)鐘信號(hào)，在步驟S202獲得的觸發(fā)數(shù)量的基礎(chǔ)上計(jì)算在服務(wù)壽命屆滿時(shí)的延遲變化量(步驟S203)。如果時(shí)鐘信號(hào)處于低電平的時(shí)間周期長度與時(shí)鐘信號(hào)處于高電平的時(shí)間周期長度相同，則可以在晶體管的特性(見圖10，將在后面介紹)基礎(chǔ)上，獲取包含在輸入時(shí)鐘信號(hào)的邏輯單元中的晶體管的在觸發(fā)數(shù)量和該時(shí)鐘信號(hào)的延遲時(shí)間改變速率之間的關(guān)系。因而，在步驟S203，可以在步驟S202獲得的觸發(fā)數(shù)量以及為每個(gè)晶體管獲得的該觸發(fā)數(shù)量和延遲變化速率之間的關(guān)系的基礎(chǔ)上獲得在服務(wù)壽命屆滿時(shí)的延遲改變量。
接著，從要設(shè)計(jì)的半導(dǎo)體集成電路依次選擇多對(duì)觸發(fā)器，并對(duì)于每對(duì)觸發(fā)器，獲取在獲得的要輸送給一個(gè)觸發(fā)器的時(shí)鐘信號(hào)延遲改變量和獲得的要輸送給另一觸發(fā)器的時(shí)鐘信號(hào)延遲改變量之間的差值(步驟S204)。然后，將獲得的延遲改變量的差值設(shè)定為用于在被選擇的觸發(fā)器對(duì)之間的定時(shí)限制中容納由于隨時(shí)間退化造成的延遲時(shí)間改變的設(shè)計(jì)余量(步驟S205)。注意，在步驟S204和S205，可以只為分配了定時(shí)限制的一對(duì)/多對(duì)觸發(fā)器獲取延遲改變量的差值，并且獲得的差值可以在定時(shí)限制中設(shè)定。
接下來，利用上述方式根據(jù)已經(jīng)在其中設(shè)定設(shè)計(jì)余量的定時(shí)限制在給觸發(fā)器輸送時(shí)鐘信號(hào)和數(shù)據(jù)輸入信號(hào)的電路上進(jìn)行定時(shí)調(diào)整(步驟S206)。在步驟S206，例如，進(jìn)行用于對(duì)/從時(shí)鐘電路添加或刪除緩沖器等的處理、用于重新設(shè)計(jì)產(chǎn)生數(shù)據(jù)輸入信號(hào)的電路的處理、和/或用于修改布圖結(jié)果的處理，使時(shí)鐘失真小于規(guī)定容限。
接著，為圖8的程序應(yīng)用到包括圖9中所示時(shí)鐘電路的半導(dǎo)體集成電路的情況提供詳細(xì)說明。圖9中所示的時(shí)鐘電路包括第一時(shí)鐘電路41、第一觸發(fā)器42、第二時(shí)鐘電路43、和第二觸發(fā)器44。第一和第二觸發(fā)器42和44的每個(gè)與輸送給它的時(shí)鐘信號(hào)CK同步操作。具體地說，第一時(shí)鐘電路41包括兩個(gè)緩沖器，并在時(shí)鐘信號(hào)CK基礎(chǔ)上產(chǎn)生第一時(shí)鐘信號(hào)CK1，該第一時(shí)鐘信號(hào)CK1以與時(shí)鐘信號(hào)CK的變化頻率相同的頻率進(jìn)行改變。第一觸發(fā)器42與時(shí)鐘信號(hào)CK1同步工作。第二時(shí)鐘電路43包括與(AND)門45和緩沖器。第二時(shí)鐘電路43在時(shí)鐘信號(hào)CK基礎(chǔ)上產(chǎn)生第二時(shí)鐘信號(hào)CK2，該第二時(shí)鐘信號(hào)CK2以低于時(shí)鐘信號(hào)CK的變化頻率的頻率進(jìn)行改變。第二觸發(fā)器44與第二時(shí)鐘信號(hào)CK2同步工作。給AND門45輸送時(shí)鐘信號(hào)CK和時(shí)鐘使能信號(hào)CEN。在下面的說明中，時(shí)鐘信號(hào)CK的頻率為100MHz，時(shí)鐘使能信號(hào)CEN以時(shí)鐘信號(hào)CK的每十個(gè)周期之一的比率變?yōu)楦唠娖健?br> 包括圖9中所示時(shí)鐘電路的半導(dǎo)體集成電路的服務(wù)壽命例如確定為十年(圖8的步驟S201)。十年對(duì)應(yīng)約3.15×108秒。相應(yīng)地，通過下述關(guān)系式(4)獲得在使用十年中第一時(shí)鐘信號(hào)CK的觸發(fā)數(shù)量TC1為3.15×1016。第二時(shí)鐘信號(hào)CK2的觸發(fā)概率α為十分之一，因此通過下述關(guān)系式(5)獲得在十年使用中第二時(shí)鐘信號(hào)CK2的觸發(fā)數(shù)量TC2為3.15×1015(步驟S202)。
TC1(3.15×108)×(100×106)×1＝3.15×1016…(4)TC2(3.15×108)×(100×106)×1/10＝3.15×1015…(5)在形成包含于圖9中所示時(shí)鐘電路的邏輯單元的晶體管中，如圖10所示，延遲時(shí)間可根據(jù)輸入信號(hào)的觸發(fā)數(shù)量而改變。在圖10中，水平軸表示輸入信號(hào)的觸發(fā)數(shù)量，垂直軸表示延遲時(shí)間變化率。由于在十年使用中第一時(shí)鐘信號(hào)CK1的觸發(fā)數(shù)量TC1為3.15×1016，如圖10所示，因此在使用十年之后第一時(shí)鐘信號(hào)CK1的延遲改變率為5％。另一方面，在十年使用中第二時(shí)鐘信號(hào)CK2的觸發(fā)數(shù)量TC2為3.15×1015，因此，如圖10所示，在使用十年之后第二時(shí)鐘信號(hào)CK2的延遲變化率為2％。就是說，在十年服務(wù)壽命屆滿之后，第一時(shí)鐘信號(hào)CK1的延遲時(shí)間t1從初始延遲時(shí)間增加了5％，而第二時(shí)鐘信號(hào)CK2的延遲時(shí)間t2從初始延遲時(shí)間增加2％(步驟S203)。相應(yīng)地，第一時(shí)鐘信號(hào)CK1的延遲變化量和第二時(shí)鐘信號(hào)CK2的延遲變化量之間的差值變?yōu)?％(步驟S204)。
相應(yīng)地，獲得的延遲變量的差值3％設(shè)定為在第一和第二觸發(fā)器42和44之間的定時(shí)限制中用于容納由于隨時(shí)間的退化引起的延遲時(shí)間變化的設(shè)計(jì)余量(步驟S205)。然后，根據(jù)已經(jīng)設(shè)定3％設(shè)計(jì)余量的定時(shí)限制在給第一和第二觸發(fā)器42和44輸送時(shí)鐘信號(hào)和數(shù)據(jù)輸入信號(hào)的電路上進(jìn)行定時(shí)調(diào)整(步驟S206)。
下面說明的是通過使用根據(jù)本實(shí)施例的設(shè)計(jì)方法設(shè)計(jì)包括圖9中所示時(shí)鐘電路的半導(dǎo)體集成電路所實(shí)現(xiàn)的效果。在常規(guī)方法中，當(dāng)用于容納由于隨時(shí)間的退化造成的延遲時(shí)間變化的設(shè)計(jì)余量在觸發(fā)器之間的定時(shí)限制中設(shè)定時(shí)，為輸送給該觸發(fā)器的每個(gè)時(shí)鐘信號(hào)設(shè)定延遲變化量的最差情況值。相應(yīng)地，在第一和第二觸發(fā)器42和44之間的定時(shí)限制中，從在第一時(shí)鐘信號(hào)CK1的延遲時(shí)間t1的變化率5％和第二時(shí)鐘信號(hào)CK2的延遲時(shí)間t2的變化率2％當(dāng)中選自的最差情況值5％設(shè)定為設(shè)計(jì)余量。
另一方面，在根據(jù)本實(shí)施例的設(shè)計(jì)方法中，作為用于容納由于隨時(shí)間的退化引起的延遲時(shí)間變化的設(shè)計(jì)余量，在觸發(fā)器之間的定時(shí)限制中設(shè)置在輸送給觸發(fā)器的時(shí)鐘信號(hào)的延遲變化量之間的差值。因此，在第一和第二觸發(fā)器42和44之間的定時(shí)限制中，與在第一時(shí)鐘信號(hào)CK1的延遲時(shí)間t1的變化率5％和第二時(shí)鐘信號(hào)CK2的延遲時(shí)間t2的變化率2％之間的差值相對(duì)應(yīng)的值3％設(shè)定為設(shè)計(jì)余量。
在實(shí)際半導(dǎo)體集成電路中，當(dāng)在10年服務(wù)壽命屆滿之后第一時(shí)鐘信號(hào)CK1的延遲時(shí)間t1增加5％時(shí)，第二時(shí)鐘信號(hào)CK2的延遲時(shí)間t2也增加2％。相應(yīng)地，在與第一時(shí)鐘信號(hào)CK1同步操作的第一觸發(fā)器42和與第二時(shí)鐘信號(hào)CK2同步操作的第二觸發(fā)器44之間的定時(shí)限制中，將延遲變化量之間的差值(即3％)而不是選自延遲變化量當(dāng)中的最差情況值(5％)設(shè)定為用于容納由于隨時(shí)間退化引起的延遲時(shí)間變化的設(shè)計(jì)余量已足夠。通過使用延遲變化量之間的差值設(shè)計(jì)半導(dǎo)體集成電路，其中該差值已經(jīng)設(shè)置為用于容納因隨時(shí)間退化引起的延遲時(shí)間變化的設(shè)計(jì)余量，可以確保設(shè)計(jì)的半導(dǎo)體集成電路在其服務(wù)壽命內(nèi)正常工作。
相應(yīng)地，在根據(jù)本實(shí)施例的半導(dǎo)體集成電路的設(shè)計(jì)方法中，與常規(guī)方法相比可以更準(zhǔn)確地設(shè)置設(shè)計(jì)余量。因此，可以將電路尺寸減小到小于常規(guī)所需電路尺寸，同時(shí)考慮了由于晶體管的隨時(shí)間退化引起的時(shí)鐘信號(hào)的延遲變化。
(第四實(shí)施例)關(guān)于具有計(jì)算時(shí)鐘信號(hào)的觸發(fā)數(shù)量的功能的半導(dǎo)體集成電路介紹本發(fā)明的第四實(shí)施例。圖11是表示根據(jù)本實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)的示意圖。圖11中所示的半導(dǎo)體集成電路包括上游時(shí)鐘電路51、第一到第三下游時(shí)鐘電路52a-52c、第一到第三電路模塊53a-53c、第一到第三觸發(fā)計(jì)數(shù)電路54a-54c、解碼器55、和第一到第三觸發(fā)計(jì)數(shù)儲(chǔ)存寄存器56a到56c。第一到第三電路模塊53a-53c中的每一個(gè)與輸送給它的時(shí)鐘信號(hào)CK同步工作。具體而言，上游時(shí)鐘電路51和第一下游時(shí)鐘電路52a在時(shí)鐘信號(hào)CK基礎(chǔ)上共同產(chǎn)生第一時(shí)鐘信號(hào)CK1，第一電路模塊53a與第一時(shí)鐘信號(hào)CK1同步操作。第二和第三下游時(shí)鐘電路52b和52c以及第二和第三電路模塊53b和53c分別與第一下游時(shí)鐘電路52a和第一電路模塊53a相類似地工作。
第一到第三觸發(fā)計(jì)數(shù)電路54a-54c分別計(jì)算第一到第三時(shí)鐘信號(hào)CK1-CK3的觸發(fā)數(shù)量。這里，時(shí)鐘信號(hào)從低電平向高電平的改變計(jì)作一個(gè)觸發(fā)。解碼器55對(duì)編碼信號(hào)CODE進(jìn)行解碼，并向第一到第三觸發(fā)計(jì)數(shù)儲(chǔ)存寄存器56a-56c輸出使能信號(hào)EN1-EN3。在接收到使能信號(hào)EN1-EN3中的相應(yīng)信號(hào)之后，第一到第三觸發(fā)計(jì)數(shù)儲(chǔ)存寄存器56a-56c的每個(gè)分別從第一到第三觸發(fā)計(jì)數(shù)電路54a-54c讀取觸發(fā)計(jì)數(shù)TC1、TC2和TC3中的相應(yīng)觸發(fā)計(jì)數(shù)，并在其中儲(chǔ)存讀取的觸發(fā)計(jì)數(shù)。根據(jù)數(shù)據(jù)總線DBUS的定時(shí)規(guī)格，將儲(chǔ)存的觸發(fā)計(jì)數(shù)從它們各自儲(chǔ)存寄存器輸出。
通過數(shù)據(jù)總線BDUS輸出的觸發(fā)計(jì)數(shù)被輸出到半導(dǎo)體集成電路的外部。因此，在觸發(fā)計(jì)數(shù)輸出模式中，數(shù)據(jù)總線DBUS連接到例如半導(dǎo)體集成電路的外部輸入/輸出(I/O)端子(未示出)。或者，通過數(shù)據(jù)總線DBUS輸出的觸發(fā)計(jì)數(shù)可以暫時(shí)儲(chǔ)存在連接到數(shù)據(jù)總線DBUS的寄存器中，并且可以經(jīng)該寄存器輸出到半導(dǎo)體集成電路的外部。通過這種方式，由第一到第三觸發(fā)計(jì)數(shù)電路54a-54c計(jì)算的觸發(fā)計(jì)數(shù)TC1-TC3經(jīng)解碼器55、第一到第三觸發(fā)計(jì)數(shù)儲(chǔ)存寄存器56a-56c和數(shù)據(jù)總線DBUS的操作被輸出到半導(dǎo)體集成電路的外部。
圖12是表示根據(jù)本實(shí)施例的半導(dǎo)體集成電路的另一結(jié)構(gòu)的示意圖。圖12中所示的半導(dǎo)體集成電路包括上游時(shí)鐘電路51、第一到第三下游時(shí)鐘電路52a-52c、第一到第三電路模塊53a-53c、第一到第三觸發(fā)計(jì)數(shù)電路54a-54c、解碼器55、選擇器57、和觸發(fā)計(jì)數(shù)儲(chǔ)存寄存器58。在圖12所示的元件當(dāng)中，與圖11中所示相同的元件用相同的參考標(biāo)記表示，并且省略了其說明?；趶慕獯a器55輸出的使能信號(hào)EN1到EN3，選擇器57從第一到第三觸發(fā)計(jì)數(shù)電路54a-54c中的其中一個(gè)讀取觸發(fā)計(jì)數(shù)，并輸出讀取的觸發(fā)計(jì)數(shù)。觸發(fā)計(jì)數(shù)儲(chǔ)存寄存器58將從選擇器57輸出的觸發(fā)計(jì)數(shù)儲(chǔ)存在其中，并根據(jù)數(shù)據(jù)總線DBUS的定時(shí)規(guī)格輸出儲(chǔ)存的觸發(fā)計(jì)數(shù)。
下面介紹由根據(jù)本實(shí)施例的具有圖11或12所示結(jié)構(gòu)的半導(dǎo)體集成電路所實(shí)現(xiàn)的效果。根據(jù)本實(shí)施例的半導(dǎo)體集成電路安裝在例如系統(tǒng)的評(píng)估臺(tái)(evaluation board)上。該評(píng)估臺(tái)在系統(tǒng)的實(shí)際操作環(huán)境下執(zhí)行實(shí)際應(yīng)用軟件。這允許評(píng)估臺(tái)再現(xiàn)系統(tǒng)的實(shí)際操作。
如上所述，本實(shí)施例的半導(dǎo)體集成電路具有計(jì)算要輸送給每個(gè)電路模塊的時(shí)鐘信號(hào)的觸發(fā)數(shù)量和向半導(dǎo)體集成電路外部輸出計(jì)算的觸發(fā)數(shù)量的功能。因此，當(dāng)評(píng)估臺(tái)用于再現(xiàn)系統(tǒng)操作時(shí)，通過獲得要輸送給每個(gè)電路模塊的時(shí)鐘信號(hào)的觸發(fā)數(shù)量，與邏輯模擬等相比，可以以高精確度在短時(shí)間內(nèi)獲得在實(shí)際操作環(huán)境下的時(shí)鐘信號(hào)的變化概率(即觸發(fā)概率α)。
如在第三實(shí)施例中已經(jīng)說明的，通過確定半導(dǎo)體集成電路的服務(wù)壽命和獲得經(jīng)過半導(dǎo)體集成電路的時(shí)鐘信號(hào)的觸發(fā)概率α，可以獲得在服務(wù)壽命屆滿時(shí)時(shí)鐘電路的延遲變化量。因此，當(dāng)設(shè)計(jì)一種具有類似于本實(shí)施例的半導(dǎo)體集成電路的功能的新半導(dǎo)體集成電路時(shí)，作為本實(shí)施例的半導(dǎo)體集成電路的改進(jìn)形式(或作為基于評(píng)估電路的設(shè)計(jì)目標(biāo)電路)時(shí)，可以考慮獲得的延遲變化量來設(shè)計(jì)時(shí)鐘電路。因此，可以通過更準(zhǔn)確地考慮因晶體管的隨時(shí)間退化引起的時(shí)鐘信號(hào)的延遲時(shí)間變化來重新設(shè)計(jì)一種不可能發(fā)生定時(shí)錯(cuò)誤的半導(dǎo)體集成電路。
(第五實(shí)施例)下面關(guān)于具有調(diào)節(jié)時(shí)鐘信號(hào)的觸發(fā)數(shù)量的功能的半導(dǎo)體集成電路介紹本發(fā)明的第五實(shí)施例。圖13是表示根據(jù)本實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)圖。圖13中所示的半導(dǎo)體集成電路包括上游時(shí)鐘電路51、第一到第三下游時(shí)鐘電路52a-52c、第一到第三電路模塊53a-53c、第一到第三觸發(fā)計(jì)數(shù)電路54a-54c、和觸發(fā)調(diào)整電路59。在圖13所示的元件當(dāng)中，與圖11中所示相同的元件用相同的參考標(biāo)記表示，并且省略了其說明。
觸發(fā)調(diào)整電路59接收分別從第一到第三下游時(shí)鐘電路52a-52c輸出的第一到第三時(shí)鐘信號(hào)CK1-CK3、調(diào)整時(shí)鐘信號(hào)CK0、模式選擇信號(hào)MODE以及分別由第一到第三觸發(fā)計(jì)數(shù)電路54a-54c計(jì)算的觸發(fā)計(jì)數(shù)TC1-TC3。觸發(fā)調(diào)整電路59在這些輸入信號(hào)基礎(chǔ)上產(chǎn)生要分別輸送給第一到第三電路模塊53a-53c的時(shí)鐘信號(hào)ck1-ck3。
圖14是表示觸發(fā)調(diào)整電路59的詳細(xì)結(jié)構(gòu)圖。觸發(fā)調(diào)整電路59包括比較電路61和第一到第三選擇器62a-62c。比較電路61在觸發(fā)計(jì)數(shù)TC1-TC3基礎(chǔ)上為第一到第三選擇器62a-62c獲得選擇信號(hào)S1-S3。具體而言，在每個(gè)觸發(fā)計(jì)數(shù)TC1-TC3的最大可能值為M的情況下，當(dāng)?shù)趇個(gè)觸發(fā)計(jì)數(shù)TCi為最大值M時(shí)(其中i是從1到3的整數(shù))，比較電路61給第i個(gè)選擇器62j輸送高電平選擇信號(hào)Si(其中如果i＝1，則j＝a；如果i＝2，則j＝b；如果i＝3，則j＝c)，從而達(dá)到高電平，否則，低電平選擇信號(hào)提供給第i個(gè)選擇器62j。
如從圖15中看出的，第一選擇器62a在模式選擇信號(hào)MODE和選擇信號(hào)S1基礎(chǔ)上輸出第一時(shí)鐘信號(hào)CK1、調(diào)整時(shí)鐘CK0、和低電平固定值中的任何一個(gè)。具體而言，如果模式選擇信號(hào)MODE是低電平(即該信號(hào)表示正常工作模式)，則第一選擇器62a輸出第一時(shí)鐘信號(hào)CK1。如果模式選擇信號(hào)MODE處于高電平(即該信號(hào)表示調(diào)整模式)和選擇信號(hào)S1處于低電平，則第一選擇器62a輸出調(diào)整時(shí)鐘CK0。如果模式選擇信號(hào)MODE和選擇信號(hào)S1都處于高電平，則第一選擇器62a輸出低電平固定值。第二和第三選擇器62b和62c與第一選擇器62a相類似地工作。
當(dāng)處于正常操作模式時(shí)，如此構(gòu)成的觸發(fā)調(diào)整電路59分別向第一到第三電路模塊53a-53c輸出第一到第三時(shí)鐘信號(hào)CK1-CK3。當(dāng)處于調(diào)整模式時(shí)，觸發(fā)調(diào)節(jié)電路59從第一到第三電路模塊53a-53c選擇要給其輸送相對(duì)低的觸發(fā)數(shù)量的時(shí)鐘信號(hào)的電路模塊，并向該選擇電路模塊輸出調(diào)整時(shí)鐘信號(hào)CK0。
圖16是表示根據(jù)本實(shí)施例的半導(dǎo)體集成電路的典型用途的示意圖。在圖16中，給半導(dǎo)體集成電路70輸送由晶體振蕩器71和時(shí)鐘發(fā)生電路72產(chǎn)生的時(shí)鐘信號(hào)CK。給與(AND)門73輸送時(shí)鐘信號(hào)CK和模式選擇信號(hào)MODE。時(shí)鐘信號(hào)CK和模式選擇信號(hào)MODE的邏輯乘積變?yōu)檎{(diào)整時(shí)鐘信號(hào)CK0。注意時(shí)鐘發(fā)生電路72和AND門73可設(shè)置在半導(dǎo)體集成電路70中。
模式選擇信號(hào)MODE由包含在系統(tǒng)中的硬件或軟件設(shè)置，以便在系統(tǒng)正常操作期間處于低電平。當(dāng)該系統(tǒng)不處于正常操作時(shí)，例如當(dāng)該系統(tǒng)處于待命或再充電狀態(tài)時(shí)，設(shè)置模式選擇信號(hào)以便處于高電平。當(dāng)模式選擇信號(hào)MODE在低電平時(shí)，調(diào)整時(shí)鐘信號(hào)CK0固定在低電平，包含于觸發(fā)調(diào)整電路59中的第一到第三選擇器62a-62c(圖14)分別選擇和輸出第一到第三時(shí)鐘信號(hào)CK1-CK3。在這種情況下，第一到第三電路模塊53a-53c(圖13)分別與第一到第三時(shí)鐘信號(hào)CK1-CK3同步地操作。
另一方面，當(dāng)模式選擇信號(hào)MODE處于高電平時(shí)，調(diào)整時(shí)鐘信號(hào)CK0按照與時(shí)鐘信號(hào)CK相似的方式變化，并且第一到第三選擇器62a-62c輸出調(diào)節(jié)時(shí)鐘信號(hào)CK0或固定值(在低電平)。觸發(fā)調(diào)整電路59給已經(jīng)被輸送了時(shí)鐘信號(hào)TCi的電路模塊53j輸送調(diào)整時(shí)鐘信號(hào)CK0，其中觸發(fā)計(jì)數(shù)TCi不處于其最大可能值M(其中如果i＝1，則j＝a，如果i＝2，則j＝b；如果i＝3，則j＝c)。相應(yīng)地，通過適當(dāng)設(shè)置模式選擇信號(hào)MODE以便使其處于高電平，可以使分別輸送給第一到第三電路模塊53a-53c的時(shí)鐘信號(hào)ck1到ck3的觸發(fā)計(jì)數(shù)TC1-TC3接近它們的各自可能最大值M。
形成包含于第一到第三電路模塊53a-53c的每個(gè)中的邏輯單元的晶體管根據(jù)輸送給該電路模塊的時(shí)鐘信號(hào)的觸發(fā)計(jì)數(shù)TCi進(jìn)行退化。因此，如果分別輸送給第一到第三電路模塊53a-53c的時(shí)鐘信號(hào)ck1到ck3的觸發(fā)計(jì)數(shù)TC1-TC3彼此接近，則包含在第一到第三電路模塊53a-53c中的電路的延遲時(shí)間以相互類似的方式隨著時(shí)間的流逝而變化。
相應(yīng)地，通過適當(dāng)?shù)卦O(shè)置模式選擇信號(hào)MODE使其處于高電平，可以使包含于第一到第三電路模塊53a-53c中的電路的延遲時(shí)間以彼此類似的方式隨著時(shí)間的流逝而變化。因此，即使在將半導(dǎo)體集成電路安裝到系統(tǒng)中之后，通過調(diào)整每個(gè)時(shí)鐘信號(hào)的觸發(fā)數(shù)量，可以實(shí)現(xiàn)防止隨著彼此不同的頻率變化的時(shí)鐘信號(hào)被輸送的效果。一旦輸送了這種時(shí)鐘信號(hào)，隨時(shí)間的退化程度將變得在晶體管之間不同，因此發(fā)生定時(shí)錯(cuò)誤，導(dǎo)致半導(dǎo)體集成電路的服務(wù)壽命更短。通過在電路模塊與電路模塊基礎(chǔ)上終止輸送時(shí)鐘信號(hào)，在具有減小功耗功能的半導(dǎo)體集成電路中上述效果特別明顯。
(第六實(shí)施例)關(guān)于用于檢驗(yàn)或改變包含在半導(dǎo)體集成電路中的時(shí)鐘電路的方法介紹本發(fā)明的第六實(shí)施例。圖17是表示根據(jù)本實(shí)施例的用于設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖。在完成邏輯電平設(shè)計(jì)之后和定時(shí)調(diào)整之前，在半導(dǎo)體集成電路上執(zhí)行圖17中所示的程序。
在圖17所示的程序中，首先，從可在設(shè)計(jì)半導(dǎo)體集成電路中使用的邏輯單元的所有類型中指定應(yīng)該存在于時(shí)鐘路徑上的邏輯單元的類型(步驟S301)。下面將在步驟S301中指定的類型的邏輯單元稱為“時(shí)鐘單元”，而將其它類型的邏輯單元稱為“非時(shí)鐘單元”。注意在步驟S301，在所有邏輯單元中，只有可以抵制處理變化的邏輯單元被選擇地指定為時(shí)鐘單元。然后，對(duì)于每種類型的非時(shí)鐘單元，指定一種邏輯上等效于該非時(shí)鐘單元的時(shí)鐘單元(步驟S302)。
接著，從要設(shè)計(jì)的半導(dǎo)體集成電路抽取所有時(shí)鐘路徑(步驟S303)。然后，對(duì)于存在于抽取的時(shí)鐘路徑上的每個(gè)邏輯單元，確定該邏輯單元是時(shí)鐘單元還是非時(shí)鐘單元(步驟S304)。然后，為在步驟S304中確定為非時(shí)鐘單元的每個(gè)邏輯單元獲得各種類型信息(步驟305)。在步驟S305中獲得的信息在后續(xù)設(shè)計(jì)步驟中作為參考。之后，用在步驟S302中為邏輯單元的每種對(duì)應(yīng)類型指定的時(shí)鐘單元代替在步驟S304中被確定為非時(shí)鐘單元的每個(gè)邏輯單元(步驟306)。
因此，在根據(jù)本實(shí)施例的半導(dǎo)體集成電路的設(shè)計(jì)方法中，可以改變包含于半導(dǎo)體集成電路中的時(shí)鐘電路，以便只有具有特殊特性的邏輯單元(例如能抵抗處理變化的邏輯單元)位于時(shí)鐘路徑上。
圖18中所示的流程圖可以通過從圖17所示流程圖中除去步驟S302和S306而獲得。根據(jù)圖18中所示的程序，可以很容易地檢驗(yàn)存在于時(shí)鐘路徑上的邏輯單元具有特殊特性(例如它們能抵抗處理變化)。
(第七實(shí)施例)關(guān)于考慮到時(shí)鐘路徑的特性的用于設(shè)計(jì)時(shí)鐘電路的方法介紹本發(fā)明的第七實(shí)施例。首先介紹的是考慮到時(shí)鐘路徑之間的邏輯單元的級(jí)數(shù)差別的用于設(shè)計(jì)時(shí)鐘電路的方法。圖19是表示根據(jù)本實(shí)施例的用于設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖。在完成邏輯電平設(shè)計(jì)之后和定時(shí)調(diào)整之前，在半導(dǎo)體集成電路上執(zhí)行圖19中所示的程序。
在圖19所示的程序中，首先，從要設(shè)計(jì)的半導(dǎo)體集成電路抽取到所有觸發(fā)器的時(shí)鐘路徑(步驟S401)。然后，作為時(shí)鐘路徑的特性，獲得存在于每個(gè)抽取的時(shí)鐘路徑上的邏輯單元的級(jí)數(shù)(步驟S402)。之后，從要設(shè)計(jì)的半導(dǎo)體集成電路中依次選擇多對(duì)觸發(fā)器，并為每對(duì)觸發(fā)器，獲得存在該對(duì)觸發(fā)器之間的時(shí)鐘路徑上的邏輯單元的級(jí)數(shù)差值(步驟S403)。
接著，在選擇的觸發(fā)器對(duì)的每對(duì)之間的定時(shí)限制中，設(shè)置對(duì)應(yīng)獲得的差值的時(shí)間周期為用于容納時(shí)鐘路徑之間的差值的設(shè)計(jì)余量(步驟S404)。在步驟S404，例如，與在步驟S403獲得的差值成比例的時(shí)間周期或通過給獲得的差值應(yīng)用規(guī)定的函數(shù)而獲得的時(shí)間周期可設(shè)定為設(shè)計(jì)余量。注意在步驟S403和S404，時(shí)鐘路徑之間的邏輯單元的級(jí)數(shù)差值可以只在已經(jīng)被分配了定時(shí)限制的每對(duì)觸發(fā)器之間獲得，并且對(duì)應(yīng)獲得的差值的時(shí)間周期可在定時(shí)限制中設(shè)置。
接著，根據(jù)按照上述方式設(shè)置設(shè)計(jì)余量的定時(shí)限制，在給觸發(fā)器輸送時(shí)鐘信號(hào)和數(shù)據(jù)輸入信號(hào)的電路上執(zhí)行定時(shí)調(diào)整(步驟S405)。在步驟S405，為了使時(shí)鐘失真小于規(guī)定容限，例如，執(zhí)行用于給/從時(shí)鐘電路添加或刪除緩沖器的程序、用于重新設(shè)計(jì)產(chǎn)生數(shù)據(jù)輸入信號(hào)的電路的程序以及用于修改布置結(jié)果的程序。
接著，詳細(xì)介紹圖19中所示的程序應(yīng)用于包括圖20中所示的時(shí)鐘電路的半導(dǎo)體集成電路的情形。圖20中所示的時(shí)鐘電路包括第一時(shí)鐘電路81、第一觸發(fā)器82、第二時(shí)鐘電路83、和第二觸發(fā)器84。第一和第二觸發(fā)器82和84各與輸送給它的時(shí)鐘信號(hào)CK同步地操作。具體而言，第一時(shí)鐘電路81在時(shí)鐘信號(hào)CK基礎(chǔ)上產(chǎn)生第一時(shí)鐘信號(hào)CK1，第一觸發(fā)器82與第一時(shí)鐘信號(hào)CK1同步操作。第二時(shí)鐘電路83和第二觸發(fā)器84分別與第一時(shí)鐘電路81和第一觸發(fā)器82類似地操作。
下面將從時(shí)鐘信號(hào)CK的輸送源經(jīng)第一時(shí)鐘電路81到第一觸發(fā)器82的路徑稱為“第一時(shí)鐘路徑”，從時(shí)鐘信號(hào)CK的輸送源經(jīng)第二時(shí)鐘電路83到第二觸發(fā)器84的路徑稱為“第二時(shí)鐘路徑”。如圖20所示，在第一時(shí)鐘路徑上存在四個(gè)邏輯單元，在第二時(shí)鐘路徑上存在五個(gè)邏輯單元。注意在圖20中，分配了邏輯單元的字母如A、B、C和D，表示邏輯單元的類型。
存在于第一時(shí)鐘路徑上的邏輯單元的級(jí)數(shù)為四，存在于第二時(shí)鐘路徑上的邏輯單元的級(jí)數(shù)為五(步驟S402)。相應(yīng)地，第一時(shí)鐘路徑和第二時(shí)鐘路徑之間的邏輯單元的級(jí)數(shù)差為一(步驟S403)。假設(shè)為每個(gè)級(jí)的差設(shè)置50皮秒(psec)的設(shè)計(jì)余量，則這種情況下設(shè)置的設(shè)計(jì)余量為50psec。相應(yīng)地，在第一和第二觸發(fā)器82和84之間的定時(shí)限制中，設(shè)置獲得的50psec的值，作為用于容納時(shí)鐘路徑之間的差值的設(shè)計(jì)余量(步驟S404)。接著，根據(jù)已經(jīng)設(shè)置50psec設(shè)計(jì)余量的定時(shí)限制，在用于給第一和第二觸發(fā)器82和84輸送時(shí)鐘信號(hào)和數(shù)據(jù)輸入信號(hào)的時(shí)鐘電路上進(jìn)行定時(shí)調(diào)整(步驟S405)。
下面介紹使用根據(jù)本實(shí)施例的設(shè)計(jì)方法設(shè)計(jì)包括圖20所示時(shí)鐘電路的半導(dǎo)體集成電路所實(shí)現(xiàn)的效果。通常，在觸發(fā)器之間的定時(shí)限制中設(shè)置用于容納存在于時(shí)鐘路徑上的邏輯單元級(jí)數(shù)的設(shè)計(jì)余量是不知道的。一般情況下，如果在時(shí)鐘路徑之間的邏輯單元級(jí)數(shù)上存在差異，則時(shí)鐘路徑彼此不同產(chǎn)生延遲時(shí)間。因而，制造半導(dǎo)體集成電路，使得在時(shí)鐘路徑之間可能發(fā)生延遲時(shí)間的變化。因此，在通過常規(guī)方法制造的半導(dǎo)體集成電路中很容易發(fā)生由于制造可變性造成的定時(shí)錯(cuò)誤。
另一方面，在根據(jù)本實(shí)施例的設(shè)計(jì)方法中，在觸發(fā)器之間的定時(shí)限制中設(shè)置用于容納存在于時(shí)鐘路徑上的邏輯單元的級(jí)數(shù)的設(shè)計(jì)余量。因而，即使在時(shí)鐘路徑之間的邏輯單元級(jí)數(shù)上存在差異，這將導(dǎo)致時(shí)鐘路徑之間的延遲時(shí)間不同，但是設(shè)置的設(shè)計(jì)余量容納了延遲時(shí)間的差異。因此，制造半導(dǎo)體集成電路使得在時(shí)鐘路徑之間不可能發(fā)生延遲變化。這樣，根據(jù)本實(shí)施例的半導(dǎo)體集成電路的設(shè)計(jì)方法提供不可能發(fā)生定時(shí)錯(cuò)誤的半導(dǎo)體集成電路。
為根據(jù)本實(shí)施例的半導(dǎo)體集成電路的設(shè)計(jì)方法提供下列變型。本發(fā)明的第一變型使用為每個(gè)邏輯單元類型獲得的存在于時(shí)鐘路徑上的邏輯單元的數(shù)量作為時(shí)鐘路徑的特性。為了執(zhí)行根據(jù)第一變型的設(shè)計(jì)方法，在圖19中的步驟S402，對(duì)于邏輯單元的每個(gè)類型，存在于時(shí)鐘路徑上的邏輯單元數(shù)量而不是邏輯元件的級(jí)數(shù)可以獲得作為時(shí)鐘路徑的特性；在步驟S403，對(duì)于邏輯單元每個(gè)類型，可以獲得時(shí)鐘路徑之間的邏輯單元的數(shù)量差值；在步驟S404，對(duì)應(yīng)獲得的差值的時(shí)間周期可以設(shè)置為設(shè)計(jì)余量。
現(xiàn)在詳細(xì)介紹根據(jù)第一變型的方法應(yīng)用于包括圖20中所示時(shí)鐘電路的半導(dǎo)體集成電路的情況。在第一時(shí)鐘路徑上，對(duì)于類型A、B、C和D中的每種，存在一個(gè)邏輯單元，而在第二時(shí)鐘路徑上，有三個(gè)類型A的邏輯單元，一個(gè)類型B的邏輯單元，和一個(gè)類型D的邏輯單元。因而，邏輯單元的數(shù)量差對(duì)于類型A為2，對(duì)于類型C為1。如果每個(gè)邏輯單元的設(shè)計(jì)余量對(duì)于類型A為1.0％，對(duì)于類型B為1.1％，對(duì)于類型C為1.2％，和對(duì)于類型D為1.3％，則通過以下關(guān)系式(6)獲得整個(gè)時(shí)鐘電路的設(shè)計(jì)余量MG為3.2％，MG＝1.0×2+1.2×1＝3.2 …… (6)。
因而，根據(jù)3.2％的獲得值設(shè)置為用于容納時(shí)鐘路徑之間的差異的設(shè)計(jì)余量的定時(shí)限制，在用于給第一和第二觸發(fā)器82和84輸送信號(hào)的電路上進(jìn)行定時(shí)調(diào)整。
本實(shí)施例的第二變型使用存在于時(shí)鐘路徑上的布線導(dǎo)體的類型和延遲時(shí)間作為時(shí)鐘路徑的特性。圖21是表示根據(jù)本實(shí)施例的第二變型用于設(shè)計(jì)半導(dǎo)體集成電路的方法的流程圖。在圖21的流程中，步驟S401和S405與圖19流程中所示的步驟相同。
在圖21中所示的程序中，抽取時(shí)鐘路徑之后(步驟S401)，獲得每個(gè)抽取時(shí)鐘路徑的布線導(dǎo)體的類型作為時(shí)鐘路徑特性(步驟S412)。然后，從要設(shè)計(jì)的半導(dǎo)體集成電路中依次選擇多對(duì)觸發(fā)器，并對(duì)于每對(duì)觸發(fā)器，為存在于到一個(gè)觸發(fā)器的時(shí)鐘路徑上的一組布線導(dǎo)體和到存在于另一觸發(fā)器的時(shí)鐘路徑上的一組布線導(dǎo)體的每個(gè)獲得由下列關(guān)系式(7)定義的系數(shù)余量mg，由此獲得兩個(gè)系數(shù)余量的總和MGS(步驟S413)。
mg＝∑(di×mi) …(7)在上述關(guān)系式(7)中，di和mi分別是位于時(shí)鐘路徑上的第i個(gè)布線導(dǎo)體的延遲時(shí)間和布線余量，標(biāo)記∑表示為時(shí)鐘路徑獲得的延遲時(shí)間和布線余量的乘積的求和。布線余量mi是根據(jù)布線導(dǎo)體的類型來確定的，例如，對(duì)于單寬度布線導(dǎo)體為0.8，對(duì)于雙寬度布線導(dǎo)體為0.4，對(duì)于三寬度布線導(dǎo)體為0.1，等等。
接著，在步驟S413選擇的的每對(duì)觸發(fā)器之間的定時(shí)限制中，設(shè)置系數(shù)余量的獲得的和MGS為用于容納時(shí)鐘路徑之間的差異的設(shè)計(jì)余量(步驟S414)，然后進(jìn)行定時(shí)調(diào)整(步驟S405)。
現(xiàn)在詳細(xì)介紹根據(jù)第二變型的方法應(yīng)用于包括圖22中所示時(shí)鐘電路的半導(dǎo)體集成電路的情況。圖22是表示圖20中所示的時(shí)鐘電路以及每個(gè)時(shí)鐘路徑上的布線導(dǎo)體的延遲時(shí)間和寬度的示意圖。在圖22中，給每個(gè)布線導(dǎo)體添加的標(biāo)記d**(*表示數(shù)字字符)表示布線導(dǎo)體的延遲時(shí)間，標(biāo)記W1-W3分別表示單寬度布線導(dǎo)體、雙寬度布線導(dǎo)體和三寬度布線導(dǎo)體(步驟S412)。
如果如上述示例確定布線余量mi，即對(duì)于單寬度布線導(dǎo)體為0.8，對(duì)于雙寬度布線導(dǎo)體為0.4，對(duì)于三寬度布線導(dǎo)體為0.1，則分別由下列關(guān)系式(8)和(9)獲得對(duì)于第一時(shí)鐘路徑的系數(shù)余量mg1和對(duì)于第二時(shí)鐘路徑的系數(shù)余量mg2，并且由下列關(guān)系式(10)獲得系數(shù)余量mg1和mg2的總和MGS(步驟S413)。
mg1＝(d11+d12)×0.1+d13×0.4+(d14+d15)×0.8 …… (8)mg2＝(d21+d22)×0.1+(d23+d24)×0.4+(d25+d26)×0.8 …… (9)MGS＝(d11+d12+d21+d22)×0.1+(d13+d23+d24)×0.4+(d14+d15+d25+d26)×0.8……(10)相應(yīng)地，根據(jù)由上述關(guān)系式(10)獲得的值設(shè)置為用于容納時(shí)鐘路徑之間的差異的設(shè)計(jì)余量的定時(shí)限制，在用于給第一和第二觸發(fā)器82和84輸送時(shí)鐘信號(hào)和數(shù)據(jù)輸入信號(hào)的電路上進(jìn)行定時(shí)調(diào)整。
除了前面的說明外，位于時(shí)鐘路徑上的布線導(dǎo)體之間的間距或者在布線導(dǎo)體或布線層上存在或不存在屏蔽可以考慮作為時(shí)鐘路徑的特性。此外，關(guān)于在時(shí)鐘路徑的獲得特性基礎(chǔ)上如何獲得設(shè)計(jì)余量是可選的。根據(jù)上述變型的其中一個(gè)用于設(shè)計(jì)半導(dǎo)體集成電路的方法實(shí)現(xiàn)了類似于由結(jié)合圖19所述的設(shè)計(jì)方法實(shí)現(xiàn)的效果。
本發(fā)明提供一種半導(dǎo)體集成電路及其設(shè)計(jì)方法，其在輸送時(shí)鐘信號(hào)上具有比常規(guī)半導(dǎo)體集成電路和常規(guī)設(shè)計(jì)方法有利的特性，因此可應(yīng)用于各種類型的半導(dǎo)體集成電路，例如主要由邏輯電路形成的半導(dǎo)體集成電路、包括邏輯電路和存儲(chǔ)電路的半導(dǎo)體集成電路等，以及用于設(shè)計(jì)這種半導(dǎo)體集成電路的方法。
雖然已經(jīng)詳細(xì)介紹了本發(fā)明，但是前面的說明都是示意性的而非限制性的。應(yīng)該理解在不脫離本發(fā)明的范圍的情況下可以設(shè)計(jì)各種其它修改和變型。
權(quán)利要求
1.一種用于設(shè)計(jì)與時(shí)鐘信號(hào)同步操作的半導(dǎo)體集成電路的半導(dǎo)體集成電路設(shè)計(jì)方法，該方法包括步驟為要輸送給在半導(dǎo)體集成電路中包含的存儲(chǔ)單元的每個(gè)時(shí)鐘信號(hào)獲取在規(guī)定服務(wù)壽命內(nèi)的觸發(fā)數(shù)目；基于獲得的觸發(fā)數(shù)目，為所述每個(gè)時(shí)鐘信號(hào)獲取在服務(wù)壽命屆滿時(shí)的延遲變化量；獲取在要輸送給第一存儲(chǔ)單元的時(shí)鐘信號(hào)和要輸送給第二存儲(chǔ)單元的時(shí)鐘信號(hào)之間的延遲變化量的差值；在該第一和第二存儲(chǔ)單元之間的定時(shí)限制中，將獲取的差值設(shè)置為用于容納由于隨時(shí)間退化造成的延遲時(shí)間變化的設(shè)計(jì)余量；和根據(jù)該已經(jīng)設(shè)置設(shè)計(jì)余量的定時(shí)限制，在用于給該第一和第二存儲(chǔ)單元輸送信號(hào)的電路上進(jìn)行定時(shí)調(diào)整。
2.一種與時(shí)鐘信號(hào)同步操作的半導(dǎo)體集成電路，該半導(dǎo)體集成電路包括多個(gè)電路模塊；時(shí)鐘電路，用于基于輸送給它的時(shí)鐘信號(hào)，產(chǎn)生要輸送給該多個(gè)電路模塊中的每一個(gè)的時(shí)鐘信號(hào)；觸發(fā)計(jì)數(shù)電路，用于計(jì)算要輸送給該多個(gè)電路模塊中的每一個(gè)的時(shí)鐘信號(hào)的觸發(fā)數(shù)量；和觸發(fā)計(jì)數(shù)輸出電路，用于輸出該觸發(fā)數(shù)量。
3.一種與時(shí)鐘信號(hào)同步操作的半導(dǎo)體集成電路，該半導(dǎo)體集成電路包括多個(gè)電路模塊；時(shí)鐘電路，用于基于輸送給它的時(shí)鐘信號(hào)，產(chǎn)生要輸送給該多個(gè)電路模塊中的每一個(gè)的時(shí)鐘信號(hào)；觸發(fā)計(jì)數(shù)電路，用于計(jì)算要輸送給該多個(gè)電路模塊中的每一個(gè)的時(shí)鐘信號(hào)的觸發(fā)數(shù)量；和觸發(fā)調(diào)整電路，用于給一個(gè)電路模塊輸送調(diào)整時(shí)鐘信號(hào)，其中給該電路模塊輸送觸發(fā)數(shù)量相對(duì)低的時(shí)鐘信號(hào)，該調(diào)整時(shí)鐘信號(hào)不同于輸送給該時(shí)鐘電路的時(shí)鐘信號(hào)。
4.一種用于設(shè)計(jì)與時(shí)鐘信號(hào)同步操作的半導(dǎo)體集成電路的半導(dǎo)體集成電路設(shè)計(jì)方法，該方法包括步驟獲取輸送到包含在半導(dǎo)體集成電路中的存儲(chǔ)單元的每個(gè)時(shí)鐘路徑的規(guī)定特性；基于輸送到第一存儲(chǔ)單元的第一時(shí)鐘路徑的所述規(guī)定特性和輸送到第二存儲(chǔ)單元的第二時(shí)鐘路徑的規(guī)定特性以規(guī)定的方式獲取設(shè)計(jì)余量；在該第一和第二存儲(chǔ)單元之間的定時(shí)限制中，將獲取的設(shè)計(jì)余量設(shè)置為用于容納時(shí)鐘路徑之間的差值的設(shè)計(jì)余量；和根據(jù)該已經(jīng)設(shè)置獲取的設(shè)計(jì)余量的定時(shí)限制，在用于給該第一和第二存儲(chǔ)單元輸送信號(hào)的電路上進(jìn)行定時(shí)調(diào)整。
5.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路設(shè)計(jì)方法，其中所述規(guī)定特性包括存在時(shí)鐘路徑上的邏輯單元的級(jí)數(shù)；和獲取設(shè)計(jì)余量的步驟基于在第一和第二時(shí)鐘路徑之間的每種邏輯單元的級(jí)數(shù)差獲取設(shè)計(jì)余量。
6.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路設(shè)計(jì)方法，其中所述規(guī)定特性包括存在時(shí)鐘路徑上的每個(gè)類型的邏輯單元的數(shù)量；和獲取設(shè)計(jì)余量的步驟基于在第一和第二時(shí)鐘路徑之間的每種類型的邏輯單元的數(shù)量差獲取設(shè)計(jì)余量。
7.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路設(shè)計(jì)方法，其中所述規(guī)定特性包括存在時(shí)鐘路徑上的布線導(dǎo)體的類型；和獲得設(shè)計(jì)余量的步驟基于存在第一時(shí)鐘路徑上的布線導(dǎo)體的類型和延遲時(shí)間以及存在第二時(shí)鐘路徑上的布線導(dǎo)體的類型和延遲時(shí)間獲取設(shè)計(jì)余量。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路，在該半導(dǎo)體集成電路中，即使存在制造可變性也不可能發(fā)生定時(shí)錯(cuò)誤。包含于第一和第二時(shí)鐘電路(11和12)中的邏輯單元(16和17)分別由統(tǒng)一尺寸的晶體管形成。即使存在制造可變性，第一時(shí)鐘電路(11)的延遲時(shí)間t
文檔編號(hào)H01L21/82GK1916921SQ20061015400
公開日2007年2月21日 申請(qǐng)日期2004年4月30日 優(yōu)先權(quán)日2003年9月12日
發(fā)明者松村陽一, 大橋貴子, 藤村克也, 伊藤千尋, 谷口博樹 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社