高效率模擬電路版圖設(shè)計流程方法
【技術(shù)領(lǐng)域】
[0001 ]本發(fā)明涉及高效率模擬電路版圖布圖方法.
【背景技術(shù)】
[0002]隨著集成電路產(chǎn)業(yè)的發(fā)展傳統(tǒng)的數(shù)字集成電路與模擬集成電路的分界也越來越模糊，模擬集成電路也越來越重要。在全定制設(shè)計中，一般的流程下是從底層的每個小的單元開始繪制，自下而上的一種設(shè)計。而在本設(shè)計流程中是自上而下和自下而上的一種結(jié)合，模擬電路版圖設(shè)計過程中每個模塊的布局與擺放位置是十分重要的，如果采用老式的設(shè)計流程方法，在層次化繪制版圖的過程中可能會存在修改模塊輸入輸出位置，模塊形狀大小的重復(fù)性工作，延緩設(shè)計進度。
[0003]申請?zhí)枮?01310196954.X其名稱為“一種提高布圖效率的模擬集成電路版圖的設(shè)計方法”則在設(shè)計過程中考慮到了從頂層向下的設(shè)計理念，但也存在如下問題:在實際的電路版圖設(shè)計過程中電路設(shè)計人員往往與版圖設(shè)計人員在設(shè)計過程中存在交流不暢的問題，并且在自上而下的情況下需要對每個模塊的面積在布局時有一個合理的預(yù)估。在沒有約束的情況下，這些只能憑借設(shè)計人員的經(jīng)驗來進行判斷，誤差太大。面積過大，增加流片成本，面積過小，器件擺放不符合模擬設(shè)計規(guī)則，影響電路性能。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供一種能夠提高布圖效率與電路性能的模擬集成電路設(shè)計方法。
[0005]為達到上述目的，本發(fā)明采用的技術(shù)方案是:
[0006]高效率模擬電路版圖布圖方法，包括以下步驟:
[0007]I)配置:根據(jù)設(shè)計需要，對已設(shè)計好的電路原理圖中的器件(電阻、電容和MOS管)和線網(wǎng)配置約束，其中對器件的約束包括:矩陣操作約束、器件間相對位置關(guān)系約束和器件特殊電特性約束;對線網(wǎng)的約束包括:對BUS線的約束定義、敏感信號線的約束定義；
[0008]2)全芯片物理版圖框圖生成:
[0009]2.1)從芯片頂層按工藝器件庫中器件的面積，根據(jù)原理圖電路以及步驟I)所配置的器件和線網(wǎng)約束，估算全芯片底層面積，從而生成層次化全芯片的物理版圖模塊；
[0010]2.2)根據(jù)用戶需求，在全芯片的物理版圖模塊中布設(shè)輸入端口和輸出端口，生成全芯片的物理版圖框圖；
[0011]3)全芯片的物理版圖框圖布局優(yōu)化:先遵循配置約束，后遵循用戶需要的原則進行優(yōu)化:
[0012]3.1)將全芯片的物理版圖框圖各層間的數(shù)據(jù)BUS線、敏感信號線按照步驟I)中所配置的線網(wǎng)約束進行優(yōu)化連接；
[0013]3.2)根據(jù)用戶優(yōu)化需求以及各個物理版圖框圖在全芯片中所處的位置，完成各個物理版圖框圖和全芯片的電源地軌的規(guī)劃；
[0014]4)底層優(yōu)化:
[0015]根據(jù)步驟2)布設(shè)的輸入端口和輸出端口將全芯片物理版圖框圖的底層器件之間以及器件與輸入端口或輸出端口之間進行連線并且優(yōu)化，最終獲得全芯片物理版圖。
[0016]還包括步驟5)驗證，具體為:
[0017]對所述的全芯片物理版圖完成的版圖設(shè)計規(guī)劃檢查和電路版圖一致性檢查。
[0018]還包括步驟6)仿真，具體為:
[0019]6.1)對輸入端口和輸出端口加節(jié)點信號，采用寄生參數(shù)提取工具對全芯片物理版圖提取寄生參數(shù)，后生成帶有寄生參數(shù)的電路網(wǎng)表；
[0020]6.2)對電路網(wǎng)表進行仿真；
[0021]若電路網(wǎng)表通過仿真，則全芯片物理版圖滿足電路指標；
[0022]若電路網(wǎng)表未能通過仿真，則需要返回步驟3)，直至通過仿真。
[0023]由于上述方案的運用，本發(fā)明與現(xiàn)有技術(shù)相比有以下優(yōu)點:
[0024]本發(fā)明在電路設(shè)計初期加強了電路與版圖設(shè)計人員的交流與協(xié)作。利用在設(shè)計初期對電路添加的約束，可對版圖設(shè)計從頂層模塊的布局到底層模塊中器件與線網(wǎng)的布局進行控制。把集成電路版圖設(shè)計工作從單一的版圖設(shè)計延伸到電路設(shè)計中，吸收各自的優(yōu)點，最大化的優(yōu)化版圖。使版圖工程師在進行頂層模塊布局時有充分可靠的依據(jù)，杜絕了由于模塊面積估計不準確而造成的返工問題。另外還將版圖設(shè)計工程師從對器件繁瑣的布局過程和信號的輸入輸出端口位置選定的工作中解放出來，使版圖工程師把主要精力放在整體模塊的布局和模塊里與模塊間的布線上。與傳統(tǒng)設(shè)計方法相比，減少了在模擬電路中對器件的位置布局和各個模塊間電源地位置不合理等需要反復(fù)修改設(shè)計的現(xiàn)象，大大提高了設(shè)計效率。同時在設(shè)計全芯片的過程中嚴格按照在每個電路設(shè)計初期對電路添加的設(shè)計約束，進而大大減小了版圖后仿結(jié)果與電路前仿結(jié)果的性能差距，改善了芯片性能。
【附圖說明】
[0025]圖1為本發(fā)明一種高效率模擬電路版圖布圖方法的流程圖。
[0026]具體實施方法
[0027]下面結(jié)合圖1所示對本發(fā)明進行進一步闡述。
[0028]實施例一:參見附圖1所示。一種高效率模擬電路版圖設(shè)計流程方法。用于把層次化的電路原理圖轉(zhuǎn)化為全芯片的物理版圖。該設(shè)計方法如下步驟:
[0029]—種高效率模擬電路版圖設(shè)計流程方法，用于將電路設(shè)計者對電路的特殊要求即約束添加進電路，在后端版圖設(shè)計時即可通過所設(shè)置的約束快速對器件與線網(wǎng)進行編輯，以滿足約束條件達到最初的電路設(shè)計者的要求，該設(shè)計方法包括:
[0030]I)電路原理圖設(shè)計階段約束的添加:在設(shè)計電路原理圖之初由電路設(shè)計人員與版圖設(shè)計人員共同在原理圖階段對器件和線網(wǎng)手動添加設(shè)計約束，其中的約束包括對器件的矩陣操作約束、對器件間相對位置關(guān)系約束、對器件特殊電特性約束等。對線網(wǎng)的約束包括:對BUS線的約束定義、敏感信號線的約束定義等。
[0031]2)全芯片物理版圖的框圖生成:引用電路設(shè)計所使用的工藝庫器件并利用原理圖電路與所添加的設(shè)計約束自動生成對應(yīng)電路的模塊布局版圖，在此模塊中對輸入和輸出端口進行布局后生成版圖框圖。此框圖的大小面積即為版圖的估算面積，該框圖用于3)的版圖頂層模塊的布局。
[0032]3)全芯片布局設(shè)計:對所生成的版圖框圖在層次化下進行合理布局，使數(shù)據(jù)BUS線、時鐘線、偏置等按照I)中所添加的線網(wǎng)約束進行最優(yōu)連接，并且可根據(jù)自身情況優(yōu)化各個模塊的版圖中所處的位置，完成各個模塊和全芯片的電源地軌的規(guī)劃。于此同時在底層模塊可由他人開始對2)中所生成的含有輸入輸出端口和帶約束器件的模塊進行連線優(yōu)化即完成4)-6)中的工作。
[0033]4)全芯片物理版圖設(shè)計:在進行全局布局優(yōu)化結(jié)束后，對完成層次化布局的模塊按照電路圖所添加的約束進行進一步的布局布線，完成芯片底層各個模塊的版圖，并最終獲得全芯片物理版圖。
[0034]5)物理驗證:對所述的全芯片物理版圖完成的版圖設(shè)計規(guī)劃檢查和電路版圖一致性檢查。
[0035]6)參數(shù)提取和后仿:加節(jié)點信號，提取所述寄生參數(shù)后生成帶有寄生參數(shù)的電路網(wǎng)表，對其進行仿真;若通過所述仿真，則所述芯片的版圖滿足電路指標;若未能通過對其的仿真，則需要返回步驟3)-6)修改所述全芯片的物理版圖，并在必要的情況下對步驟I)的約束做相應(yīng)的修改與調(diào)整，直到通過所述仿真。
[0036]上述方法利用電路設(shè)計中添加器件線網(wǎng)約束，在電路設(shè)計初期加強了電路與版圖設(shè)計人員的交流與協(xié)作。利用在設(shè)計初期加入的約束，對版圖設(shè)計從頂層模塊的布局到底層模塊中器件與線網(wǎng)的布局進行控制。把集成電路版圖設(shè)計工作從單一的版圖設(shè)計延伸到電路設(shè)計中，吸收各自的優(yōu)點，最大化的優(yōu)化版圖。使版圖工程師在進行頂層模塊布局時有充分可靠的依據(jù)，杜絕了由于模塊面積估計不準確而造成的返工問題。另外還將版圖設(shè)計工程師從對器件繁瑣的布局過程和信號的輸入輸出位置選定的工作中解放出來，使版圖工程師把主要精力放在整體模塊的布局和模塊里與模塊間的布線上。與傳統(tǒng)設(shè)計方法相比，減少了在模擬電路中對器件的位置布局和各個模塊間電源地位置不合理等需要反復(fù)修改設(shè)計的現(xiàn)象，大大提高了設(shè)計效率。同時在設(shè)計全芯片的過程中嚴格按照在每個電路設(shè)計初期所制定的設(shè)計約束進而大大減小了版圖設(shè)計后仿與電路前仿的性能差距，改善了芯片性能。
[0037]上述實施例只為說明本發(fā)明的技術(shù)構(gòu)思及特點，其目的在于讓熟悉此項技術(shù)的人士能夠了解本發(fā)明的內(nèi)容并據(jù)以實施，并不能以此限制本發(fā)明的保護范圍。凡根據(jù)本發(fā)明精神實質(zhì)所作的等效變化或修飾，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。
【主權(quán)項】
1.高效率模擬電路版圖布圖方法，其特征在于:包括以下步驟: 1)配置:根據(jù)設(shè)計需要，對已設(shè)計好的電路原理圖中的器件和線網(wǎng)配置約束，其中對器件的約束包括:矩陣操作約束、器件間相對位置關(guān)系約束和器件特殊電特性約束;對線網(wǎng)的約束包括:對BUS線的約束定義、敏感信號線的約束定義； 2)全芯片物理版圖框圖生成: .2.1)從芯片頂層按工藝器件庫中器件的面積，根據(jù)原理圖電路以及步驟I)所配置的器件和線網(wǎng)約束，估算全芯片底層面積，從而生成層次化全芯片的物理版圖模塊； .2.2)根據(jù)用戶需求，在全芯片的物理版圖模塊中布設(shè)輸入端口和輸出端口，生成全芯片的物理版圖框圖； 3)全芯片的物理版圖框圖布局優(yōu)化:先遵循配置約束，后遵循用戶需要的原則進行優(yōu)化: .3.1)將全芯片的物理版圖框圖各層間的數(shù)據(jù)BUS線、敏感信號線按照步驟I)中所配置的線網(wǎng)約束進行優(yōu)化連接； .3.2)根據(jù)用戶優(yōu)化需求以及各個物理版圖框圖在全芯片中所處的位置，完成各個物理版圖框圖和全芯片的電源地軌的規(guī)劃； 4)底層優(yōu)化: 根據(jù)步驟2)布設(shè)的輸入端口和輸出端口將全芯片物理版圖框圖的底層器件之間以及器件與輸入端口或輸出端口之間進行連線并且優(yōu)化，最終獲得全芯片物理版圖。2.權(quán)利要求1所述的高效率模擬電路版圖布圖方法，其特征在于:還包括步驟5)驗證，具體為: 對所述的全芯片物理版圖完成的版圖設(shè)計規(guī)劃檢查和電路版圖一致性檢查。3.根據(jù)權(quán)利要求2所述的高效率模擬電路版圖布圖方法，其特征在于:還包括步驟6)仿真，具體為: .6.1)對輸入端口和輸出端口加節(jié)點信號，采用寄生參數(shù)提取工具對全芯片物理版圖提取寄生參數(shù)，后生成帶有寄生參數(shù)的電路網(wǎng)表； .6.2)對電路網(wǎng)表進行仿真； 若電路網(wǎng)表通過仿真，則全芯片物理版圖滿足電路指標； 若電路網(wǎng)表未能通過仿真，則需要返回步驟3)，直至通過仿真。
【專利摘要】本發(fā)明涉及高效率模擬電路版圖布圖方法，包括(1)在電路原理圖中配置對器件以及線網(wǎng)的約束，(2)全芯片物理版圖框圖生成，(3)根據(jù)層次化全芯片的框圖進行全芯片布局設(shè)計：(4)全芯片版圖設(shè)計：在完成全芯片布局的前提下，按照既定的輸入、輸出方向的要求，對底層模塊、進行版圖繪制。本發(fā)明從頂層布局與底層繪制同時開展，雙管齊下進行設(shè)計，高質(zhì)高量獲得全芯片物理版圖。本發(fā)明能夠提高布圖效率與后仿通過率，簡化了設(shè)計流程，提高了流片成功率。
【IPC分類】G06F17/50
【公開號】CN105574245
【申請?zhí)枴緾N201510925782
【發(fā)明人】邵剛, 田澤, 劉敏俠, 劉穎, 王晉
【申請人】中國航空工業(yè)集團公司西安航空計算技術(shù)研究所
【公開日】2016年5月11日
【申請日】2015年12月11日