時鐘轉換電路、影像處理系統(tǒng)、以及半導體集成電路的制作方法
【專利摘要】時鐘轉換電路受理與第1時鐘同步的輸入數(shù)據(jù)并作為與第2時鐘同步的輸出數(shù)據(jù)來進行輸出，其中第2時鐘的周期不同于第1時鐘的周期。寫入地址控制部(23)根據(jù)第1時鐘進行動作，向存儲器(21)提供寫入地址。讀出地址控制部(24)根據(jù)第2時鐘進行動作，向存儲器(21)提供讀出地址。周期比較器(30)對輸入數(shù)據(jù)與輸出數(shù)據(jù)的規(guī)定現(xiàn)象的周期進行比較。并基于其比較結果，時鐘調(diào)整部(14，15)調(diào)整第2時鐘的頻率。
【專利說明】時鐘轉換電路、影像處理系統(tǒng)、以及半導體集成電路

【技術領域】
[0001]本發(fā)明涉及將與時鐘同步輸入的數(shù)據(jù)轉換為不同周期的時鐘來進行輸出的時鐘轉換電路。

【背景技術】
[0002]時鐘轉換電路將與時鐘同步輸入的數(shù)據(jù)轉換為不同周期的時鐘來進行輸出。時鐘轉換電路例如使用2端口 RAM，隔著適當?shù)木嚯x控制寫入地址和讀出地址，從而將寫入數(shù)據(jù)轉換為不同周期的時鐘來讀出后進行傳輸。
[0003]在此，若寫入地址與讀出地址之間的間隔依次變窄，則會相互競爭，會引起所謂的存儲器控制地址的破綻?，F(xiàn)有技術中，為了防止地址的競爭，比較寫入地址和讀出地址，在地址的間隔較窄而要進行競爭的情況下，使地址復位。
[0004]專利文獻I中，將寫入地址變換為格雷碼，以讀出時鐘進行重定時，從而進行時鐘間的轉換。
[0005]在先技術文獻
[0006]專利文獻
[0007]專利文獻I JP特開2009-218885公報


【發(fā)明內(nèi)容】

[0008]發(fā)明要解決的課題
[0009]在上述的方法中，雖然姑且能夠防止存儲器控制地址破綻，但是通過對地址實施復位，從而到此為止保存的數(shù)據(jù)被破壞或者被二次讀出。因此，在輸出數(shù)據(jù)中，產(chǎn)生數(shù)據(jù)遺漏或者數(shù)據(jù)重復，因此品質(zhì)會下降。
[0010]此外，若寫入時鐘與讀出時鐘的變化大，則時鐘轉換延遲時間的考慮變的復雜。例如，專利文獻I的情況下，由于將寫入地址變換為格雷碼之后用讀出時鐘進行重定時，因此依賴于時鐘周期的轉換延遲時間等的考慮變得復雜，控制變得困難。
[0011]此外，如顯示端口這樣根據(jù)從發(fā)送側發(fā)送的時鐘生成參數(shù)，基于寫入時鐘生成讀出時鐘的數(shù)據(jù)發(fā)送方式中，由于發(fā)送的參數(shù)錯誤或者延遲到達，經(jīng)常會引起讀出時鐘不能很好地進行跟蹤的情況。在這種方式的情況下，在如上述那樣基于地址比較來避免存儲器控制地址破綻的方法中，會頻繁地產(chǎn)生地址初始化，其結果，產(chǎn)生數(shù)據(jù)遺漏或數(shù)據(jù)重復，品質(zhì)會下降。但是，若存儲器尺寸大，則能夠避免頻繁的地址初始化，但是增大存儲器尺寸會連帶地增大電路規(guī)模和成本,因此并不優(yōu)選。
[0012]本發(fā)明的目的在于，在時鐘轉換電路中，在不會導致電路規(guī)模或成本增大的情況下抑制數(shù)據(jù)遺漏或數(shù)據(jù)重復引起的品質(zhì)降低。
[0013]用于解決課題的手段
[0014]本發(fā)明的一個方式中，時鐘轉換電路受理與第I時鐘同步的輸入數(shù)據(jù)并作為與第2時鐘同步的輸出數(shù)據(jù)來進行輸出，其中所述第2時鐘的周期不同于所述第I時鐘的周期，該時鐘轉換電路具備:存儲器；寫入地址控制部，根據(jù)所述第I時鐘進行動作，并且生成向所述存儲器寫入所述輸入數(shù)據(jù)時的寫入地址；讀出地址控制部，根據(jù)所述第2時鐘進行動作，并且按照寫入了所述輸入數(shù)據(jù)的順序生成從所述存儲器讀出所述輸出數(shù)據(jù)時的讀出地址；周期比較器，在所述輸入數(shù)據(jù)和所述輸出數(shù)據(jù)中比較規(guī)定現(xiàn)象的周期；和時鐘調(diào)整部，基于所述周期比較器的比較結果，以在所述輸入數(shù)據(jù)和所述輸出數(shù)據(jù)中所述規(guī)定現(xiàn)象的周期一致的方式調(diào)整所述第2時鐘的頻率。
[0015]根據(jù)該方式，通過周期比較器，對輸入數(shù)據(jù)與輸出數(shù)據(jù)中的規(guī)定現(xiàn)象的周期進行比較。并且，通過時鐘調(diào)整部，基于周期比較器的比較結果，以輸入數(shù)據(jù)與輸出數(shù)據(jù)中的規(guī)定現(xiàn)象的周期一致的方式調(diào)整第2時鐘的頻率。由此，能夠?qū)⒋鎯ζ骺刂频刂菲凭`防患于未然，并且能夠防止因數(shù)據(jù)遺漏或數(shù)據(jù)重復因其的品質(zhì)的降低。
[0016]本發(fā)明的另一方式中，時鐘轉換電路，受理與第I時鐘同步的輸入數(shù)據(jù)并作為與第2時鐘同步的輸出數(shù)據(jù)來進行輸出，其中所述第2時鐘的周期不同于所述第I時鐘的周期，該時鐘轉換電路具備:存儲器；寫入地址控制部，根據(jù)所述第I時鐘進行動作，并且生成向所述存儲器寫入所述輸入數(shù)據(jù)時的寫入地址；讀出地址控制部，根據(jù)所述第2時鐘進行動作，并且按照寫入了所述輸入數(shù)據(jù)的順序生成從所述存儲器讀出所述輸出數(shù)據(jù)時的讀出地址；周期比較器，針對所述輸入數(shù)據(jù)與所述輸出數(shù)據(jù)的規(guī)定現(xiàn)象的時間差，對所保持的第I值和保持所述第I值之后得到的值進行比較；和時鐘調(diào)整部，基于所述周期比較器的比較結果，以所述時間差恒定的方式調(diào)整所述第2時鐘的頻率。
[0017]根據(jù)該方式，通過周期比較器，針對輸入數(shù)據(jù)與輸出數(shù)據(jù)的規(guī)定現(xiàn)象的時間差，對所保持的第I值和保持該第I值之后得到的值進行比較。并且，通過時鐘調(diào)整部，基于周期比較器的比較結果，以輸入數(shù)據(jù)與輸出數(shù)據(jù)的規(guī)定現(xiàn)象的時間差恒定方式調(diào)整第2時鐘的頻率。能夠?qū)⒋鎯ζ骺刂频刂菲凭`防患于未然，并且能夠防止因數(shù)據(jù)遺漏或數(shù)據(jù)重復因其的品質(zhì)的降低。
[0018]發(fā)明效果
[0019]根據(jù)本發(fā)明，能夠?qū)⒋鎯ζ骺刂频刂菲凭`防患于未然，并且能夠防止因數(shù)據(jù)遺漏或數(shù)據(jù)重復因其的品質(zhì)的降低。此外，在如顯示端口這樣的數(shù)據(jù)發(fā)送方式中，即使存在來自發(fā)送側的時鐘再生參數(shù)的誤差/延遲，由于能夠?qū)⒋鎯ζ骺刂频刂菲凭`防患于未然，因此能夠削減存儲器尺寸。

【專利附圖】

【附圖說明】
[0020]圖1是實施方式的影像處理系統(tǒng)的結構圖。
[0021]圖2是實施方式I中的周期比較器的結構例。
[0022]圖3是實施方式I中的調(diào)整動作。
[0023]圖4是時鐘參數(shù)的調(diào)整方法的例子。
[0024]圖5是實施方式I中的周期比較器的其他結構例。
[0025]圖6是圖5的周期比較器的動作定時。
[0026]圖7是圖5的變形例的動作定時。
[0027]圖8是實施方式I中的周期比較器的其他結構例。
[0028]圖9是實施方式2中的周期比較器的結構例。
[0029]圖10是實施方式2中的調(diào)整動作。
[0030]圖11是組合了實施方式1、2的周期比較器的結構例。
[0031]圖12是組合了實施方式1、2的周期比較器的結構例。
[0032]圖13是時鐘參數(shù)的調(diào)整方法的其他例。
[0033]圖14是時鐘參數(shù)的調(diào)整方法的其他例。

【具體實施方式】
[0034]以下，參照附圖來說明實施方式。另外，在本公開中以影像處理系統(tǒng)為例進行說明，且作為數(shù)據(jù)發(fā)送方式以顯示端口為例進行了記載，但是并不限于此，即使是具備時鐘轉換電路的其他系統(tǒng)也可以實現(xiàn)。
[0035](實施方式I)
[0036]圖1是表示實施方式I的影像處理系統(tǒng)的構成的圖。在圖1中，顯示端口(DisplayPort)接收部I被主機(H0ST)CPU2控制，從發(fā)送側設備3通過顯示端口傳輸對數(shù)據(jù)進行傳輸。在顯示端口接收部I中，接收PHY部10傳輸?shù)臄?shù)據(jù)，解碼(Decode)部11對數(shù)據(jù)進行解碼之后，數(shù)據(jù)包(Packet)接收部12接收各種數(shù)據(jù)包。視頻(Video)處理部13受理接收后的影像數(shù)據(jù)后進行數(shù)據(jù)重新排列和時鐘轉換，輸出視頻數(shù)據(jù)Data、水平同步信號Hsync、垂直同步信號Vsync以及數(shù)據(jù)有效使能信號DE。
[0037]在顯示端口中，接收側根據(jù)從發(fā)送側發(fā)送來的時鐘生成參數(shù)，基于寫入時鐘來生成讀出時鐘。時鐘生成部14從數(shù)據(jù)包接收部12受理時鐘生成參數(shù)M/N，使用該M/N，基于寫入時鐘來生成讀出時鐘。計算式如下。
[0038]讀出時鐘=寫入時鐘X (M/N)
[0039]此外，同步信號(Sync)生成參數(shù)等也是從發(fā)送側發(fā)送來的。發(fā)來的同步生成參數(shù)從數(shù)據(jù)包接收部12經(jīng)由控制部15而被輸出到視頻處理部13，用于同步(Sync)生成中。
[0040]時鐘轉換電路包括視頻處理部13、時鐘生成部14以及控制部15。此外，具備時鐘轉換電路的顯示端口接收部I例如與其他處理部一起構成為半導體集成電路。
[0041]視頻處理部13的構成如下。
[0042]寫入數(shù)據(jù)處理部20準備要在作為存儲器的一例的2端口 RAM21中寫入的數(shù)據(jù)，以由寫入地址控制部23生成的寫入地址向RAM21進行寫入。讀出數(shù)據(jù)處理部22以由讀出地址控制部24生成的讀出地址從RAM21讀出數(shù)據(jù)，例如整理為Red/Green/Blue的數(shù)據(jù)后，作為視頻數(shù)據(jù)Data來進行輸出。寫入地址控制部23以及讀出地址控制部24為了防止RAM地址破綻，例如，以寫入地址和讀出地址具有RAM21深度的一半左右之差的方式進行地址生成。同步生成部25基于從數(shù)據(jù)包接收部12經(jīng)由控制部15而通知的同步生成參數(shù)，生成并輸出Hsync/Vsync/DE。寫入數(shù)據(jù)處理部20以及寫入地址控制部23按照寫入時鐘進行動作，讀出數(shù)據(jù)處理部22、讀出地址控制部24以及同步生成部25按照讀出時鐘進行動作。
[0043]周期比較器30從寫入數(shù)據(jù)處理部20受理表示寫入數(shù)據(jù)的水平同步定時的信號，并且從同步生成部25受理水平同步信號Hsync。然后，在受理的信號中，在寫入數(shù)據(jù)與讀出數(shù)據(jù)中比較水平同步定時的周期。該周期理想的情況下在寫入數(shù)據(jù)與讀出數(shù)據(jù)中是一致的。向控制部15發(fā)送周期比較器30產(chǎn)生的比較結果。
[0044]在控制部15中，區(qū)域判定部27基于比較結果，判定表示周期偏離的程度的區(qū)域，時鐘參數(shù)調(diào)整部28根據(jù)判定出的區(qū)域，調(diào)整時鐘生成參數(shù)。時鐘生成部14根據(jù)調(diào)整后的時鐘生成參數(shù)，生成讀出時鐘。由此，以在寫入數(shù)據(jù)與讀出數(shù)據(jù)中水平同步定時的周期一致的方式調(diào)整讀出時鐘的頻率。由區(qū)域判定部27、時鐘參數(shù)調(diào)整部28以及時鐘生成部14構成時鐘調(diào)整部。
[0045]圖2是本實施方式中的周期比較器的結構例。圖2的周期比較器30從寫入數(shù)據(jù)處理部20受理輸入水平同步信號，并且從同步生成部25受理作為輸出水平同步信號的Hsync0另外，寫入數(shù)據(jù)處理部20能夠從輸入數(shù)據(jù)的標志中能夠解碼出水平同步信息，因此能夠從該解碼結果中生成輸入水平同步信號。
[0046]上升沿檢測部31檢測輸入水平同步信號的上升沿，向計數(shù)器32通知檢測出的沿信號作為計數(shù)開始信號S11。計數(shù)器32與寫入時鐘同步地進行計數(shù)動作，被計數(shù)開始信號Sll清零。此外，還向存儲區(qū)域33通知沿信號作為計數(shù)器存儲信號S12。存儲區(qū)域33受理計數(shù)器存儲信號S12，并保持計數(shù)器32的計數(shù)值。由此，計數(shù)器32被清零剛剛之前的值被保持在存儲區(qū)域33中。即，根據(jù)寫入時鐘對輸入水平周期進行計數(shù)的計數(shù)值在每次輸入水平同步信號上升時被保持在存儲區(qū)域33中。由上升沿檢測部31、計數(shù)器32以及存儲區(qū)域33構成對輸入水平周期進行計數(shù)的第I計數(shù)部。
[0047]另一方面，上升沿檢測部34針對與讀出時鐘同步的作為輸出水平同步信號的Hsync檢測其上升沿。然后，將其沿延長至可在寫入時鐘中采樣的長度來使其與寫入時鐘同步，作為計數(shù)開始信號S21以及計數(shù)器存儲信號S22來輸出。另外，橫跨時鐘之間的信號只有這I根，因此省去了基于格雷碼等進行的時鐘轉換的工夫。
[0048]計數(shù)器35與寫入時鐘同步地進行計數(shù)動作，被計數(shù)開始信號S21清零。此外，存儲區(qū)域36在受理了計數(shù)器存儲信號S22時，保持計數(shù)器35的計數(shù)值。由此，計數(shù)器35被清零剛剛之前的值被保持在存儲區(qū)域36中。即，根據(jù)寫入時鐘對輸出水平周期進行計數(shù)的計數(shù)值在每次Hsync上升時被保持在存儲區(qū)域36中。由上升沿檢測部34、計數(shù)器35以及存儲區(qū)域36構成對輸出水平周期進行計數(shù)的第2計數(shù)部。另外，第I以及第2計數(shù)部的計數(shù)動作也可以使用寫入時鐘以外的規(guī)定的時鐘。
[0049]比較器37根據(jù)比較定時信號SC，對存儲在存儲區(qū)域33中的計數(shù)值和存儲在存儲區(qū)域36中的計數(shù)值進行比較，并輸出其比較結果。作為比較結果，例如，輸出2個計數(shù)值的差分。在此，計數(shù)器32輸出比較定時信號SC。計數(shù)器32例如在計數(shù)器中的值變成了存儲在存儲區(qū)域33中的計數(shù)值的一半時，輸出比較定時信號SC。或者，也可以在計數(shù)器中的值變成的特定的值例如“100”時，輸出比較定時信號SC。另外，比較定時信號SC的生成主體以及生成方法并不限于此，只要在存儲區(qū)域33、36中寫入計數(shù)器值的定時以外進行比較動作即可。
[0050]圖3表示本實施方式中的調(diào)整動作的例子。如上所述，寫入數(shù)據(jù)處理部20根據(jù)寫入數(shù)據(jù)生成輸入水平同步信號。周期比較器30受理該輸入水平同步信號，對沿間的計數(shù)值、即寫入I行計數(shù)值WCT進行計數(shù)。此外，周期比較器30根據(jù)與讀出時鐘同步的Hsync生成與寫入時鐘同步的Hsync沿信號。并且，對其沿間的計數(shù)值、即讀出I行計數(shù)值RCT進行計數(shù)。
[0051]在此，若計數(shù)值WCT為“6006”而計數(shù)值RCT為“6000”，則WCT > RCT，讀出數(shù)據(jù)的水平周期比寫入數(shù)據(jù)的水平周期短。這是因為讀出時鐘快(頻率高)，因此控制部15對時鐘生成部14進行了降低讀出時鐘的頻率的調(diào)整。由此，讀出地址的轉移變慢。
[0052]另一方面，若計數(shù)值WCT為“6006”而計數(shù)值RCT為“6016”，則WCT < RCT，讀出數(shù)據(jù)的水平周期比寫入數(shù)據(jù)的水平周期長。這是因為讀出時鐘慢(頻率低)，因此控制部15對時鐘生成部14進行了提高讀出時鐘的頻率的調(diào)整。由此，讀出地址的轉移變快。
[0053]此外，若計數(shù)值WCT為“6006”而計數(shù)值RCT也為“6006”，則WCT = RCT,即讀出數(shù)據(jù)的水平周期與寫入數(shù)據(jù)的水平周期一致。此時，不特別進行調(diào)整。
[0054]由此，按每I行，進行水平周期的比較，進行讀出時鐘的頻率的調(diào)整。即，如圖3所示，讀出時鐘的頻率以與輸出數(shù)據(jù)中的水平周期相當?shù)钠陂g為單位，以增加、減少或無增減的方式進行調(diào)整。因此，能夠?qū)AM地址破綻防患于未然。
[0055]圖4表示本實施方式中的時鐘參數(shù)調(diào)整的例子。區(qū)域判定部27判定從周期比較器30輸出的差分是否落入以閾值劃分的任一個區(qū)域內(nèi)。在圖4的例中，根據(jù)閾值_th3?th3設定有區(qū)域O?8。例如，在差分為th3以上時判定為區(qū)域=0，在差分為th2以上且小于th3，則判定為區(qū)域=I。另外，區(qū)域的劃分方法并不限于在此示出的例子，只要適當設定區(qū)域的數(shù)量和范圍等即可。此外，閾值可以是預先設定的固定值，可以將區(qū)域判定部27構成為例如使用寄存器等而能夠從外部、例如從HOST CPU2調(diào)整閾值。通過能夠從外部調(diào)整閾值，從而能夠自由設定與發(fā)送側的特性相符的最佳的區(qū)域判定。此外，在圖4中，在正側和負側共用了閾值thO?3，但是當然也可以在正側和負側設定不同的閾值。
[0056]時鐘參數(shù)調(diào)整部28基于由區(qū)域判定部27判定出的區(qū)域信息，基于以數(shù)據(jù)包方式接收的基準值增減時鐘參數(shù)M。例如，在區(qū)域=O時，向時鐘生成部14通知將時鐘參數(shù)M設為“+4”的值，提前讀出時鐘。此外，在區(qū)域=5時，向時鐘生成部14通知將時鐘參數(shù)M設為“-1”的值，使讀出時鐘延遲一些。由此，根據(jù)各區(qū)域來調(diào)整讀出時鐘的頻率。
[0057]圖5是本實施方式中的周期比較器的其他結構例。在圖5中，在圖2的構成上追加了沿計數(shù)部41，構成為每當水平同步產(chǎn)生η (η是2以上的整數(shù))次時，輸出比較器37產(chǎn)生的比較結果。即，沿計數(shù)部41對輸入水平同步信號的上升沿進行計數(shù)，每當數(shù)到η次，就向比較器37輸出從計數(shù)器32輸出的比較定時信號SC。N的值例如可由主機(H0ST)CPU2經(jīng)由控制部15而設定。通過這種構成，能夠自由設定進行周期比較的定時。
[0058]圖6是圖5的電路的比較動作的例子。如圖6(1)所示，設定為η = I的情況下，在各行中執(zhí)行比較動作。如圖6(2)所示，設定為η = 2的情況下，按每2行執(zhí)行比較動作。即，如圖6(3)所示，按每η行執(zhí)行比較動作。由此，能夠自由調(diào)整進行時鐘調(diào)整的周期，因此能夠與發(fā)送側的特性相符地設定最佳的比較定時。此時，將讀出時鐘的頻率以輸出數(shù)據(jù)中與水平周期的η倍相當?shù)钠陂g為單位調(diào)整為增加、減少或無增減中的任一種。
[0059]另外，在上述的構成中，在寫入數(shù)據(jù)和讀出數(shù)據(jù)中，比較了水平同步定時的周期，周期比較器30以輸入水平同步信號和Hsync作為了輸入。代替此，也可以在寫入數(shù)據(jù)和讀出數(shù)據(jù)中，比較垂直同步定時的周期，周期比較器30以輸入垂直同步信號和Vsync作為輸入。此時，周期比較器30的構成與圖2或圖5相同即可。
[0060]圖7表示在與圖5的電路相同的電路中比較垂直同步周期時的比較動作的例子。如圖7(1)所示，設定為η = I的情況下，按各場執(zhí)行比較動作。如圖7(2)所示，設定為η =2的情況下，每按2場執(zhí)行比較動作。即，如圖7(3)所示，按每η場執(zhí)行比較動作。由此，能夠自由設定進行時鐘調(diào)整的周期，所以能夠與發(fā)送側的特性相符地自由設定最佳的比較定時。此時，將讀出時鐘的頻率以輸出數(shù)據(jù)中與垂直周期的η倍相當?shù)钠陂g為單位調(diào)整為增力口、減少或無增減中的任一種。
[0061]圖8是本實施方式中的周期比較器的其他結構例。圖8的構成能夠選擇水平同步周期或垂直同步周期中的任一個而進行比較。即，第I選擇器42選擇輸出輸入水平同步信號或輸入垂直同步信號中的任一個，并提供給上升沿檢測部31。第2選擇器43選擇輸出Hsync或Vsync中的任一個,并提供給上升沿檢測部34。選擇器42、43的選擇動作例如可從H0STCPU2經(jīng)由控制部15來進行控制。其他構成要素的動作與圖2的構成相同。
[0062]通過該構成，能夠自由設定基于水平同步信號進行調(diào)整還是基于垂直同步信號進行調(diào)整，因此能夠與發(fā)送側的特性相符地自由設定最佳的比較定時。另外，在圖8的構成中，也可以追加圖5所示的沿計數(shù)部41，按每η行或者按每η場執(zhí)行比較動作。
[0063](實施方式2)
[0064]實施方式2中的影像處理系統(tǒng)的構成以及動作與實施方式I相同。但是，周期比較器30的構成以及動作不同。
[0065]圖9是實施方式2中的周期比較器的結構例。圖9的周期比較器30從寫入數(shù)據(jù)處理部20受理輸入水平同步信號以及輸入垂直同步信號，并且從同步生成部25受理作為輸出水平同步信號的Hsync以及作為輸出垂直同步信號的Vsync。作為第I選擇器的選擇器42選擇輸出輸入水平同步信號或輸入垂直同步信號中的任一個，并提供給上升沿檢測部31。作為第2選擇器的選擇器43選擇輸出Hsync或Vsync中的任一個，并提供給上升沿檢測部34。選擇器42、43的選擇動作例如可由主機CPU2經(jīng)由控制部15進行控制。
[0066]另外，本實施方式的周期比較器也可以構成為對輸入水平同步信號和Hsync進行輸入，或者也可以構成為對輸入垂直同步信號和Vsync進行輸入。此時，不需要選擇器42、43。
[0067]由上升沿檢測部31、34、計數(shù)器51、作為第I存儲區(qū)域的存儲區(qū)域52以及作為第2存儲區(qū)域的存儲區(qū)域53構成計數(shù)部。
[0068]上升沿檢測部31檢測由選擇器42選擇輸出的輸入水平或垂直同步信號的上升沿，向計數(shù)器51通知檢測出的沿信號作為計數(shù)開始信號S31。計數(shù)器51與寫入時鐘同步地進行計數(shù)動作，被計數(shù)開始信號S31清零。
[0069]另一方面，上升沿檢測部34檢測由選擇器43選擇輸出的Hsync或Vsync的上升沿。然后，將其沿延伸至可在寫入時鐘中采樣的長度來使其與寫入時鐘同步，作為計數(shù)器存儲信號S33來輸出。另外，橫跨時鐘之間的信號只有這I根，因此省去了基于格雷碼等的時鐘轉換的工夫。
[0070]從上升沿檢測部34向存儲區(qū)域53提供計數(shù)器存儲信號S33。存儲區(qū)域53在受理了計數(shù)器存儲信號S33時，保持計數(shù)器51的計數(shù)值。由此，每次Hsync或Vsync上升時，在存儲區(qū)域53中保持在輸入水平或垂直同步信號的上升沿至Hsync或Vsync的上升沿為止的期間內(nèi)由寫入時鐘計數(shù)的計數(shù)值。
[0071]另一方面，存儲控制電路54從上升沿檢測部34受理計數(shù)器存儲信號S33，向存儲區(qū)域52提供計數(shù)器存儲信號S32。在此，存儲控制電路54例如在啟動之后，僅輸出一次計數(shù)器存儲信號S32。存儲區(qū)域52在受理了計數(shù)器存儲信號S32時，保持計數(shù)器51的計數(shù)值。由此，在Hsync或Vsync的啟動后的最初的上升沿時，在存儲區(qū)域52中保持在輸入水平或垂直同步信號的上升沿至Hsync或Vsync的上升沿為止的期間內(nèi)由寫入時鐘計數(shù)的計數(shù)值。
[0072]S卩，在圖9的構成中，關于寫入側與讀出側的水平或垂直同步定時的時間差，例如啟動后的值被保持在存儲區(qū)域52中，并且之后的值被依次保持在存儲區(qū)域53中。另外，也可以使用寫入時鐘以外的規(guī)定的時鐘進行計數(shù)部的計數(shù)動作。
[0073]比較器55根據(jù)比較定時信號SC，對存儲在存儲區(qū)域52中的計數(shù)值和存儲在存儲區(qū)域53中的計數(shù)值進行比較，并輸出其比較結果。作為比較結果，例如輸出2個計數(shù)值的差分。比較定時信號SC在此由計數(shù)器51輸出。計數(shù)器51例如在計數(shù)器中的值變成了存儲在存儲區(qū)域52中的計數(shù)值的一半時，輸出比較定時信號SC。沿計數(shù)部56對輸入水平或垂直同步信號的上升沿進行計數(shù)，每次計數(shù)了 η次時，向比較器55輸出從計數(shù)器51輸出的比較定時信號SC。N的值例如可由HOST CPU2經(jīng)由控制部15而設定。通過這種構成，能夠自由設定進行時間差的比較的定時。另外，比較定時信號SC的生成主體以及生成方法并不限于此，比較動作只要排除向存儲區(qū)域52、53寫入計數(shù)器值的定時即可。此外，也可以不設置沿計數(shù)部52，而是例如從計數(shù)器51直接向比較器55輸出比較定時信號SC。
[0074]此外，與實施方式I同樣地進行時鐘參數(shù)調(diào)整即可。
[0075]在此，在啟動時，可靠地保證RAM21的寫入地址與讀出地址之差是期望的關系，例如是RAM21的深度的一半程度的關系。但是，啟動以后，隨著動作的持續(xù)進行，由于時鐘生成參數(shù)的到達延遲等原因，讀出時鐘的誤差被累積，寫入地址與讀出地址的關系有可能會被破壞。因此，在本實施方式中，關于寫入側與讀出側的水平或垂直同步定時的時間差，保持為啟動后的第I值，將之后的值與所保持的第I值進行比較。并且，基于該比較結果，調(diào)整讀出時鐘的頻率。由此，能夠可靠地防止RAM地址破綻。
[0076]圖10表示本實施方式中的調(diào)整動作的例。另外，在圖10中，選擇器42、43分別輸出Hsync以及輸入水平同步信號。此外，按每I行進行調(diào)整。
[0077]周期比較器30根據(jù)與讀出時鐘同步的Hsync生成與寫入時鐘同步的Hsync沿信號。并且，以寫入時鐘對輸入水平同步信號的沿與Hsync沿信號的時間差進行計數(shù)。并且，保持啟動時的計數(shù)值CTA，將其以后的計數(shù)值CTB與計數(shù)值CTA進行比較。
[0078]在此，若計數(shù)值CTA為“800”而計數(shù)值CTB為“790”，則CTA > CTB，沿的時間差短于啟動時的時間差。認為這是因為讀出時鐘快(頻率高)，因此對時鐘生成部14進行降低讀出時鐘的頻率的調(diào)整。由此，讀出地址的轉移變慢。
[0079]另一方面，若計數(shù)值CTA為“800”而計數(shù)值CTB為“810”，則CTA < CTB，沿的時間差長于啟動時的時間差。認為這是因為讀出時鐘慢(頻率低)，因此對時鐘生成部14進行提高讀出時鐘的頻率的調(diào)整。由此，讀出地址的轉移變快。
[0080]由此，以寫入側與讀出側的同步定時的時間差恒定的方式進行讀出時鐘的頻率調(diào)整。即，在本實施方式中，也是以輸出數(shù)據(jù)中的水平周期或垂直周期、或與該周期的η倍相當?shù)钠陂g為單位，將讀出時鐘的頻率調(diào)整為增加、減少或無增減中的任一種。因此，能夠確保RAM中的寫入地址與讀出地址的關系，所以能夠?qū)AM地址破綻防患于未然。
[0081](其他實施方式)
[0082]也可以組合上述的實施方式1、2來執(zhí)行。
[0083]圖11是其他實施方式中的周期比較器的結構例，能夠選擇性地執(zhí)行實施方式I的動作和實施方式2的動作。與圖9的構成相比，追加了計數(shù)器61以及選擇器62、63。計數(shù)器61與圖2的構成中的計數(shù)器35同樣地進行動作。選擇器62、63的選擇動作例如可由HOST CPU2經(jīng)由控制部15來進行控制。
[0084]在進行實施方式I的動作的情況下，選擇器62選擇輸出計數(shù)器61的輸出，并且選擇器63選擇輸出上升沿檢測部31的輸出。另一方面，在進行實施方式2的動作的情況下，選擇器62選擇輸出計數(shù)器51的輸出，并且選擇器63選擇輸出存儲控制電路54的輸出。通過圖11的構成，能夠使存儲區(qū)域52、53共有實施方式1、2的動作，只要在圖9的構成中追加I個計數(shù)器61和2個選擇器62、63即可，因此能夠削減電路規(guī)模。
[0085]圖12是其他實施方式中的周期比較器的結構例，可組合執(zhí)行實施方式I的動作和實施方式2的動作。與圖9的構成相比，追加了計數(shù)器61，且代替存儲區(qū)域52而設置了 2個存儲區(qū)域52a、52b，代替存儲區(qū)域53而設置了 2個存儲區(qū)域53a、53b。比較器65受理存儲區(qū)域52a、52b、53a、53b的輸出。
[0086]在存儲區(qū)域52b和存儲區(qū)域53b中保存實施方式I的動作中的比較對象，在存儲區(qū)域52a和存儲區(qū)域53a中保存實施方式2的動作中的比較對象。比較器65計算存儲區(qū)域52b、53b的輸出的差分，并且計算存儲區(qū)域53a、53b的輸出的差分。并且，例如選擇2個差分中大的一方作為比較結果來輸出。通過該構成，能夠?qū)崿F(xiàn)基于2種方法的時鐘頻率調(diào)整，因此能夠更可靠地防止RAM地址破綻。
[0087]另外，當然在圖11或圖12的構成中也可以省略沿計數(shù)部56。此外，也可以構成為省略選擇器42、43后，對輸入水平同步信號和Hsync進行輸入或者對輸入垂直同步信號和Vsync進行輸入。
[0088]圖13表示時鐘參數(shù)調(diào)整的其他例。在圖13的例子中，時鐘參數(shù)調(diào)整部28針對參數(shù)調(diào)整具有多個模式。其模式的切換例如可由HOST CPU2經(jīng)由控制部15來執(zhí)行。例如，在區(qū)域=O時，當模式⑴時將時鐘參數(shù)M設為“+4”，而模式⑵時將時鐘參數(shù)M設為“+16”。即，通過具有多個模式，從而能夠變更時鐘調(diào)整幅度，能夠與發(fā)送側的特性相符地設定最佳的時鐘調(diào)整幅度。另外，模式的種類或各模式下的調(diào)整幅度并不限于在此示出的例子。
[0089]圖14表示時鐘參數(shù)調(diào)整的其他例。在圖14的例子中，時鐘參數(shù)調(diào)整部28構成為能夠從外部調(diào)整時鐘參數(shù)M的調(diào)整程度_change3?+change3。該調(diào)整程度_change3?+change例如可由HOST CPU2經(jīng)由控制部15而自由設定。由此，能夠自由變更時鐘調(diào)整幅度，能夠與發(fā)送側的特性相符地設定最佳的時鐘調(diào)整幅度。另外，在圖14中在正側和負側共用了調(diào)整程度changeO?3，但是當然也可以在正側和負側設定不同的調(diào)整程度。
[0090]此外，在上述的實施方式中，調(diào)整了時鐘參數(shù)M，但是并不限于此，例如也可以調(diào)整時鐘參數(shù)N,也可以調(diào)整M、N這兩者。
[0091]此外，在上述的實施方式中，在進行了區(qū)域判定的基礎上調(diào)整了時鐘參數(shù)，但是并不限于此，例如也可以不進行區(qū)域判定，而是根據(jù)周期比較器30的比較結果直接調(diào)整時鐘參數(shù)。
[0092]此外，在上述的實施方式中，以根據(jù)從發(fā)送側發(fā)送的時鐘生成參數(shù)基于寫入時鐘生成讀出時鐘的方式作為前提，調(diào)整了時鐘參數(shù)，但是并不限于此。例如，在從接收數(shù)據(jù)提取讀出時鐘的傳輸方式的情況下，只要根據(jù)周期比較器30的比較結果調(diào)整讀出時鐘的頻率本身即可。
[0093]另外，在上述的說明中，輸入輸出數(shù)據(jù)是影像數(shù)據(jù)。并且，在實施方式I中，在輸入輸出數(shù)據(jù)中比較了水平同步定時或垂直同步定時的周期，而在實施方式2中，隨著時間而比較了水平同步定時或垂直同步定時的輸入輸出數(shù)據(jù)的時間差。但是，并不限于此，輸入輸出數(shù)據(jù)也可以是影像數(shù)據(jù)以外的數(shù)據(jù)，而且也可以將水平同步定時或垂直同步定時以外的規(guī)定現(xiàn)象作為周期比較或時間差比較的對象。
[0094]工業(yè)上的可利用性
[0095]在本發(fā)明中，在時鐘轉換電路中，能夠?qū)⒋鎯ζ鞯刂窙_突防患于未然，可提高品質(zhì)的同時削減存儲器尺寸，因此例如在需要時鐘轉換的影像傳輸或聲音傳輸中，能夠?qū)崿F(xiàn)電路規(guī)模或耗電量的削減。
[0096]符號說明
[0097]I 顯示端口(DisplayPort)接收部
[0098]13視頻處理部
[0099]14時鐘生成部
[0100]15控制部
[0101]2I 2 端口 RAM(存儲器)
[0102]23寫入地址控制部
[0103]24讀出地址控制部
[0104]27區(qū)域判定部
[0105]28時鐘參數(shù)調(diào)整部
[0106]30周期比較器
[0107]32，35 計數(shù)器
[0108]33，36存儲區(qū)域
[0109]37比較器
[0110]41沿計數(shù)部
[0111]42選擇器(第I選擇器)
[0112]43選擇器(第2選擇器)
[0113]51計數(shù)器
[0114]52存儲區(qū)域(第I存儲區(qū)域)
[0115]53存儲區(qū)域(第2存儲區(qū)域)
[0116]54存儲控制電路
[0117]55比較器
[0118]56沿計數(shù)部
【權利要求】
1.一種時鐘轉換電路，受理與第1時鐘同步的輸入數(shù)據(jù)并作為與第2時鐘同步的輸出數(shù)據(jù)來進行輸出，其中所述第2時鐘的周期不同于所述第1時鐘的周期，該時鐘轉換電路具備: 存儲器； 寫入地址控制部，根據(jù)所述第1時鐘進行動作，并且生成向所述存儲器寫入所述輸入數(shù)據(jù)時的寫入地址； 讀出地址控制部，根據(jù)所述第2時鐘進行動作，并且按照寫入了所述輸入數(shù)據(jù)的順序生成從所述存儲器讀出所述輸出數(shù)據(jù)時的讀出地址； 周期比較器，在所述輸入數(shù)據(jù)和所述輸出數(shù)據(jù)中比較規(guī)定現(xiàn)象的周期；和時鐘調(diào)整部，基于所述周期比較器的比較結果，以在所述輸入數(shù)據(jù)和所述輸出數(shù)據(jù)中所述規(guī)定現(xiàn)象的周期一致的方式調(diào)整所述第2時鐘的頻率。
2.根據(jù)權利要求1所述的時鐘轉換電路，其中， 所述周期比較器以所述輸入數(shù)據(jù)以及所述輸出數(shù)據(jù)的水平同步信號或垂直同步信號作為輸入，并且 所述周期比較器具備:第1計數(shù)部，利用規(guī)定的時鐘對所述輸入數(shù)據(jù)的水平同步信號或垂直同步信號的周期進行計數(shù)；第2計數(shù)部，利用所述規(guī)定的時鐘對所述輸出數(shù)據(jù)的水平同步信號或垂直同步信號的周期進行計數(shù)；和比較器，對所述第1計數(shù)部的計數(shù)結果和所述第2計數(shù)部的計數(shù)結果進行比較，輸出比較結果。
3.根據(jù)權利要求2所述的時鐘轉換電路，其中， 所述周期比較器構成為每當水平同步或垂直同步產(chǎn)生II次時，輸出所述比較器的比較結果，其中II是2以上的整數(shù)。
4.根據(jù)權利要求2所述的時鐘轉換電路，其中， 所述周期比較器具備: 第1選擇器，選擇所述輸入數(shù)據(jù)的水平同步信號以及垂直同步信號中的任一方，并輸出給所述第1計數(shù)部；和 第2選擇器，選擇所述輸出數(shù)據(jù)的水平同步信號以及垂直同步信號中的任一方，并輸出給所述第2計數(shù)部。
5.根據(jù)權利要求1所述的時鐘轉換電路，其中， 所述輸入數(shù)據(jù)以及所述輸出數(shù)據(jù)是影像數(shù)據(jù)， 所述規(guī)定現(xiàn)象是水平同步定時或垂直同步定時。
6.一種時鐘轉換電路，受理與第1時鐘同步的輸入數(shù)據(jù)并作為與第2時鐘同步的輸出數(shù)據(jù)來進行輸出，其中所述第2時鐘的周期不同于所述第1時鐘的周期，該時鐘轉換電路具備: 存儲器； 寫入地址控制部，根據(jù)所述第1時鐘進行動作，并且生成向所述存儲器寫入所述輸入數(shù)據(jù)時的寫入地址； 讀出地址控制部，根據(jù)所述第2時鐘進行動作，并且按照寫入了所述輸入數(shù)據(jù)的順序生成從所述存儲器讀出所述輸出數(shù)據(jù)時的讀出地址； 周期比較器，針對所述輸入數(shù)據(jù)與所述輸出數(shù)據(jù)的規(guī)定現(xiàn)象的時間差，對所保持的第1值和保持所述第1值之后得到的值進行比較；和 時鐘調(diào)整部，基于所述周期比較器的比較結果，以所述時間差恒定的方式調(diào)整所述第2時鐘的頻率。
7.根據(jù)權利要求6所述的時鐘轉換電路，其中， 所述周期比較器以所述輸入數(shù)據(jù)以及所述輸出數(shù)據(jù)的水平同步信號或垂直同步信號作為輸入，并且 所述周期比較器具備:計數(shù)部，對所述輸入數(shù)據(jù)的水平同步信號或垂直同步信號與所述輸出數(shù)據(jù)的水平同步信號或垂直同步信號的時間差進行計數(shù)，并且具有將啟動后計數(shù)的時間差作為所述第1值來保持的第1存儲區(qū)域和暫時存儲保持所述第1值之后得到的值的第2存儲區(qū)域；和比較器，對所述第1存儲區(qū)域所保持的所述第1值和暫時存儲在所述第2存儲區(qū)域中的值進行比較，并輸出比較結果。
8.根據(jù)權利要求7所述的時鐘轉換電路，其中， 所述周期比較器構成為每當水平同步或垂直同步產(chǎn)生II次時，輸出所述比較器的比較結果，其中II是2以上的整數(shù)。
9.根據(jù)權利要求7所述的時鐘轉換電路，其中， 所述周期比較器具備: 第1選擇器，選擇所述輸入數(shù)據(jù)的水平同步信號以及垂直同步信號中的任一方，并輸出給所述計數(shù)部；和 第2選擇器，選擇所述輸出數(shù)據(jù)的水平同步信號以及垂直同步信號中的任一方，并輸出給所述計數(shù)部。
10.根據(jù)權利要求6所述的時鐘轉換電路，其中， 所述輸入數(shù)據(jù)以及所述輸出數(shù)據(jù)是影像數(shù)據(jù)， 所述規(guī)定現(xiàn)象是水平同步定時或垂直同步定時。
11.根據(jù)權利要求1或6所述的時鐘轉換電路，其中， 所述時鐘調(diào)整部具備: 區(qū)域判定部，設定以閾值劃分的多個區(qū)域，判定所述比較結果屬于所述多個區(qū)域中的哪一個區(qū)域；和 時鐘參數(shù)調(diào)整部，根據(jù)由所述區(qū)域判定部判定出的區(qū)域，調(diào)整用于生成所述第2時鐘的參數(shù)。
12.根據(jù)權利要求11所述的時鐘轉換電路，其中， 所述區(qū)域判定部構成為能夠從外部調(diào)整所述閾值。
13.根據(jù)權利要求11所述的時鐘轉換電路，其中， 所述時鐘參數(shù)調(diào)整部針對參數(shù)調(diào)整具有多個模式，構成為能夠從外部選擇使用所述多個模式中的哪個模式。
14.根據(jù)權利要求11所述的時鐘轉換電路，其中， 所述時鐘參數(shù)調(diào)整部構成為能夠從外部調(diào)整參數(shù)調(diào)整的程度。
15.一種時鐘轉換電路，受理與第1時鐘同步的輸入數(shù)據(jù)并作為與第2時鐘同步的輸出數(shù)據(jù)來進行輸出，其中所述第2時鐘的周期不同于所述第1時鐘的周期，該時鐘轉換電路具備: 存儲器； 寫入地址控制部，根據(jù)所述第1時鐘進行動作，并且生成向所述存儲器寫入所述輸入數(shù)據(jù)時的寫入地址； 讀出地址控制部，根據(jù)所述第2時鐘進行動作，并且按照寫入了所述輸入數(shù)據(jù)的順序生成從所述存儲器讀出所述輸出數(shù)據(jù)時的讀出地址； 所述第2時鐘的頻率以所述輸出數(shù)據(jù)中的規(guī)定現(xiàn)象的周期或與該周期的!1倍相當?shù)钠陂g為單位被調(diào)整為增加、減少或無增減中的任一方，其中II是2以上的整數(shù)。
16.—種影像處理系統(tǒng),具備權利要求1?15中任一項所述的時鐘轉換電路。
17.—種半導體集成電路,具備權利要求1?15中任一項所述的時鐘轉換電路。
【文檔編號】H04L7/00GK104380650SQ201280073583
【公開日】2015年2月25日 申請日期:2012年5月31日 優(yōu)先權日:2012年5月31日
【發(fā)明者】西尾勇希 申請人:松下知識產(chǎn)權經(jīng)營株式會社