專利名稱：集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種集成電路或分立元件，具體涉及一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)。屬集成電路或分立元件封裝技術(shù)領(lǐng)域。
背景技術(shù)：
在本實(shí)用新型作出以前，傳統(tǒng)的集成電路或分立元件封裝形式主要有四邊無腳表面貼片式封裝(QFN)以及球形陣列式封裝(BGA)兩種，它們各自存在一定的不足，現(xiàn)分述如下


發(fā)明內(nèi)容本實(shí)用新型的目的在于克服上述不足，提供一種生產(chǎn)順暢、良率提高，成本低廉，品質(zhì)優(yōu)良，可靠性高，散熱性高的集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)。
本實(shí)用新型的目的是這樣實(shí)現(xiàn)的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，包括基島、芯片、功能輸出腳以及塑封體，所述的功能輸出腳分布于基島的外側(cè)，芯片放置于基島上，其特征在于所述的塑封體外部的基島和功能輸出腳凸出于塑封體表面；所述的基島有單個(gè)基島或多個(gè)基島；
所述的功能輸出腳有單排或/和多排；所述的芯片有單個(gè)或多個(gè)。
與現(xiàn)有技術(shù)相比，本實(shí)用新型采用平面凸點(diǎn)陣列式封裝(FBP BGA)具有如下優(yōu)點(diǎn)一、基島與芯片的搭配形式金屬基板采用半蝕刻的方式再搭配線路整理層后，同樣可以做到單基島單芯片、單基島多顆排列芯片、在同一封裝體內(nèi)同樣可以做到多基島多顆排列芯片等放置方式；而且金屬基板的成本較低。塑膠電路基板的成本要比平面凸點(diǎn)陣列式封裝的金屬基板材料成本至少高出兩倍以上。
二、塑封體外部功能輸出腳的分別方式金屬基板采用兩次蝕刻的方式可以輕松達(dá)到塑封體外部功能輸出腳的多種分布方式，如單排、多排等，且成本較低。
三、塑封體外部功能輸出腳的凸出性能金屬基板采用兩次蝕刻的方式可以輕松達(dá)到塑封體外部的功能輸出腳凸出于塑封體的表面。
四、基島與功能輸出腳的共面能力金屬基板采用兩次蝕刻的方式確保了基島與功能輸出腳的絕對(duì)共面性，而且也絕對(duì)不會(huì)有功能輸出腳掉、缺、凹陷的問題產(chǎn)生。
五、基島露出塑封體底部的散熱能力金屬基板采用二次蝕刻的方式使散熱用的基島直接露出并凸出于塑封體的底部，基島與功能輸出腳一起焊接在印刷電路板上；所以，在利用空氣進(jìn)行散熱的同時(shí)，還可以將芯片因電能而轉(zhuǎn)成的熱能直接而迅速的透過印刷電路板消散出去。


圖1)為本實(shí)用新型的實(shí)施例1橫截面結(jié)構(gòu)示意圖。
圖2(a)、(b)～3(a)、(b)為本實(shí)用新型的實(shí)施例2平面和O-O立面布置圖。
圖4(a)、(b)為本實(shí)用新型的實(shí)施例3平面和O-O立面布置圖。
圖5(a)、(b)～6(a)、(b)為本實(shí)用新型的實(shí)施例4平面和O-O立面布置圖。
圖7(a)、(b)為本實(shí)用新型的實(shí)施例5平面和O-O立面布置圖。
圖8(a)、(b)～9(a)、(b)為本實(shí)用新型的實(shí)施例14平面和O-O立面布置圖。
圖10(a)、(b)為本實(shí)用新型的實(shí)施例15平面和O-O立面布置圖。
圖11(a)、(b)為本實(shí)用新型的實(shí)施例16平面和O-O立面布置圖。
圖12(a)、(b)為本實(shí)用新型的實(shí)施例17平面和O-O立面布置圖。
具體實(shí)施方式
實(shí)施例1參見圖1，采用本實(shí)用新型的集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，主要由基島1、芯片2、功能輸出腳3、金線4以及塑封體5組成。所述的功能輸出腳3分布于基島1的外側(cè)，所述的芯片2放置于基島1上。金線4連接于芯片2與功能輸出腳3之間，所述的基島1、芯片2、功能輸出腳3和金線4均用塑封體5包封，并使塑封體外部的基島1和功能輸出腳3凸出于塑封體5表面。所述的功能輸出腳3自內(nèi)至外依次包括金屬層3.1、活化層3.2、金屬基板層3.3、活化層3.4和金屬層3.5。功能輸出腳3凸出于塑封體5的表面被外層活化層3.4和外層金屬層3.5包覆。所述的基島1自內(nèi)至外依次包括金屬層1.1、活化層1.2、金屬基板層1.3、活化層1.4和金屬層1.5，基島1凸出于塑封體5的表面被外層活化層1.4和外層金屬層1.5包覆。
所述的基島1有單個(gè)基島或多個(gè)基島；所述的功能輸出腳3有單排或/和多排分布；所述的芯片2有單顆或多顆。
另外上述實(shí)施例1還可以有幾種特例1)功能輸出腳3和基島1也可以省卻內(nèi)、外兩層活化層3.2、3.4和1.2、1.4。
2)功能輸出腳3和基島1凸出于塑封體5的部分僅有底端面被外層活化層3.4、1.4和外層金屬層3.5、1.5鍍覆，而其余部分沒有被鍍覆。
3)功能輸出腳3和基島1省卻內(nèi)、外兩層活化層3.2、3.4和1.2、1.4，并且功能輸出腳3和基島1凸出于塑封體的部分僅有底端面被外層金屬層3.5、1.5鍍覆，而其余表面部分沒有被鍍覆。
實(shí)施例2單基島/單排功能輸出腳/單芯片參見圖2～3，所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)(圖2)或多側(cè)(圖3)，單基島上有單顆芯片。
實(shí)施例3單基島/多排功能輸出腳/單芯片參見圖4，所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)；單基島上有單顆芯片。
實(shí)施例4單基島/單排功能輸出腳/多芯片參見圖5～6，所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)(圖5)或多側(cè)(圖6)，單基島上有多顆芯片。多顆芯片在單基島上的布置方式有排列或/和堆疊。
實(shí)施例5單基島/多排功能輸出腳/多芯片參見圖7，所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)；單基島上有多顆芯片。多顆芯片在單基島上的布置方式有排列或/和堆疊。
實(shí)施例6多基島/單排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例7多基島/單排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例8多基島/多排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例9多基島/單、多排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有單顆芯片。
實(shí)施例10多基島/單排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片。多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例11多基島/單排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有多顆芯片。多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例12多基島/多排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片。多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例13多基島/單、多排功能輸出腳/多芯片所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片。多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
實(shí)施例14多基島/單排功能輸出腳/單、多芯片參見圖8～9，所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例15多基島/單排功能輸出腳/單、多芯片參見圖10，所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例16多基島/多排功能輸出腳/單、多芯片參見圖11，所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實(shí)施例17多基島/單、多排功能輸出腳/單、多芯片參見圖12，所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
權(quán)利要求1.一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，包括基島(1)、芯片(2)、功能輸出腳(3)以及塑封體(5)，所述的功能輸出腳(3)分布于基島(1)的外側(cè)，芯片(2)放置于基島(1)上，其特征在于所述的塑封體(5)外部的基島(1)和功能輸出腳(3)凸出于塑封體(5)表面；所述的基島(1)有單個(gè)基島或多個(gè)基島；所述的功能輸出腳(3)有單排或/和多排；所述的芯片(2)有單個(gè)或多個(gè)。
2.根據(jù)權(quán)利要求1所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)和基島(1)自內(nèi)至外依次包括金屬層(3.1、1.1)、金屬基板層(3.3、1.3)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的底端面均被金屬層(3.5、1.5)鍍覆。
3.根據(jù)權(quán)利要求1所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)和基島(1)自內(nèi)至外依次包括金屬層(3.1、1.1)、金屬基板層(3.3、1.3)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的表面均被金屬層(3.5、1.5)包覆。
4.根據(jù)權(quán)利要求1所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)和基島(1)自內(nèi)至外依次包括金屬層(3.1、1.1)、活化層(3.2、1.2)、金屬基板層(3.3、1.3)、活化層(3.4、1.4)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的底端面均被外層活化層(3.4、1.4)和外層金屬層(3.5、1.5)鍍覆。
5.根據(jù)權(quán)利要求1所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的功能輸出腳(3)和基島(1)自內(nèi)至外依次包括金屬層(3.1、1.1)、活化層(3.2、1.2)、金屬基板層(3.3、1.3)、活化層(3.4、1.4)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的表面均被外層活化層(3.4、1.4)和外層金屬層(3.5、1.5)包覆。
6.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的多側(cè)，單基島上有單顆芯片。
7.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)；單基島上有單顆芯片。
8.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于單基島的一側(cè)或多側(cè)，單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
9.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有單個(gè)，單基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于單基島的一側(cè)或多側(cè)；單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
10.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有單顆芯片。
11.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有單顆芯片。
12.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有單顆芯片。
13.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有單顆芯片。
14.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
15.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)，多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
16.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
17.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中每個(gè)基島上有多顆芯片，多顆芯片在每個(gè)基島上的布置方式有排列或/和堆疊。
18.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于多個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
19.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，單排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
20.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有多排，多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
21.根據(jù)權(quán)利要求1～5其中之一所述的一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，其特征在于所述的基島有多個(gè)，多個(gè)基島中每個(gè)基島外側(cè)的功能輸出腳有單排，也有多排，單排或多排功能輸出腳布置于每個(gè)基島的一側(cè)或多側(cè)；多個(gè)基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
專利摘要本實(shí)用新型涉及一種集成電路或分立元件平面排列凸點(diǎn)式封裝結(jié)構(gòu)，屬集成電路或分立元件技術(shù)領(lǐng)域。它包括基島(1)、芯片(2)、功能輸出腳(3)以及塑封體(5)，所述的功能輸出腳(3)分布于基島(1)的外側(cè)，芯片(2)放置于基島(1)上，其特征在于所述的塑封體(5)外部的基島(1)和功能輸出腳(3)凸出于塑封體(5)表面；所述的基島(1)有單個(gè)基島或多個(gè)基島；所述的功能輸出腳(3)有單排或/和多排；所述的芯片(2)有單個(gè)或多個(gè)。本實(shí)用新型生產(chǎn)順暢、良率提高，成本低廉，品質(zhì)優(yōu)良，可靠性高，散熱性高。
文檔編號(hào)H01L21/98GK2831432SQ20052007372
公開日2006年10月25日 申請(qǐng)日期2005年7月6日 優(yōu)先權(quán)日2005年7月6日
發(fā)明者王新潮, 于燮康, 梁志忠, 謝潔人, 陶玉娟, 龔臻, 聞榮福, 鄭強(qiáng) 申請(qǐng)人:江蘇長(zhǎng)電科技股份有限公司