一種存儲(chǔ)器元件的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種存儲(chǔ)器元件，包括具有多個(gè)導(dǎo)電層的多層疊層結(jié)構(gòu)。與基材直交的多個(gè)柱狀體，每一柱狀體包含多個(gè)串連存儲(chǔ)單元，位于此柱狀體與這些導(dǎo)電層的交叉點(diǎn)上。多條串行選擇線(xiàn)位于這些導(dǎo)電層上方。多條位線(xiàn)位于這些串行選擇線(xiàn)上方，這些柱狀體排列于一個(gè)具有非矩形平行四邊形單元胞的規(guī)律網(wǎng)格上。這些柱狀體排列形成多條平行的柱狀體扁平電纜，每條柱狀體扁平電纜與這些位線(xiàn)以θ>0°的銳角交叉；每一柱狀體扁平電纜具有n個(gè)(n>1)柱狀體，所有柱狀體都和這些串行選擇線(xiàn)中一特定共同串行選擇線(xiàn)交叉。該排列方式因?yàn)槠叫胁僮髟黾佣菰S更大的位線(xiàn)密度及更高的數(shù)據(jù)處理速率，并減少串行選擇線(xiàn)的數(shù)量，降低干擾、電力消耗以及單元胞電容。
【專(zhuān)利說(shuō)明】
一種存儲(chǔ)器元件
技術(shù)領(lǐng)域
[0001] 本發(fā)明是有關(guān)于一種高密度存儲(chǔ)器元件（high density memory devices)，特別 是有關(guān)于一種內(nèi)含多層存儲(chǔ)單元平面層（multiple planes of memory cells)并且排列而 形成三維立體（Three-Dimension，3D)陣列的存儲(chǔ)器元件，即高速垂直通道立體NAND存儲(chǔ) 器的平行四邊形存儲(chǔ)單元設(shè)計(jì)。
[0002] 本申請(qǐng)案為2014年1月17提出申請(qǐng)，編號(hào)14/157, 550,標(biāo)題為立體半導(dǎo) 體元件（THREE-D頂ENSIONAL SEMICONDUCTOR DEVICE)的美國(guó)申請(qǐng)案的部分連續(xù)案 (Continuation-In-Part)，此處并通過(guò)引用并入（incorporated by reference)的方式，將 此專(zhuān)利全文收載于本說(shuō)明書(shū)之中。
[0003] 本申請(qǐng)案的內(nèi)容亦可通過(guò)引用并入的方式，引用（makes reference)與本案同 日提出申請(qǐng)，編號(hào)14582963,標(biāo)題為高速垂直通道的立體NAND存儲(chǔ)器的扭轉(zhuǎn)陣列設(shè)計(jì) (TWISTED ARRAY DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)，發(fā)明人為 陳士弘的美國(guó)申請(qǐng)案。
【背景技術(shù)】
[0004] 隨著集成電路元件的關(guān)鍵尺寸（critical dimensions)縮小至一般存儲(chǔ)單元 技術(shù)的極限，設(shè)計(jì)者開(kāi)始尋求存儲(chǔ)單元的多平面層疊層技術(shù)（techniques for stacking multiple planes of memory cells)，以得到較大儲(chǔ)存容量（storage capacity)與 較小位成本（costs per bit)。例如，Lai, et al.，"A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory, '，IEEE Int'I Electron Devices Meeting, ll_13Dec. 2006;以及 Jung et al·，"Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node, y, IEEE Int' I Electron Devices Meeting, ll_13Dec. 2006，內(nèi)容描述將薄膜晶體管技術(shù)（thin film transistor techniques)運(yùn)用至電荷捕捉式存儲(chǔ)器技術(shù)（charge trapping memory technologies)中。 而上述期刊內(nèi)容將通過(guò)引用并入的方式，全文收載于本說(shuō)明書(shū)之中。
[0005] 另外，Katsumata，et al.，"Pipe-shaped BiCS Flash Memory with 16Stacked Layers and Multi-LeveI-Ce11 Operation for Ultra High Density Storage Devices, "2009Symposium on VLSI Technology Digest of Technical Papers, 2009,內(nèi) 容描述一種在電荷捕捉式存儲(chǔ)器中提供垂直NAND存儲(chǔ)單元（vertical NAND cells)的結(jié) 構(gòu)。該期刊內(nèi)容亦通過(guò)引用并入的方式，全文收載于本說(shuō)明書(shū)之中。Katsumata所描述的 結(jié)構(gòu)包括垂直NAND柵極（vertical NAND gate)，使用娃-氧化娃-氮化娃-氧化娃-娃 (silicon-oxide-nitride-oxide-silicon，S0N0S)電荷捕捉技術(shù)，在每一個(gè)概極 / 垂直通 道（vertical channel)交叉的位置形成儲(chǔ)存位（storage site)。此種存儲(chǔ)結(jié)構(gòu)，是以用來(lái) 排列成NAND柵極的垂直通道的一半導(dǎo)體材料柱，和鄰接于基材的下方選擇柵極以及位于 其頂部的上方選擇柵極為基礎(chǔ)所形成。使用與半導(dǎo)體材料柱交叉排列的平坦字線(xiàn)層所形成 的多條水平字線(xiàn)（word lines)，在每一階層（layer)中形成圍繞存儲(chǔ)單元的所謂柵極。
[0006] 圖1是繪示一列Katsumata所公開(kāi)的管狀（pipe-shaped)BiCS快閃存儲(chǔ)單元 (BiCS flash cell)在字線(xiàn)層上的水平剖面（horizontal cross-section)圖。此一結(jié)構(gòu) 包含具有半導(dǎo)體材料核心（center core) 110的柱狀體（pillar) 15,垂直穿過(guò)字線(xiàn)層的疊 層結(jié)構(gòu)（stack of word line layers)。核心110具有通過(guò)沉積技術(shù)所造成穿過(guò)中心的 接縫（seam) 111。介電電荷捕捉結(jié)構(gòu)，例如第一氧化硅層112、氮化硅層113和第二氧化硅 層114(可稱(chēng)為0N0結(jié)構(gòu)），或其他多層介電電荷捕捉結(jié)構(gòu)圍繞核心110。柵極圍繞字線(xiàn) (gate all-around word line) 115與柱狀體15交叉。柱狀體15在每一階層中的平截頭體 (frustum)與柵極圍繞字線(xiàn)115在該層的組合，形成一個(gè)存儲(chǔ)單元。
[0007] 圖2是繪示一立體半導(dǎo)體元件的透視圖。其包含多個(gè)字線(xiàn)導(dǎo)電層11的多層 疊層結(jié)構(gòu)（multilevel stack)，其中每一字線(xiàn)導(dǎo)電層11是平行基材10 ;多個(gè)與基材10 直交（oriented orthogonally to)的柱狀體15,其中每一個(gè)柱狀體15包含多個(gè)串連 (series-connected)的存儲(chǔ)單元，位于該柱狀體15與這些字線(xiàn)導(dǎo)電層11的多個(gè)交叉點(diǎn) (cross-points)之間；以及多條串行選擇線(xiàn)（string select lines，SSLs) 12平行于基材 10并位于這些字線(xiàn)導(dǎo)電層11上方。每一條串行選擇線(xiàn)12與對(duì)應(yīng)的一行柱狀體15交叉。 在每一個(gè)柱狀體15與串行選擇線(xiàn)12的交叉處，定義出一個(gè)該柱狀體15的選擇柵極。此一 結(jié)構(gòu)也包括多條平行的位線(xiàn)20位于串行選擇線(xiàn)12上方且平行基材10的階層中。每一個(gè) 位線(xiàn)20疊置于（superpose)對(duì)應(yīng)的一個(gè)柱狀體15上，且每一個(gè)柱狀體位于一個(gè)位線(xiàn)20下 方。這些柱狀體15可以被構(gòu)建成如圖1所繪示的結(jié)構(gòu)。
[0008] 圖3是根據(jù)圖2所繪示的部分結(jié)構(gòu)上視圖。由此二圖可以看出，字線(xiàn)導(dǎo)電層11只 和整體結(jié)構(gòu)中的一部分柱狀體15交叉。字線(xiàn)導(dǎo)電層11定義出一個(gè)存儲(chǔ)單元區(qū)塊（block of memory cells)。因此，要從特定存儲(chǔ)單元區(qū)塊中讀取數(shù)據(jù)（data)，控制電路要先活 化（activates) -個(gè)字線(xiàn)導(dǎo)電層11，以選擇一特定存儲(chǔ)單元區(qū)塊以及多層疊層結(jié)構(gòu)中的 一特定階層，并進(jìn)一步活化一條串行選擇線(xiàn)12選擇一特定行。同時(shí)活化下方選擇柵極 (未繪示），接著一行存儲(chǔ)單元通過(guò)位線(xiàn)20被平行（in parallel)讀取至一頁(yè)面緩沖器 (pagebuffer)(未繪示）。（此處所使用的「活化」的意思是，施與特定偏壓以影響（to give effect to)被鏈接的存儲(chǔ)單元或開(kāi)關(guān)。這個(gè)偏壓可以是高或低，端視存儲(chǔ)器的設(shè)計(jì)而定）。 依照產(chǎn)品的規(guī)格和設(shè)計(jì)，頁(yè)面緩沖器可以保存一或兩行數(shù)據(jù)，在此一情況下整頁(yè)讀取的操 作，可能包含后續(xù)二條或多條串行選擇線(xiàn)12的活化。
[0009] 當(dāng)立體疊層存儲(chǔ)器結(jié)構(gòu)如預(yù)期地大幅增加存儲(chǔ)密度（memory density)同時(shí)也衍 生了許多工藝上的挑戰(zhàn)，因?yàn)樾枰g刻非常深的孔以穿過(guò)許多層。這些深孔的寬度必須加 寬，且每一深孔中心至中心的橫向距離必須增加，以符合工藝規(guī)格（process windows)。隨 著制作流程的進(jìn)步，不僅可以通過(guò)增加疊層結(jié)構(gòu)中的字線(xiàn)平面（word line planes)來(lái)增 加儲(chǔ)存容量，更可以通過(guò)減少柱狀體15間的空間的方式來(lái)增加儲(chǔ)存容量。圖4是繪示一 個(gè)縮小關(guān)鍵尺寸的結(jié)構(gòu)的上視圖，其中存儲(chǔ)單元區(qū)塊中的位線(xiàn)20的數(shù)目以及存儲(chǔ)單元區(qū) 塊中串行選擇線(xiàn)12的數(shù)目都增加了。這不只降低成本，同時(shí)也可達(dá)到增進(jìn)數(shù)據(jù)讀/寫(xiě)速 率（read/write data rate)的目的。因?yàn)?，較多數(shù)量的位線(xiàn)20代表平行操作（parallel operation)的增加。但另一方面，較多數(shù)量的串行選擇線(xiàn)12代表更多存儲(chǔ)單元會(huì)遭受到由 字線(xiàn)選擇所引起的Vpass干擾（Vpass disturb)。單元胞電容（unit cell capacitance) 也隨著串行選擇線(xiàn)12數(shù)量的增加而增大，因而導(dǎo)致電力消耗增加并使元件的操作速度變 慢。
[0010] 通過(guò)增加疊層結(jié)構(gòu)中的字線(xiàn)導(dǎo)電層11的數(shù)量來(lái)增進(jìn)位線(xiàn)密度（bit density)，除 了層數(shù)量增加所衍生可預(yù)期的工藝挑戰(zhàn)之外，還有其缺點(diǎn)。由圖2可看到一個(gè)具有階梯狀 結(jié)構(gòu)連接至字線(xiàn)導(dǎo)電層11的典型排列方式。為了形成接觸22,藉以將字線(xiàn)導(dǎo)電層11連接 至上方的金屬內(nèi)聯(lián)機(jī)24,必須制作穿過(guò)此結(jié)構(gòu)的深溝渠 （deep trench)。這些接觸22同 時(shí)繪示于圖4的上視圖中。在一個(gè)典型的設(shè)計(jì)中，一存儲(chǔ)單元區(qū)塊中柱狀體15的行數(shù)至 少會(huì)和接觸22以及存儲(chǔ)層（字線(xiàn)導(dǎo)電層11)的數(shù)量一樣多。例如，請(qǐng)參見(jiàn)Komori，Y.，et. al. , ^Disturbless flash memory due to high boost efficiency on BiCS structure and optimal memory film stack for ultra high density storage device，"Electron Devices Meeting，2008,IEDM 2008,IEEE International，vol.，no.，pp. 1-4，15-17 (D ec.2008)at 2,上述期刊內(nèi)容將通過(guò)引用并入的方式，全文收載于本說(shuō)明書(shū)之中。由于存儲(chǔ) 層的增加也促使串行選擇線(xiàn)12的數(shù)目增加，因而也會(huì)導(dǎo)致電力消耗增加并使元件的操作 速度變慢。
[0011] 因此，有需要?jiǎng)?chuàng)造出一種可靠的解決方案，在增加立體存儲(chǔ)器結(jié)構(gòu)的位線(xiàn)密度同 時(shí)降低其所引發(fā)的負(fù)面沖擊，以得到較佳的芯片良率、更緊密、效能更強(qiáng)大的電路、元件或 系統(tǒng)。

【發(fā)明內(nèi)容】

[0012] 大致來(lái)說(shuō)，根據(jù)技術(shù)提供一種存儲(chǔ)器元件，其具有平行基材的多個(gè)導(dǎo)電層的多層 疊層結(jié)構(gòu)。多個(gè)柱狀體與基材直交，每一個(gè)柱狀體包含多個(gè)串連存儲(chǔ)單元，位于此柱狀體 與這些導(dǎo)電層的交叉點(diǎn)上。多條串行選擇線(xiàn)位于這些導(dǎo)電層上方，并在這些柱狀體與這些 串行選擇線(xiàn)的每一個(gè)交叉點(diǎn)分別定義出一個(gè)柱狀體的選擇柵極。多條位線(xiàn)位于串行選擇 線(xiàn)上方，多個(gè)柱狀體中的多個(gè)柱狀體排列于一個(gè)具有非矩形平行四邊形（non-rectangular parallelogram)單元胞（unit cell)的規(guī)律網(wǎng)格（regular grid)上。這些柱狀體可被排 列而定義出多條平行柱狀體扁平電纜（parallel pillar lines)。這些平行柱狀體扁平電 纜與這些位線(xiàn)夾銳角（acute angle) θ (ΘΧΓ )。每一條平行柱狀體扁平電纜具有n個(gè) (η>1)柱狀體。所有的柱狀體都和這些串行選擇線(xiàn)中的一條特定的共同串行選擇線(xiàn)交叉。 這樣的排列方式可容許較高密度的位線(xiàn)，因此可因?yàn)槠叫胁僮鞯脑黾佣玫捷^高的數(shù)據(jù)讀 /寫(xiě)速率。同時(shí)也可以使用較少數(shù)量的串行選擇線(xiàn)，通過(guò)降低單元胞電容，來(lái)降低干擾和電 力消耗，進(jìn)而增進(jìn)數(shù)據(jù)讀/寫(xiě)速率。
[0013] 前述本發(fā)明的
【發(fā)明內(nèi)容】
僅是針對(duì)本發(fā)明的各種面向（aspect)提供基礎(chǔ)的理解。 本
【發(fā)明內(nèi)容】
并非用以示別關(guān)鍵或必要元件，也非用以描繪本發(fā)明權(quán)利要求范圍的輪廓。其 目的僅是以簡(jiǎn)化的方式展現(xiàn)本發(fā)明的概念，以作為后述的詳細(xì)實(shí)施方式的序幕。本發(fā)明的 特定實(shí)施例將詳述于權(quán)利要求范圍、說(shuō)明書(shū)以及圖式。
【附圖說(shuō)明】
[0014] 為了對(duì)本發(fā)明的上述實(shí)施例及其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，特舉數(shù)個(gè)較 佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下：
[0015] 圖1是繪示管柱狀BiCS快閃存儲(chǔ)單元的水平剖面圖；
[0016] 圖2是繪示一立體半導(dǎo)體元件的透視圖；
[0017] 圖3是根據(jù)圖2所繪示的部分結(jié)構(gòu)上視圖；
[0018] 圖4是根據(jù)圖2所繪示的部分結(jié)構(gòu)上視圖；由于關(guān)鍵尺寸縮小而容納更多的字線(xiàn) 和串彳丁選擇線(xiàn)；
[0019] 圖5是例示位于如圖2和圖4所繪示的傳統(tǒng)立體存儲(chǔ)器元件中的柱狀體陣列的上 視圖；
[0020] 圖6、圖7、圖9和圖10是根據(jù)本發(fā)明的一些實(shí)施例所繪示位于立體存儲(chǔ)器元件中 的柱狀體陣列的上視圖；以及
[0021] 圖8A至圖8D(統(tǒng)稱(chēng)為圖8)是繪示平行四邊形單元胞（unit parallelogram cell) 的多種變化。
[0022] 【符號(hào)說(shuō)明】
[0023] 10 :基材 11:導(dǎo)電層
[0024] 12 :串行選擇線(xiàn) 15 :柱狀體
[0025] 20 :位線(xiàn) 22 :接觸
[0026] 24:金屬內(nèi)聯(lián)機(jī) 110 :核心
[0027] 111 :接縫 112:第一氧化硅層
[0028] 113:氮化硅 114:第二氧化硅層
[0029] 115:柵極圍繞字線(xiàn) 512:串接選擇線(xiàn)
[0030] 515 :柱狀體 520 :位線(xiàn)
[0031] 612:串行選擇線(xiàn)
[0032] 612-1~612-5 :串行選擇線(xiàn)
[0033] 615 :柱狀體 620 :位線(xiàn)
[0034] 812-1~812-2 :串行選擇線(xiàn)
[0035] 813 :單一串行選擇線(xiàn)820 :位線(xiàn)
[0036] 912:串行選擇線(xiàn) 920:位線(xiàn)
[0037] 930-1~930-4 :柱狀體扁平電纜
[0038] 1012:串行選擇線(xiàn) 1020:位線(xiàn)
[0039] 1030-1~1030-4 :柱狀體扁平電纜
[0040] A :柱狀體 B :柱狀體
[0041] C:柱狀體 D :柱狀體
[0042] d:柱狀體之間的距離p :位線(xiàn)的間隔
[0043] ABCD :單元胞 S :額外空間
[0044] G :邊緣柵極準(zhǔn)則 Θ :銳角
【具體實(shí)施方式】
[0045] 以下說(shuō)明內(nèi)容可提供任何該技術(shù)領(lǐng)域中具有通常知識(shí)者具以使用、制作本發(fā)明。 該說(shuō)明內(nèi)容僅針對(duì)特定運(yùn)用與需求背景提供。技術(shù)領(lǐng)域中具有通常知識(shí)者可對(duì)被揭露的實(shí) 施例進(jìn)行潤(rùn)飾，且此處所揭露的一般原則將可適用于其他實(shí)施例與應(yīng)用，而不會(huì)脫離本發(fā) 明的精神范圍。因此，實(shí)施例的提出，僅是用以例示本發(fā)明的技術(shù)特征，并非用以限定本發(fā) 明的權(quán)利要求范圍。
[0046] 圖5是例示位于如圖2和圖4所繪示的傳統(tǒng)立體存儲(chǔ)器元件中柱狀體陣列的上視 圖。圖5中的每一個(gè)圓點(diǎn)（dot)代表相對(duì)應(yīng)的柱狀體515的橫向位置（lateral position)。 此處所使用的「橫向」空間維度（"lateral" dimensions)是指平行基材的結(jié)構(gòu)空間維度 (也就是，圖1、圖2、圖3和圖4中X軸和Y軸所標(biāo)示的空間維度）。此一結(jié)構(gòu)包括圖2所 繪示的所有其他元件，但為了清楚繪示起見(jiàn)，在圖5中大部份的元件都被省略了。特別是， 圖5所繪示的結(jié)構(gòu)包含多個(gè)字線(xiàn)導(dǎo)電層11的多層疊層結(jié)構(gòu)，其中每一階層都平行基材。多 條串行選擇線(xiàn)512(其中一條標(biāo)示于圖5中）平行基材，且位于字線(xiàn)導(dǎo)電層11上方。這些 串行選擇線(xiàn)為矩形，且具有平行Y軸方向的一個(gè)邊，如圖5所繪示。此處所謂的位于其他階 層「之上（above)」或「之下（below)」的一特定階層，在不同實(shí)施例中，可以通過(guò)一或多層 的中間層（intervening layers)而與其他階層分開(kāi)。相同的解示方式也適用于位于其他 階層「上方（superposing)」或「下方（underlying)」的特定一階層。
[0047] 每一條串接選擇線(xiàn)512與多個(gè)柱狀體515中的一個(gè)各自不同的柱狀體子集（a respective distinct subset of pillars)交叉。且在每一條串接選擇線(xiàn)512與每一個(gè)柱 狀體515的交叉處，分別定義出該柱狀體515的一個(gè)選擇柵極。多條平行位線(xiàn)520 (其中一 條標(biāo)示于圖5中）沿著圖5的X軸方向延伸，設(shè)置在平行基材并位于串接選擇線(xiàn)512上方 的一個(gè)階層上。每一條位線(xiàn)520位于對(duì)應(yīng)的一個(gè)柱狀體515上。且每一個(gè)柱狀體515位于 一條位線(xiàn)520下方。每一個(gè)柱狀體515與基材直交（垂直，沿著圖2所繪不的Z軸方向）， 且包含多個(gè)串連的存儲(chǔ)單元，位于這些柱狀體515與這些導(dǎo)電層11的交叉點(diǎn)之間。在本發(fā) 明的一實(shí)施例中，此柱狀體515的橫向剖面圖是繪示于圖1中。
[0048] 在圖5的排列方式中，可發(fā)現(xiàn)位于柱狀體陣列中的柱狀體515排列成具有X軸和 Y軸兩個(gè)橫向空間維度的規(guī)律網(wǎng)格。其中，X軸平行位線(xiàn)520, Y軸與位線(xiàn)520直交。此處 所謂的「規(guī)律網(wǎng)格」或「規(guī)律陣列（regular array)」，是指可以被區(qū)分成相鄰單元胞的網(wǎng)格 (陣列）。其中全體存儲(chǔ)單元可填滿(mǎn)此一網(wǎng)格，且全體存儲(chǔ)單元具有相同的形狀和尺寸。在 圖5中，單元胞是一個(gè)正方形（square)，例如圖所繪示的正方形ABCD。同時(shí)，在特定實(shí)施例 中，網(wǎng)格本身可以包括多個(gè)柱狀體515和網(wǎng)格邊界，此處所使用的「網(wǎng)格」一詞，不需要任何 規(guī)則。
[0049] 此處所使用的位于規(guī)律網(wǎng)格中的「單元胞」一詞，被定義為一種平行四邊形，其四 個(gè)頂點(diǎn)位在網(wǎng)格的四個(gè)柱狀體515上。例如，圖5中的單元胞的平行四邊形是由A、B、C和D 四個(gè)柱狀體所定義。此處所使用的定義方式，單元胞是從柱狀體A開(kāi)始定義，然后在垂直字 線(xiàn)的方向選擇網(wǎng)格中最靠近柱狀體A的柱狀體B。然后選擇在網(wǎng)格中不與柱狀體A和B共線(xiàn) (non-collinear with)，但在網(wǎng)格中最靠近柱狀體A的柱狀體C，并選擇位于平行四邊形的 第四個(gè)頂點(diǎn)上的柱狀體D。除非另有說(shuō)明外，此處所述柱狀體之間的「距離（distance)」是 指二柱狀體歐幾里德中心到中心的距離（Euclidean center-to-center distance)。另外， 此處所述兩柱狀體之間「在特定方向的距離（distance in a particular dimension)」，是 指兩柱狀體的坐標(biāo)在該方向的差值，并忽略其他方向的坐標(biāo)。例如，在圖5中，兩柱狀體A和 B之間的距離為d，等于兩柱狀體A和C之間的距離。兩柱狀體B和C之間的「距離」（即， 歐幾里德距離）為V 2d，但兩柱狀體B和C之間「在Y軸方向的距離」為d。另外，此處所 述「最靠近」一給定柱狀體的柱狀體，是指具有離該給定柱狀體最短距離的柱狀體。假如有 一個(gè)以上具有離該給定柱狀體相同最短距離的柱狀體，則其中任何一個(gè)柱狀體都符合離該 給定柱狀體最短距離的條件。
[0050] 在圖5所繪示的網(wǎng)格中，單元胞為正方形。此處所使用的「正方形」一詞，是「矩 形（rectangular)」一詞的特殊實(shí)施例。因?yàn)椋叫问且环N四邊等長(zhǎng)的矩形。同樣的， 「正方形」一詞，是「菱形（rhombus)」一詞的特殊實(shí)施例。因?yàn)?，正方形也是一種四個(gè)內(nèi)角 皆為直角（right angles)的菱形。再者，「正方形」、「矩形」和「菱形」皆是「平行四邊形 (parallelogram)」一詞的特殊實(shí)施例。矩形是一種四個(gè)內(nèi)角皆為直角的平行四邊形；菱形 是一種四邊等長(zhǎng)的平行四邊形；而正方形則是一種四個(gè)內(nèi)角皆為直角四邊等長(zhǎng)的平行四邊 形。因此圖5所繪示的正方形ABCD可同時(shí)被稱(chēng)作菱形、矩形和平行四邊形。
[0051] 圖6是根據(jù)本發(fā)明的一實(shí)施例所繪示位于立體結(jié)構(gòu)中的柱狀體陣列的上視圖。和 圖5 -樣每一個(gè)圓點(diǎn)代表相對(duì)應(yīng)的柱狀體615的橫向位置。雖然為了清楚標(biāo)示起見(jiàn)圖6省 略了大部份元件的繪示，但此一結(jié)構(gòu)仍包含圖2中的所有其他元件。其中，圖6繪示了五條 串行選擇線(xiàn)612-1至612-5(統(tǒng)稱(chēng)為串行選擇線(xiàn)612)和以及八條位線(xiàn)620。
[0052] 和圖5類(lèi)似，圖6中的每一條串行選擇線(xiàn)612分別與不同柱狀體615的子集交叉， 并通過(guò)這些交叉定義出多個(gè)選擇柵極。同樣地，每一條位線(xiàn)620分別疊置于一個(gè)柱狀體615 上，每一個(gè)柱狀體615位于一條位線(xiàn)620下方。然而，在圖6中，柱狀體615會(huì)排列成行而 與位線(xiàn)620直交。每一行中的柱狀體615與只隔行的下一條位線(xiàn)交叉；且這些交錯(cuò)排列的 行（alternating rows)平移（shift)，以便與交錯(cuò)排列的位線(xiàn)的集合（alternating sets of the bit lines)交叉。圖7是繪示圖6的排列方式的另一種樣態(tài)。其中的柱狀體615 除了數(shù)量較圖1更多外，是根據(jù)圖1所繪示。同時(shí)圖7所繪示的柱狀體615、串行選擇線(xiàn)612 和位線(xiàn)620的數(shù)量少于圖6。二圖同時(shí)都繪示有一組平行四邊形ABCD單元胞。
[0053] 柱狀體615的交錯(cuò)成行的排列方式以及行的平移提供了兩個(gè)好處。第一個(gè)，假如 d是兩柱狀體615在垂直位線(xiàn)620方向的距離，則可以采用較窄的間隔p = d/2來(lái)形成位 線(xiàn)620。不需要減少網(wǎng)格中相鄰兩柱狀體615的距離，即可容納較高密度的位線(xiàn)。第二，可 以減少串行選擇線(xiàn)612的數(shù)量。因?yàn)榇羞x擇線(xiàn)612 (平行位線(xiàn)的方向）的寬度，被加寬到 足以與兩行的柱狀體615交叉。換句話(huà)說(shuō)，每一條串行選擇線(xiàn)612的寬度足以與單元胞的4 個(gè)柱狀體615交叉。例如，在圖6和圖7中，一條串行選擇線(xiàn)612與單元胞AB⑶的4個(gè)柱 狀體615交叉。此外，僅管與兩行柱狀體615交叉，這些串行選擇線(xiàn)612其中一者與這些位 線(xiàn)620其中一者的每一個(gè)交叉，仍可唯一地（uniquely)使網(wǎng)格中的單一個(gè)柱狀體615致能 (enable)。這是因?yàn)?，活化一個(gè)字線(xiàn)導(dǎo)電層11和一條串行選擇線(xiàn)612仍可以在位線(xiàn)620中 唯一地選擇出單一個(gè)存儲(chǔ)單元。因此圖6和圖7所繪示的平行四邊形網(wǎng)格，皆可以達(dá)到具 有高密度的位線(xiàn)620的目的，進(jìn)而通過(guò)增加平行操作，以及使用較少串行選擇線(xiàn)612來(lái)得到 更高的數(shù)據(jù)處理速率，并減少干擾、電力消耗；并且更進(jìn)一步通過(guò)降低單元胞電容，來(lái)促進(jìn) 數(shù)據(jù)處理速率。
[0054] 圖8A至圖8D(統(tǒng)稱(chēng)為圖8)是繪示平行四邊形單元胞的多種好處。圖8A是繪示 位于如圖3所繪示的傳統(tǒng)網(wǎng)格中的單元胞。在此例子中，柱狀體A和B中心到中心的距離， 與柱狀體C和D中心到中心的距離相等，且大致上由柱狀體的直徑加上最小柵極厚度G來(lái) 加以決定。但是因?yàn)樵O(shè)計(jì)準(zhǔn)則（design rule)在串行選擇線(xiàn)812-1和812-2(統(tǒng)稱(chēng)為串行 選擇線(xiàn)812)之間所要求的額外空間S，以及因?yàn)楦鼑?yán)格的邊緣柵極準(zhǔn)則（edge gate rule) G，柱狀體A和C二者之間，以及柱狀體B和D二者之間，在位線(xiàn)方向的距離，必需大于柱狀 體A和B二者之間，以及柱狀體C和D二者之間的距離。
[0055] 在圖8B中，位于上方一行的柱狀體已被向右平移了一段距離，此段距離為二柱狀 體之間距離的二分之一。此一單元胞現(xiàn)在變成非矩形的平行四邊形。由于，位線(xiàn)不需要和 串行選擇線(xiàn)一樣寬，甚至不需要和柱狀體一樣寬。在圖8B的結(jié)構(gòu)中，可以容納兩倍的位線(xiàn)， 因此通過(guò)平行操作的增加可使數(shù)據(jù)處理速率加倍。位線(xiàn)的間隔可以降低至P = d/2。其中 d是柱狀體之間在垂直位線(xiàn)方向的距離。但由于交錯(cuò)的柱狀體位于交錯(cuò)的位線(xiàn)820的下方， 可以通過(guò)將串行選擇線(xiàn)812-1和812-2合并成如圖8C所繪示的單一串行選擇線(xiàn)813的方 式來(lái)一起進(jìn)行譯碼。通過(guò)此一方法可以降低串行選擇線(xiàn)的數(shù)量，進(jìn)而通過(guò)降低單元胞電容 來(lái)降低干擾、電力消耗并增進(jìn)數(shù)據(jù)處理速率。最后，合并的串行選擇線(xiàn)以及設(shè)計(jì)準(zhǔn)則在位線(xiàn) 方向的空間限制都可以被放寬。由于，不在需要額外空間S和邊緣柵極準(zhǔn)則G，如圖8D所繪 示，兩行柱狀體在位線(xiàn)方向的空間（距離）會(huì)被減少。兩條串行選擇線(xiàn)813在位線(xiàn)方向的 距離，也會(huì)因此而減少。
[0056] 單元胞在位線(xiàn)方向的高（height)減少，同時(shí)會(huì)使單元胞的面積變小。在圖8A中， 圖8A所繪示的單元胞的面積變?yōu)镮 ><麗,大于d2,因?yàn)镮的長(zhǎng)度大于d。圖8B和圖8C 所繪示的單元胞的面積維持不變。但由于圖8D中單元胞在位線(xiàn)方向的高度短于圖8B和圖 8C所繪示的單元胞在位線(xiàn)方向的高度，因此圖8D所繪示的單元胞的面積小于圖8B和圖8C 所繪示的單元胞的面積。
[0057] 在一個(gè)較佳的實(shí)施例之中，單元胞在位線(xiàn)方向的高會(huì)被降低，直到位于平行四邊 形各邊的柱狀體彼此之間的距離保持恒定。也就是說(shuō)，線(xiàn)段萬(wàn)萬(wàn)、I和@的長(zhǎng)度 都等于d，且這個(gè)平形四邊形維菱形。更佳地，此一菱形較窄的內(nèi)角為60°，因此線(xiàn)段^的 長(zhǎng)度也等于d。在此一實(shí)施例之中，單元胞的面積的最小值只有（V 3/2) Xd2。
[0058] 上述將排列成行的柱狀體往垂直位線(xiàn)方向平移的技術(shù)，可以擴(kuò)展至以不同程度 (by different amounts)來(lái)平移更多行數(shù)（a larger number of rows)的柱狀體。例如圖 9繪示三行相鄰的柱狀體。每一行柱狀體相對(duì)于鄰接行（immediately adjacent row)的柱 狀體平移了 d/3的距離，結(jié)果可以容納3倍的字線(xiàn)820,因此大幅地增加了平行操作。字線(xiàn) 的間隔可以降低至P = d/3,且單一的合并串行選擇線(xiàn)可以將網(wǎng)格中串行選擇線(xiàn)的數(shù)目減 少至原來(lái)的2/3。故而，通過(guò)降低單元胞電容來(lái)更進(jìn)一步降低干擾和電力消耗，并更進(jìn)一步 增進(jìn)數(shù)據(jù)處理速率。最后，橫跨柱狀體網(wǎng)格的合并串行選擇線(xiàn)、設(shè)計(jì)準(zhǔn)則所要求位于串行選 擇線(xiàn)之間（inter-SSLs)的空間S和雙柵極厚度（dual gate thicknesses)G也會(huì)減少。
[0059] 類(lèi)似的情形，圖10繪示相鄰的5行柱狀體，每一行相對(duì)于鄰接行的柱狀體平移了 d/5的距離，結(jié)果可以容納5倍的字線(xiàn)1020,因此更大幅地增加了平行操作。字線(xiàn)的間隔可 以降低至p = d/5,且單一的合并串行選擇線(xiàn)可以將網(wǎng)格中串行選擇線(xiàn)的數(shù)目減少至原來(lái) 的4/5。故而，通過(guò)降低單元胞電容來(lái)更進(jìn)一步降低干擾和電力消耗，并更進(jìn)一步增進(jìn)數(shù)據(jù) 處理速率。最后，橫跨柱狀體網(wǎng)格的合并串行選擇線(xiàn)、設(shè)計(jì)準(zhǔn)則所要求位于串行選擇線(xiàn)之間 的空間S和嚴(yán)格概極厚度設(shè)計(jì)準(zhǔn)則（severity of the gate thicknesses design rule) G 也會(huì)減少得更多。
[0060] -般而言，上述將排列成行的柱狀體往垂直位線(xiàn)方向平移的技術(shù)，可以擴(kuò)展至將 多行柱狀體平移一段相對(duì)于鄰接行的柱狀體d/n的距離。結(jié)果可以容納η倍的字線(xiàn)1020， 因此大幅地增加了平行操作。字線(xiàn)的間隔可以降低至P = d/n，且單一的合并串行選擇線(xiàn)可 以將網(wǎng)格中串行選擇線(xiàn)的數(shù)目減少致原來(lái)的（n-l)/n。最后，橫跨柱狀體網(wǎng)格的合并串行選 擇線(xiàn)、設(shè)計(jì)準(zhǔn)則所要求位于串行選擇線(xiàn)之間的空間S和G也會(huì)減少。
[0061] 請(qǐng)?jiān)賲⒄請(qǐng)D9,可以觀察到網(wǎng)格中的柱狀體被橫向配置，而在平面圖（plan view) 上形成多條柱狀體扁平電纜（lines of pillars)，如圖的虛線(xiàn)所示的「柱狀體扁平電纜 (pillar lines)」930-1、930-2、930-3和930-4(統(tǒng)稱(chēng)為柱狀體扁平電纜930)(其中，柱狀 體扁平電纜930本身僅是為了清楚可視起見(jiàn)才繪示于圖上，并不代表有實(shí)體特征存在于元 件之中）。這些柱狀體扁平電纜彼此平行，且與位線(xiàn)920以θ>〇°的銳角交叉。此外，還可 以觀察到每一條柱狀體扁平電纜在每一條串行選擇線(xiàn)912的區(qū)域中都具有3個(gè)柱狀體。每 一條柱狀體扁平電纜的3個(gè)柱狀體共同和單一條串行選擇線(xiàn)912重疊。
[0062] 類(lèi)似的情形，請(qǐng)參照?qǐng)D10,可以觀察到網(wǎng)格中的柱狀體是被橫向配置，而在平面圖 上形成多條柱狀體扁平電纜，如圖的虛線(xiàn)所示的「柱狀體扁平電纜」1030-1、1030-2、1030-3 和1030-4 (統(tǒng)稱(chēng)為柱狀體扁平電纜1030)。這些柱狀體扁平電纜彼此平行，且與位線(xiàn)1020以 θ>〇°的銳角交叉。此外，還可以觀察到每一條柱狀體扁平電纜在每一條串行選擇線(xiàn)1012 的區(qū)域中都具有5個(gè)柱狀體。每一條柱狀體扁平電纜的5個(gè)柱狀體共同和單一條串行選擇 線(xiàn)1012重疊。
[0063] 同樣地，在一般情況下，每一個(gè)η的值是網(wǎng)格中柱狀體被橫向配置，而在平面圖上 形成多條柱狀體扁平電纜的個(gè)數(shù)。這些柱狀體扁平電纜彼此平行，且與位線(xiàn)以θ>〇°的銳 角交叉。此外，每一條柱狀體扁平電纜在每一條串行選擇線(xiàn)的區(qū)域中都具有η個(gè)柱狀體。每 一條柱狀體扁平電纜的η個(gè)柱狀體共同和單一條串行選擇線(xiàn)重疊。
[0064] 因此，將排列成行的柱狀體往垂直位線(xiàn)方向平移可以窄化位線(xiàn)的間隔，同時(shí)加寬 串行選擇線(xiàn)。然而，理想的平移距離是應(yīng)避免導(dǎo)致位線(xiàn)間距變窄的程度超過(guò)原來(lái)的1/10。 這是因?yàn)椋瑵M(mǎn)足最小化柱狀體-柱狀體距離的設(shè)計(jì)準(zhǔn)則，可能不能滿(mǎn)足規(guī)定位線(xiàn)的間距需 具有最小距離的設(shè)計(jì)準(zhǔn)則。加上，位線(xiàn)的間距若變窄超過(guò)原來(lái)的1/10,可能無(wú)法達(dá)到所需的 工藝規(guī)格，以使預(yù)期需要疊置于柱狀體上的位線(xiàn)對(duì)準(zhǔn)柱狀體，或者是使預(yù)期需要錯(cuò)開(kāi)柱狀 體的位線(xiàn)錯(cuò)開(kāi)柱狀體。當(dāng)η的值大于10 (η>10)時(shí)，上述風(fēng)險(xiǎn)將會(huì)顯著提高。由于影響位線(xiàn) 間隔尺寸d/n的縮小因素是與柱狀體之間的距離d的縮小因素相同，因此η值的限制與工 藝尺寸的縮?。╬rocess shrinking)并無(wú)關(guān)連。η的值較佳小于或等于10 (η < 10)。且η 的值必須是整數(shù)。
[0065] 本文所用的給定值（given value)是「響應(yīng)（responsive)」一個(gè)先前值 (predecessor value)，如果此先前值影響了給定值。如果有中間工藝元件、步驟或時(shí)段，給 定值仍會(huì)「響應(yīng)」先前值。如果此中間工藝元件或步驟與一個(gè)以上的值結(jié)合，中間工藝元件 或步驟的輸出信號(hào)被認(rèn)為是「響應(yīng)」每一個(gè)輸入值。如果給定值等于先前值，這僅僅是一個(gè) 退化情況（degenerate case)，其中該給定值仍然被認(rèn)為是「響應(yīng)」該先前值。給定值對(duì)另 一值的「依賴(lài)程度（dependency)」也可作類(lèi)似的定義。
[0066] 本文所用的某一信息項(xiàng)目（an item of information)的「識(shí)別 (identification)」，并不需要該信息項(xiàng)目的直接說(shuō)明（direct specification)。信息可 以通過(guò)間接的一個(gè)或多層（one or more layers of indirection)簡(jiǎn)單地參照一實(shí)體信息 (actual information)進(jìn)而在某一個(gè)領(lǐng)域中被「識(shí)別（identified)」，或者通過(guò)識(shí)別一或 多個(gè)不同的信息項(xiàng)目而被識(shí)別。其中，這些不同的信息項(xiàng)目整體加總起來(lái)足以確定信息的 實(shí)體項(xiàng)目（actual item of information)。另外，本文所用的「確定（determine)」一詞的 意思和「確認(rèn)（identify)」相同。
[0067] 本文揭露了個(gè)別獨(dú)立的技術(shù)特征或二個(gè)或多個(gè)這些獨(dú)立技術(shù)特征的組合。在某個(gè) 程度上，該技術(shù)領(lǐng)域具有通常知識(shí)者可以基于本說(shuō)明書(shū)的整體說(shuō)明，按照一般知識(shí)來(lái)實(shí)施 這些個(gè)別獨(dú)立的技術(shù)特征與技術(shù)特征的組合。無(wú)論這些個(gè)別獨(dú)立的技術(shù)特征與技術(shù)特征的 組合是否解決了本文所述的問(wèn)題，且不會(huì)限制本發(fā)明的權(quán)利要求范圍。本案所揭露的實(shí)施 例可以包含這些個(gè)別獨(dú)立的技術(shù)特征與技術(shù)特征的組合。基于前述理由，本發(fā)明所屬技術(shù) 領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。
[0068] 雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技 術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。例 如，盡管在本文的實(shí)施例中是使用垂直通道的電荷儲(chǔ)存存儲(chǔ)單元來(lái)進(jìn)行描述。柱狀體和其 他類(lèi)型的存儲(chǔ)單元仍可以利用本發(fā)明的各種技術(shù)特征，而不必實(shí)現(xiàn)本文所述的所有優(yōu)點(diǎn)。 尤其是，但不限于，各種變化類(lèi)形、建議或本文有關(guān)技術(shù)背景的段落中任何和所有通過(guò)引用 并入方式被納入本說(shuō)明書(shū)的內(nèi)容，都被納入本發(fā)明說(shuō)明書(shū)的實(shí)施例之中。另外，各種變化類(lèi) 形、建議或本文有關(guān)技術(shù)背景的段落中任何和所有通過(guò)引用并入方式被納入本說(shuō)明書(shū)的內(nèi) 容，也都被認(rèn)為已被本案的其他實(shí)施例所教示。本文所描述的實(shí)施例僅是被選擇來(lái)對(duì)本發(fā) 明的原理和其實(shí)際應(yīng)用作最好的解釋?zhuān)M(jìn)而使本領(lǐng)域中具有通常知識(shí)者能夠理解本發(fā)明的 各種實(shí)施例和各種適合于達(dá)到預(yù)期特定用途的修改與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視 隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【主權(quán)項(xiàng)】
1. 一種位于一基材上的存儲(chǔ)器元件，包括： 一多層疊層結(jié)構(gòu)（multilevel stack),具有多個(gè)導(dǎo)電層，每一運(yùn)些導(dǎo)電層平行該基 材； 多個(gè)柱狀體，與該基材直交（oriented orthogonally),每一運(yùn)些柱狀體包含多個(gè)串連 的存儲(chǔ)單元，位于運(yùn)些柱狀體與運(yùn)些導(dǎo)電層的交叉點(diǎn)上； 多條串行選擇線(xiàn)，平行該基材，且位于運(yùn)些導(dǎo)電層上方，每一運(yùn)些串接選擇線(xiàn)與運(yùn)些柱 狀體中一各自不同的柱狀體子集（a respective distinct subset of pillars)交叉，并 在運(yùn)些柱狀體與運(yùn)些串行選擇線(xiàn)的每一交叉點(diǎn)分別定義出一柱狀體選擇柵極；W及 多條平行的位線(xiàn)，位于平行該基材，且高于運(yùn)些串行選擇線(xiàn)的一階層（layer)上，每一 運(yùn)些位線(xiàn)疊置于（superpose)該各自不同的柱狀體子集上，且每一運(yùn)些柱狀體位于運(yùn)些位 線(xiàn)之一者的下方； 其中，運(yùn)些多個(gè)柱狀體中的多個(gè)柱狀體排列成具有兩個(gè)橫向空間維度（lateral dimensions)的一規(guī)律網(wǎng)格，該規(guī)律網(wǎng)格具有一單元胞（unit cell),該單元胞包含位于一 平行四邊形（parallelogram)的四個(gè)頂點(diǎn)的四個(gè)柱狀體A、B、C和D， 該柱狀體B是位于該規(guī)律網(wǎng)格中最靠近該柱狀體A者， 該柱狀體C是不與該柱狀體A和該柱狀體B共線(xiàn)（non-collinear with),但在該規(guī)律 網(wǎng)格中最靠近該柱狀體A者， 該平行四邊形是一非矩形平行四邊形（non-rectangular parallelogram)，且具有一 線(xiàn)段垂直運(yùn)些位線(xiàn)。2. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其中每一運(yùn)些存儲(chǔ)單元具有一垂直通道結(jié)構(gòu)、 一電荷儲(chǔ)存層W及一絕緣層。3. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其中在該規(guī)律網(wǎng)格中，運(yùn)些多個(gè)柱狀體中的每 一對(duì)柱狀體，在平行運(yùn)些位線(xiàn)的一方向上并未彼此對(duì)準(zhǔn)，但彼此分離，并在直交于運(yùn)些位線(xiàn) 的一橫向維度上具有至少大于d/10的一距離，其中d為該線(xiàn)段萬(wàn)^的長(zhǎng)度。4. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其中該平行四邊形的四邊等長(zhǎng)。5. 根據(jù)權(quán)利要求4所述的存儲(chǔ)器元件，其中該平行四邊形的一線(xiàn)段瓦^(guò)的長(zhǎng)度等于該 線(xiàn)段述5的長(zhǎng)度。6. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其中在該規(guī)律網(wǎng)格中，運(yùn)些多個(gè)柱狀體中的每 一對(duì)柱狀體，在平行運(yùn)些位線(xiàn)的一方向上并未彼此對(duì)準(zhǔn)，但彼此分離，并在直交于運(yùn)些位線(xiàn) 的一橫向維度上具有為d/n的一距離，其中d為該線(xiàn)段；]^的長(zhǎng)度，11是包含2至10之間的 整數(shù)。7. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其中運(yùn)些串行選擇線(xiàn)包括多個(gè)矩形，每一運(yùn)些 矩形具有直交于運(yùn)些位線(xiàn)的一邊； 其中運(yùn)些串行選擇線(xiàn)中的一個(gè)與運(yùn)些位線(xiàn)中的一個(gè)的每一個(gè)交叉，可唯一地 (uniquely)識(shí)別運(yùn)些多個(gè)柱狀體中的單一個(gè)柱狀體； 其中運(yùn)些串行選擇線(xiàn)的特定一個(gè)，在平行該位線(xiàn)的一方向被加寬到足W使該特定串行 選擇線(xiàn)至少與運(yùn)些單元胞的一特定者中的該柱狀體A和C交叉。8. 根據(jù)權(quán)利要求7所述的存儲(chǔ)器元件，其中該特定串行選擇線(xiàn)在平行該位線(xiàn)的一方向 的寬度，足W使該特定串行選擇線(xiàn)與運(yùn)些單元胞的一特定者中的4個(gè)柱狀體交叉。9. 根據(jù)權(quán)利要求8所述的存儲(chǔ)器元件，其中該平行四邊形的四邊等長(zhǎng)。10. 根據(jù)權(quán)利要求7所述的存儲(chǔ)器元件，其中該平行四邊形的四邊等長(zhǎng)。11. 根據(jù)權(quán)利要求7所述的存儲(chǔ)器元件，其中該特定串行選擇線(xiàn)在平行該位線(xiàn)的一方 向的寬度，足W使該特定串行選擇線(xiàn)與分別位于不相鄰的二運(yùn)些單元胞中的至少2個(gè)柱狀 體交叉，其中該不相鄰的二運(yùn)些單元胞是在未垂直該位線(xiàn)的一方向上彼此分離。12. -種位于一基材上的存儲(chǔ)器元件，包括： 一多層疊層結(jié)構(gòu)，具有多個(gè)導(dǎo)電層，每一運(yùn)些導(dǎo)電層平行該基材； 多個(gè)柱狀體，與該基材直交，每一運(yùn)些柱狀體包含多個(gè)串連的存儲(chǔ)單元，位于運(yùn)些柱狀 體與運(yùn)些導(dǎo)電層的交叉點(diǎn)上； 多條串行選擇線(xiàn)，平行該基材，且位于運(yùn)些導(dǎo)電層上方，且形狀為多個(gè)矩形，每一運(yùn)些 矩形具有直交于運(yùn)些位線(xiàn)的一邊，每一運(yùn)些串接選擇線(xiàn)與運(yùn)些柱狀體中一各自不同的柱狀 體子集交叉，并在運(yùn)些柱狀體與運(yùn)些串行選擇線(xiàn)的每一交叉點(diǎn)分別定義出一柱狀體選擇柵 極；化及 多條平行的位線(xiàn)，位于平行該基材，且高于運(yùn)些串行選擇線(xiàn)的一階層上，每一運(yùn)些位線(xiàn) 疊置于該各自不同的柱狀體子集上，且每一運(yùn)些柱狀體位于運(yùn)些位線(xiàn)之一者的下方； 其中，運(yùn)些多個(gè)柱狀體中的多個(gè)柱狀體被橫向配置，而在一平面圖（plan view)上 形成多條柱狀體扁平電纜（lines Of pillars),運(yùn)些柱狀體扁平電纜與運(yùn)些位線(xiàn)W大于 0° (0〉〇° )的一銳角交叉；每一運(yùn)些柱狀體扁平電纜具有n個(gè)（n〉l)柱狀體，所有的運(yùn) 些柱狀體都和運(yùn)些串行選擇線(xiàn)中的一特定共同串行選擇線(xiàn)交叉。13. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器元件，其中n的值小于或等于10。14. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器元件，其中n是包含2至10之間的一整數(shù)。15. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器元件，其中每一運(yùn)些位線(xiàn)與運(yùn)些平行的柱狀體扁平 電纜恰好交叉于運(yùn)些柱狀體扁平電纜的一個(gè)中的一柱狀體上。16. 根據(jù)權(quán)利要求15所述的存儲(chǔ)器元件，其中與該特定共同串行選擇線(xiàn)交叉的所有運(yùn) 些位線(xiàn)，也與運(yùn)些柱狀體扁平電纜的一個(gè)中的一柱狀體交叉。17. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器元件，其中在垂直運(yùn)些位線(xiàn)的一方向，一長(zhǎng)度在垂 直運(yùn)些位線(xiàn)的該方向超過(guò)運(yùn)些位線(xiàn)的化倍，每一第n條運(yùn)些位線(xiàn)與運(yùn)些柱狀體扁平電纜的 一不同者中的一柱狀體交叉相交。
【文檔編號(hào)】G11C16/00GK106033791SQ201510101263
【公開(kāi)日】2016年10月19日
【申請(qǐng)日】2015年3月9日
【發(fā)明人】陳士弘
【申請(qǐng)人】旺宏電子股份有限公司