專利名稱：金屬氧化物半導(dǎo)體晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，且更具體言之，涉及一種能防止飽和電流變化的金屬氧化物半導(dǎo)體(MOS)晶體管。
背景技術(shù)：
通常，由于溫度變化，在金屬氧化物半導(dǎo)體(MOS)晶體管的源與漏之間產(chǎn)生的飽和電流會(huì)發(fā)生變化。也就是說，由于溫度變化，包括MOS晶體管的集成電路，如恒定電壓產(chǎn)生電路或延遲電路，之特征會(huì)發(fā)生變化。若該集成電路之特征基于預(yù)定條件，如溫度及壓力，而發(fā)生很大的變化，則該集成電路不可正常操作。
因此，在制造步驟期間，在苛刻溫度，如-10℃或90℃，測(cè)試集成電路，以篩選出缺陷電路。因?yàn)樵撊毕蓦娐凡豢杀皇褂谜呤褂?，所以需要制造不管溫度如何變化均可以穩(wěn)定操作的MOS晶體管。
圖1為一示意性電路圖，其展示了包括傳統(tǒng)MOS晶體管的傳統(tǒng)恒定電壓產(chǎn)生電路。
如圖所示，該傳統(tǒng)恒定電壓產(chǎn)生電路包括第一及第二n型金屬氧化物半導(dǎo)體(NMOS)晶體管M1及M2；第一及第二p型金屬氧化物半導(dǎo)體(PMOS)晶體管M3及M4；及電阻器R。
該第二NMOS晶體管M2的源耦合到地GND。該第二NMOS晶體管M2的柵耦合到該第一NMOS晶體管M1的柵。該第一NMOS晶體管M1的柵亦耦合到該第一NMOS晶體管M1的漏。該第一NMOS晶體管M1的源耦合到該電阻器R的第一端子且該電阻器R的第二端子連接到該地GND。
第一PMOS晶體管M3及第二PMOS晶體管M4的每個(gè)源連接到電源電壓VCC。第一PMOS晶體管M3及第二PMOS晶體管M4的每個(gè)柵相互耦合。第一PMOS晶體管M3的漏及第二PMOS晶體管M4的漏分別耦合至第一NMOS晶體管M1的漏及第二NMOS晶體管M4的漏。
第一及第二PMOS晶體管M3及M4充當(dāng)電流鏡電路，用于操作第一及第二NMOS晶體管M1及M2。圖1中所示的MOS晶體管M1至M4充當(dāng)Widlar型電流鏡電路，用于產(chǎn)生恒定電壓VR0。
在這里，應(yīng)注意電阻器R連接于第一NMOS晶體管M1與地GND之間。下文中將描述電阻器R的作用。
圖2為每個(gè)MOS晶體管的布局，如包括在圖1中所示的傳統(tǒng)恒定電壓產(chǎn)生電路中的M1。
如圖所示，第一NMOS晶體管M1包括柵線201、源區(qū)202及漏區(qū)203。
源區(qū)202及漏區(qū)203中的每一個(gè)包括多個(gè)接觸，如，包括于源區(qū)202中的接觸204及包括于漏區(qū)203中的接觸205，用于提供功率和連接內(nèi)部元件。柵線201還包括接觸，如206。在這里，應(yīng)注意包括于源區(qū)202中的接觸的數(shù)目與包括于漏區(qū)203中的接觸的數(shù)目相同。
另外，第一NMOS晶體管M1的尺寸由寬度與長(zhǎng)度之比來確定。該長(zhǎng)度對(duì)應(yīng)于源區(qū)202與漏區(qū)203之間的距離，且該寬度對(duì)應(yīng)于柵線201與源區(qū)202或漏區(qū)203之間的切線的長(zhǎng)度。
同時(shí)，如上所述，由于不穩(wěn)定之溫度，具有諸如圖2中所示布局的結(jié)構(gòu)的傳統(tǒng)MOS晶體管的飽和電流可被異常地改變。因此，具有傳統(tǒng)MOS晶體管的傳統(tǒng)恒定電壓產(chǎn)生電路可被異常地操作。
因此，為補(bǔ)償上述恒定電壓產(chǎn)生電路性能的變化，需要將電阻器R連接于第一NMOS晶體管M1與地GND之間。也就是說，為減少由溫度變化引起的特征的變化，適當(dāng)調(diào)整電阻器R的電阻及第一NMOS晶體管M1的尺寸。

發(fā)明內(nèi)容
因此，本發(fā)明的目標(biāo)在于提供一種金屬氧化物半導(dǎo)體(MOS)晶體管，其能穩(wěn)定地操作以響應(yīng)溫度變化。
根據(jù)本發(fā)明的一方面，提供一種金屬氧化物半導(dǎo)體(MOS)晶體管，其包括具有至少一個(gè)源接觸的源區(qū)；具有至少一個(gè)漏接觸的漏區(qū)；及連接于該源區(qū)與該漏區(qū)之間的柵，其中包括在該源區(qū)中的源接觸的數(shù)目不同于包括在該源區(qū)中的漏接觸的數(shù)目。
根據(jù)本發(fā)明的另一方面，提供一種恒定電壓產(chǎn)生電路，其包括用于接收電源電壓的第一MOS晶體管；用于接收電源電壓的第二MOS晶體管，該第二MOS晶體管的柵耦合至該第一MOS晶體管的柵；連接于該第一MOS晶體管與地之間的第三MOS晶體管；及連接于該第二MOS晶體管與地之間的第四MOS晶體管，第三MOS晶體管的柵耦合至該第四MOS晶體管的柵，其中每個(gè)MOS晶體管包括具有至少一個(gè)源接觸的源區(qū)，具有至少一個(gè)漏接觸的漏區(qū)及柵，包括于該源區(qū)中的源接觸的數(shù)目不同于包括于該漏區(qū)中的漏接觸的數(shù)目。


通過下面結(jié)合附圖對(duì)優(yōu)選實(shí)施例的描述，本發(fā)明的上述及其它目的和特征將變得顯而易見，其中圖1為展示傳統(tǒng)恒定電壓產(chǎn)生電路的示意性電路圖；圖2為包括在圖1中所示的傳統(tǒng)恒定電壓產(chǎn)生電路中的MOS晶體管的布局；圖3為展示根據(jù)本發(fā)明優(yōu)選實(shí)施例的MOS晶體管的布局；圖4A為顯示根據(jù)本發(fā)明優(yōu)選實(shí)施例的NMOS晶體管的電阻特征的第一模擬結(jié)果圖；圖4B為顯示根據(jù)本發(fā)明優(yōu)選實(shí)施例的PMOS晶體管的電阻特征的第二模擬結(jié)果圖；圖5A為顯示圖4A中所示的NMOS晶體管的源-漏電流及柵-源電壓的第三模擬結(jié)果圖；
圖5B為顯示圖4B中所示的PMOS晶體管的源-漏電流及柵-源電壓的第四模擬結(jié)果圖；圖6A為展示圖4A中所示的NMOS晶體管的飽和電流變化的第五模擬結(jié)果的圖表；圖6B為展示圖4B中所示的PMOS晶體管的飽和電流變化的第六模擬結(jié)果的圖表；圖7A及7B為分別展示圖6A及6B中所示的模擬結(jié)果圖。
圖8為展示根據(jù)本發(fā)明的恒定電壓產(chǎn)生電路的示意性電路圖。
具體實(shí)施例方式
下文中，將參照附圖細(xì)描述根據(jù)本發(fā)明的金屬氧化物半導(dǎo)體(MOS)晶體管。
圖3為展示根據(jù)本發(fā)明優(yōu)選實(shí)施例的MOS晶體管的布局圖。
如圖所示，MOS晶體管包括柵線301、源區(qū)302及漏區(qū)303。源區(qū)302及漏區(qū)303中的每一個(gè)包括至少一個(gè)接觸，如，包括在源區(qū)302中的304及包括在漏區(qū)303中的305，用于提供功率和連接內(nèi)部元件。
如圖3中所示，MOS晶體管的尺寸由寬度與長(zhǎng)度之比確定。
在這里，與傳統(tǒng)MOS晶體管相比，包括在源區(qū)302中的接觸的數(shù)目小于包括在漏區(qū)303中的接觸的數(shù)目。另外，長(zhǎng)度小于傳統(tǒng)MOS晶體管的長(zhǎng)度。
當(dāng)源區(qū)302接觸的數(shù)目減少時(shí)，源接觸電阻增加。因?yàn)樵唇佑|電阻增加，所以源接觸電阻對(duì)于溫度變化相對(duì)更敏感。也就是說，由溫度變化引起的MOS晶體管特征的變化是由源接觸電阻的變化來補(bǔ)償。在這里，盡管電流流動(dòng)(current flow)隨著源接觸電阻的增加而減少，但是該電流減少通過減少長(zhǎng)度被補(bǔ)償。
圖4A為顯示當(dāng)溫度不同變化時(shí)，根據(jù)本發(fā)明的優(yōu)選實(shí)施例的n型金屬氧化物半導(dǎo)體(NMOS)晶體管的電阻特征的第一模擬結(jié)果圖。
在這里，假定寬度與長(zhǎng)度之比，即W/L，為10/1。溝道電阻標(biāo)記為″1/gmmax_n(W/L＝10/1)″且源接觸電阻標(biāo)記為″BLC-N+Rc_1EA″。源接觸電阻1/gmmax_n(W/L＝10/1)展示一個(gè)源接觸的電阻。源區(qū)的電阻標(biāo)記為″N+Rsh″。
圖4B為顯示當(dāng)溫度不同變化時(shí)根據(jù)本發(fā)明優(yōu)選實(shí)施例的p型金屬氧化物半導(dǎo)體(PMOS)晶體管的電阻特征的第二模擬結(jié)果圖。
在這里，假定寬度與長(zhǎng)度之比，即W/L，為20/1。溝道電阻標(biāo)記為″1/gmmax_p(W/L＝20/1)″且源接觸電阻標(biāo)記為″BLC-P+Rc_1EA″。源接觸電阻1/gmmax_p(W/L＝20/1)展示一個(gè)源接觸的電阻。源區(qū)的電阻標(biāo)記為″P+Rsh″。
參看圖4A及4B，NMOS晶體管及PMOS晶體管的每個(gè)源接觸電阻隨著溫度升高而降低。
圖5A為顯示當(dāng)溫度變化時(shí)，NMOS晶體管的源-漏電流Id及柵-源電壓Vgs的第三模擬結(jié)果圖。
如圖所示，源-漏電流Id在柵-源電壓Vgs處隨著溫度上升而減少。
圖5B為顯示當(dāng)溫度變化時(shí)，PMOS晶體管的源-漏電流Id及柵-源電壓Vgs的第四模擬結(jié)果圖。
如圖所示，源-漏電流Id在柵-源電壓Vgs處隨著溫度上升而減少。
參看圖4A至5B，可理解由溫度變化引起的飽和電流變化及源接觸變化。通過基于該數(shù)據(jù)適當(dāng)調(diào)整源接觸的數(shù)目，可補(bǔ)償由溫度變化引起的飽和電流變化。
圖6A為展示根據(jù)源接觸的數(shù)目及溫度變化的NMOS晶體管的飽和電流變化的第五模擬結(jié)果的圖表。
如圖所示，若源接觸的數(shù)目為30，則最大溫度與最小溫度之間的飽和電流變化為27μA。然而，若源接觸的數(shù)目為1，則最大溫度與最小溫度之間的飽和電流變化為2.5μA。
圖6B為展示根據(jù)源接觸的數(shù)目及溫度變化的PMOS晶體管的飽和電流變化的第六模擬結(jié)果的圖表。
如圖所示，若源接觸的數(shù)目為30，則最大溫度與最小溫度之間的飽和電流變化為1.0μA。然而，若源接觸的數(shù)目為1，則最大溫度與最小溫度之間的飽和電流變化為0.3μA。
圖7A及7B為分別展示圖6A及6B中所示的模擬結(jié)果的圖表。如圖所示，根據(jù)溫度變化的每個(gè)飽和電流變化(Idsat)隨著源接觸數(shù)目減少而減少。
圖8為展示根據(jù)本發(fā)明的恒定電壓產(chǎn)生電路的示意性電路圖。
如圖所示，該恒定電壓產(chǎn)生電路包括第一NMOS晶體管M901、第二NMOS晶體管M902、第一PMOS晶體管M903及第二PMOS晶體管M904。在這里，包括在該恒定電壓產(chǎn)生電路的每個(gè)MOS晶體管中的源接觸的數(shù)目被適當(dāng)?shù)卮_定，以補(bǔ)償由溫度變化所引起的源與漏之間的飽和電流變化。包括在該恒定電壓產(chǎn)生電路中的每個(gè)MOS晶體管具有圖3中所示的布局。
詳言之，該第一PMOS晶體管M903的源耦合至電源電壓VCC且該第一PMOS晶體管M903的柵耦合至該第二PMOS晶體管M904的柵。類似地，該第二PMOS晶體管M904的源耦合至電源電壓VCC。該第二PMOS晶體管M904的柵與漏相互耦合。
第一NMOS晶體管M901的漏耦合至第一PMOS晶體管M903的漏且第一NMOS晶體管M901的源耦合至地GND。該第一NMOS晶體管M901的漏與柵相互耦合。類似地，該第二NMOS晶體管M903的漏耦合至該第二PMOS晶體管M904的漏且該第二NMOS晶體管M903的源耦合至地GND。
在通常由該第一NMOS晶體管M901的漏與該第一PMOS晶體管M903的漏耦合的節(jié)點(diǎn)處產(chǎn)生恒定電壓VR0。
因此，通過確定包括在該恒定電壓產(chǎn)生電路的每個(gè)MOS晶體管中的源接觸的數(shù)目以補(bǔ)償該飽和電流，該恒定電壓VR0可穩(wěn)定地產(chǎn)生而無需使用溫度變化補(bǔ)償電阻器，如，圖1中所示的R。
根據(jù)本發(fā)明的MOS晶體管不僅可用于恒定電壓產(chǎn)生電路而且亦可用于其它集成電路。
因此，根據(jù)本發(fā)明，可能減少缺陷集成電路的數(shù)目，由此可降低制造成本。
本申請(qǐng)案包含與于2004年12月28日在韓國(guó)專利局提交的韓國(guó)專利申請(qǐng)案第2004-113576號(hào)有關(guān)的主題，該案之整體內(nèi)容以引用方式并入本文中。
雖然已關(guān)于特定實(shí)施例描述了本發(fā)明，但熟習(xí)此項(xiàng)技術(shù)者將了解可在不脫離如下列申請(qǐng)專利范圍所界定的本發(fā)明的精神及范疇的情況下對(duì)本發(fā)明作出各種改變及修正。
主要元件符號(hào)說明201 柵線202 源區(qū)203 漏區(qū)204 接觸205 接觸206 接觸301 柵線302 源區(qū)303 漏區(qū)304 接觸305 接觸
權(quán)利要求
1.一種金屬氧化物半導(dǎo)體(MOS)晶體管，包含源區(qū)，其具有至少一個(gè)源接觸；漏區(qū)，其具有至少一個(gè)漏接觸；及柵，其連接于該源區(qū)與該漏區(qū)之間，其中包括在該源區(qū)中的源接觸的數(shù)目不同于包括在該源區(qū)中的漏接觸的數(shù)目。
2.如權(quán)利要求1的MOS晶體管，其中所述源接觸的數(shù)目被確定以用于增加源接觸電阻。
3.如權(quán)利要求2的MOS晶體管，其中所述源接觸的數(shù)目小于所述漏接觸的數(shù)目。
4.如權(quán)利要求3的MOS晶體管，其中該MOS晶體管的寬度與長(zhǎng)度的比被確定以用于補(bǔ)償所增加的源接觸電阻。
5.如權(quán)利要求1的MOS晶體管，其中所述源接觸的數(shù)目是基于由溫度變化引起的飽和電流變化與所述源接觸的數(shù)目之間的關(guān)系而被確定。
6.如權(quán)利要求5的MOS晶體管，其中該飽和電流變化隨著該源接觸的數(shù)目的減少而減少。
7.一種恒定電壓產(chǎn)生電路，包括第一MOS晶體管，其用于接收電源電壓；第二MOS晶體管，其用于接收該電源電壓，該第二MOS晶體管的柵耦合至該第一MOS晶體管的柵；第三MOS晶體管，其連接于該第一MOS晶體管與地之間；及第四MOS晶體管，其連接于該第二MOS晶體管與地之間，該第三MOS晶體管的柵耦合至該第四MOS晶體管的柵，其中每個(gè)MOS晶體管包括具有至少一個(gè)源接觸的源區(qū)，具有至少一個(gè)漏接觸的漏區(qū)以及柵，包括在該源區(qū)中的源接觸的數(shù)目不同于包括在該漏區(qū)中的漏接觸的數(shù)目。
8.如權(quán)利要求7的恒定電壓產(chǎn)生電路，其中所述源接觸的數(shù)目被確定以用于增加源接觸電阻。
9.如權(quán)利要求8的恒定電壓產(chǎn)生電路，其中所述源接觸的數(shù)目小于所述漏接觸的該數(shù)目。
10.如權(quán)利要求9的恒定電壓產(chǎn)生電路，其中每個(gè)MOS晶體管具有寬度及長(zhǎng)度，該長(zhǎng)度對(duì)應(yīng)于該源區(qū)與該漏區(qū)之間的距離，且該寬度對(duì)應(yīng)于該柵與該源區(qū)或該漏區(qū)之間的切線的長(zhǎng)度。
11.如權(quán)利要求10的恒定電壓產(chǎn)生電路，其中該寬度與該長(zhǎng)度的比被確定以用于補(bǔ)償所增加的源接觸電阻。
12.如權(quán)利要求7的恒定電壓產(chǎn)生電路，其中所述源接觸的數(shù)目是基于由溫度變化所引起的飽和電流變化與所述源接觸的數(shù)目之間的關(guān)系而被確定。
13.如權(quán)利要求12的恒定電壓產(chǎn)生電路，其中該飽和電流變化隨著所述源接觸的數(shù)目的減少而減少。
全文摘要
一種金屬氧化物半導(dǎo)體(MOS)晶體管，其包括具有至少一個(gè)源接觸的源區(qū)；具有至少一個(gè)漏接觸的漏區(qū)；以及連接于該源區(qū)與該漏區(qū)之間的柵，其中包括在該源區(qū)中的源接觸的數(shù)目不同于包括在該源區(qū)中的漏接觸的數(shù)目。
文檔編號(hào)H01L27/02GK1797784SQ200510087320
公開日2006年7月5日 申請(qǐng)日期2005年7月28日 優(yōu)先權(quán)日2004年12月28日
發(fā)明者崔俊基, 韓熙賢 申請(qǐng)人:海力士半導(dǎo)體有限公司