專(zhuān)利名稱(chēng)：導(dǎo)線的制造方法與結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件的制造方法與結(jié)構(gòu)，尤其涉及一種導(dǎo)線的制造方法與結(jié)構(gòu)。
背景技術(shù)：
在半導(dǎo)體工藝中，集成電路的金屬化(metallization)工藝占著舉足輕重的地位。一般而言，元件與元件之間是通過(guò)金屬導(dǎo)線的形成來(lái)加以連接。通常形成金屬導(dǎo)線的方法是在半導(dǎo)體基底上形成一層金屬層，接著再在金屬層上形成已圖形化的光阻層，并以此圖形化的光阻層為掩膜層，對(duì)金屬層進(jìn)行蝕刻工藝，以形成所需的金屬導(dǎo)線。
然而，隨著集成電路集成度(integration)增加，相對(duì)的元件中的圖形與線寬亦逐漸縮小。在金屬導(dǎo)線的線寬縮小之后，金屬導(dǎo)線的電阻率也將因而增加，這樣會(huì)產(chǎn)生較慢的電阻-電容延遲(RC delay)，進(jìn)而影響元件的反應(yīng)速度。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的就是提供一種導(dǎo)線的制造方法，能夠避免因線寬縮小，而造成導(dǎo)線電阻率增加，進(jìn)而影響元件反應(yīng)速度，而且可制造出線寬較小的導(dǎo)線。
本發(fā)明的另一目的是提供一種導(dǎo)線結(jié)構(gòu)，能夠降低導(dǎo)線的電阻率，提高工藝的可靠性，且導(dǎo)線間可具有較小的線距。
本發(fā)明提出一種導(dǎo)線的制造方法，適用于降低導(dǎo)線的電阻率，此制造方法是先提供材料層，在材料層上形成導(dǎo)體層，在導(dǎo)體層上形成圖形化的掩膜層。然后，以圖形化的掩膜層為掩膜，移除部分導(dǎo)體層。接著，在圖形化的掩膜層及其所覆蓋的導(dǎo)體層的側(cè)壁，形成間隙壁。然后，以間隙壁與圖形化的掩膜層為掩膜，移除部分導(dǎo)體層至露出材料層表面，以形成導(dǎo)線。
依照本發(fā)明的實(shí)施例所述，上述的間隙壁的形成方法例如在材料層上形成間隙壁材料層。然后，進(jìn)行蝕刻工藝，以移除部分間隙壁材料層。其中，間隙壁的材質(zhì)例如氧化硅、氮化硅、氮氧化硅或高分子材料。
依照本發(fā)明的實(shí)施例所述，上述的導(dǎo)體層的材質(zhì)例如摻雜多晶硅、鋁、銅或鋁銅合金。導(dǎo)體層的形成方法例如是濺鍍法或化學(xué)氣相沉積法。
依照本發(fā)明的實(shí)施例所述，上述的掩膜層的材質(zhì)例如是鈦(Ti)/氮化鈦(TiN)、氮氧化硅(SiON)、氧化硅、氮化硅或光阻材料。
依照本發(fā)明的實(shí)施例所述，上述圖形化的掩膜層的形成方法例如在導(dǎo)體層上形成掩膜層與圖形化的光阻層。然后，以圖形化的光阻層為掩膜，蝕刻掩膜層至露出導(dǎo)體層表面。
依照本發(fā)明的實(shí)施例所述，上述的材料層例如多晶硅層、介電層或金屬層。
本發(fā)明另提出一種導(dǎo)線結(jié)構(gòu)，導(dǎo)線結(jié)構(gòu)包括第一導(dǎo)體層與第二導(dǎo)體層，第二導(dǎo)體層位于第一導(dǎo)體層上。其中，第一導(dǎo)體層的寬度大于第二導(dǎo)體層的寬度。
依照本發(fā)明的實(shí)施例所述，上述的第一導(dǎo)體層與第二導(dǎo)體層的材質(zhì)例如摻雜多晶硅、鋁、銅或鋁銅合金。
依照本發(fā)明的實(shí)施例所述，上述的導(dǎo)線結(jié)構(gòu)還包括掩膜層，位于第二導(dǎo)體層上。其中，掩膜層的材質(zhì)例如鈦/氮化鈦、氮氧化硅、氧化硅、氮化硅或光阻材料。另外，導(dǎo)線結(jié)構(gòu)還包括間隙壁，設(shè)置于第一導(dǎo)體層上，且位于第二導(dǎo)體層與掩膜層側(cè)壁。其中，間隙壁的材質(zhì)例如氧化硅、氮化硅、氮氧化硅或高分子材料。
本發(fā)明又提出一種導(dǎo)線結(jié)構(gòu)，導(dǎo)線結(jié)構(gòu)包括第一部分與第二部分。第一部分具有第一線寬，而第二部分具有第二線寬，且第二部分設(shè)置于第一部分上。其中，第一部分的第一線寬大于第二部分的第二線寬。
依照本發(fā)明的實(shí)施例所述，上述的第一部分與第二部分的材質(zhì)例如摻雜多晶硅、鋁、銅或鋁銅合金。
依照本發(fā)明的實(shí)施例所述，上述的導(dǎo)線結(jié)構(gòu)還包括掩膜層，位于第二部分上。其中，掩膜層的材質(zhì)包括鈦/氮化鈦、氮氧化硅、氧化硅、氮化硅或光阻材料。另外，導(dǎo)線結(jié)構(gòu)還包括間隙壁，設(shè)置于第一部分上，且位于第二部分與掩膜層側(cè)壁。其中，間隙壁的材質(zhì)例如氧化硅、氮化硅、氮氧化硅或高分子材料。
本發(fā)明是利用在部分導(dǎo)體層的側(cè)壁形成間隙壁，并以此間隙壁為掩膜，形成底部較寬的導(dǎo)線。因此，可解決因線寬縮小，造成導(dǎo)線電阻率增加，而影響元件的反應(yīng)速度的問(wèn)題。而且，本發(fā)明的方法不需重新改變光掩膜的設(shè)計(jì)圖案，即可達(dá)到降低導(dǎo)線的電阻率的目的，如此一來(lái)不僅可提高工藝的可靠性，且可節(jié)省工藝的成本。另一方面，本發(fā)明的方法可突破光刻工藝的限制，利用間隙壁即可使得所制造出的導(dǎo)線間的具有較小的線距。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并結(jié)合附圖，作詳細(xì)說(shuō)明如下。


圖1A至圖1F是依照本發(fā)明實(shí)施例所繪的導(dǎo)線的制造流程剖面圖。
主要元件標(biāo)記說(shuō)明100材料層102、103、103a、103b、103c導(dǎo)體層104掩膜層104a圖形化的掩膜層106圖形化的光阻層108間隙壁
110導(dǎo)線111、113距離112、114寬度具體實(shí)施方式
圖1A至圖1F是依照本發(fā)明實(shí)施例所繪的導(dǎo)線的制造流程剖面圖。
請(qǐng)參照?qǐng)D1A，本發(fā)明的導(dǎo)線的制造方法是先提供材料層100，此材料層100例如可以是多晶硅層、介電層或是金屬層。本發(fā)明并不對(duì)材料層100作特別的限定，只要是能在其上形成導(dǎo)線以做為連接所用者皆可。接著，在材料層100上形成一層導(dǎo)體層102，其中導(dǎo)體層102的材質(zhì)例如可以是摻雜多晶硅、鋁、銅或鋁銅合金等導(dǎo)體材料，其形成方法例如可以是濺鍍法或化學(xué)氣相沉積法。
之后，請(qǐng)參照?qǐng)D1B，在導(dǎo)體層102上形成一層掩膜層104，其中掩膜層104的材質(zhì)例如是鈦(Ti)/氮化鈦(TiN)、氮氧化硅(SiON)、氧化硅、氮化硅或光阻材料。隨后，在掩膜層104上形成圖形化的光阻層106，并以圖形化的光阻層106為掩膜，蝕刻掩膜層104至暴露出導(dǎo)體層102表面，以形成圖形化的掩膜層104a(如圖1C所示)。
繼之，請(qǐng)參照?qǐng)D1D，在移除圖形化的光阻層106后，以圖形化的掩膜層104a為掩膜，移除部分導(dǎo)體層102，以形成導(dǎo)體層103。導(dǎo)體層103包括被圖形化的掩膜層104a所覆蓋的導(dǎo)體層103a與位于材料層100上的導(dǎo)體層103b。上述移除部分導(dǎo)體層102的方法，例如是采取時(shí)間模式(timemode)進(jìn)行蝕刻工藝，亦即蝕刻步驟開(kāi)始到結(jié)束之間的時(shí)間是設(shè)定好的，當(dāng)蝕刻進(jìn)行到設(shè)定的時(shí)間后即停止。
接著，請(qǐng)參照?qǐng)D1E，在圖形化的掩膜層104a及其所覆蓋的導(dǎo)體層103a的側(cè)壁，形成間隙壁108。其中，間隙壁108的形成方法例如是在材料層100上形成間隙壁材料層(未顯示)。然后，進(jìn)行蝕刻工藝，以移除部分間隙壁材料層，以形成之。另外，間隙壁108的材質(zhì)例如是氧化硅、氮化硅、氮氧化硅或高分子材料。
之后，請(qǐng)參照?qǐng)D1F，以間隙壁108與圖形化的掩膜層104a為掩膜，移除部分導(dǎo)體層102至露出材料層100表面，以形成導(dǎo)線110。
特別是，上述的間隙壁108可使得所制造出的導(dǎo)線110間的線距縮小。詳言之，間隙壁108可使得導(dǎo)線110間的線距，從距離111縮短到距離113。
以下說(shuō)明是利用本發(fā)明的方法所形成的導(dǎo)線結(jié)構(gòu)。
請(qǐng)?jiān)俅螀⒄請(qǐng)D1F，導(dǎo)線結(jié)構(gòu)包括兩個(gè)部分，其中一個(gè)部分是導(dǎo)體層103c，另一個(gè)部分是導(dǎo)體層103a。其中，導(dǎo)體層103a位于導(dǎo)體層103c上，導(dǎo)體層103a與導(dǎo)體層103c具有不同的線寬，而且導(dǎo)體層103c的寬度114大于導(dǎo)體層103a的寬度112，亦即是指導(dǎo)體層103c的線寬大于導(dǎo)體層103a的線寬。上述導(dǎo)體層103a與導(dǎo)體層103c的材質(zhì)例如是摻雜多晶硅、鋁、銅或鋁銅合金。
在一實(shí)施例中，導(dǎo)線結(jié)構(gòu)還包括掩膜層104a，位于導(dǎo)體層103a上。其中，掩膜層104a的材質(zhì)例如是鈦/氮化鈦、氮氧化硅、氧化硅、氮化硅或光阻材料。
在另一實(shí)施例中，除了掩膜層104a之外，導(dǎo)線結(jié)構(gòu)還包括間隙壁108，設(shè)置于導(dǎo)體層103c上，且位于導(dǎo)體層103a與掩膜層104a側(cè)壁。其中，間隙壁108的材質(zhì)a例如是氧化硅、氮化硅、氮氧化硅或高分子材料。
值得注意的是，在集成電路在向提高元件集成度(integration)發(fā)展時(shí)，縮小導(dǎo)線的線寬雖可以達(dá)到上述的目的，但導(dǎo)線的電阻率也將因而增加，而影響元件的反應(yīng)速度。然而，本發(fā)明是利用在部分導(dǎo)體層的側(cè)壁形成間隙壁，并以此間隙壁為掩膜，形成底部較寬的導(dǎo)線(如圖1F所示)，以解決因線寬縮小，造成導(dǎo)線電阻率增加，而影響元件的反應(yīng)速度的問(wèn)題。
另一方面，在集成電路的工藝中，利用本發(fā)明的方法不需重新改變光掩膜的設(shè)計(jì)圖案，即可達(dá)到降低導(dǎo)線的電阻率的目的，這樣，不僅可提高工藝的可靠性，且可節(jié)省工藝的成本。
除此之外，在本發(fā)明的工藝中，利用間隙壁可使得所制造出的導(dǎo)線間的線距縮小。亦即是，本發(fā)明的方法可突破光刻工藝的限制，以制造出線距較小的導(dǎo)線。
雖然本發(fā)明已以較佳實(shí)施例披露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動(dòng)與改進(jìn)，因此本發(fā)明的保護(hù)范圍，應(yīng)當(dāng)以權(quán)利要求書(shū)所界定者為準(zhǔn)。
權(quán)利要求
1.一種導(dǎo)線的制造方法，適用于降低該導(dǎo)線的電阻率，其特征在于，包括提供材料層，在該材料層上形成導(dǎo)體層；在該導(dǎo)體層上形成圖形化的掩膜層；以該圖形化的掩膜層為掩膜，移除部分該導(dǎo)體層；在該圖形化的掩膜層及其所覆蓋的該導(dǎo)體層的側(cè)壁，形成間隙壁；以及以該間隙壁與該圖形化的掩膜層為掩膜，移除部分該導(dǎo)體層至暴露出該材料層表面，以形成導(dǎo)線。
2.根據(jù)權(quán)利要求1所述的導(dǎo)線的制造方法，其特征是，所述的間隙壁的形成方法包括在該材料層上形成間隙壁材料層；以及進(jìn)行蝕刻工藝，以移除部分該間隙壁材料層。
3.根據(jù)權(quán)利要求1所述的導(dǎo)線的制造方法，其特征是，所述的間隙壁的材質(zhì)包括氧化硅、氮化硅、氮氧化硅或高分子材料。
4.根據(jù)權(quán)利要求1所述的導(dǎo)線的制造方法，其特征是，所述的導(dǎo)體層的材質(zhì)包括摻雜多晶硅、鋁、銅或鋁銅合金。
5.根據(jù)權(quán)利要求1所述的導(dǎo)線的制造方法，其特征是，所述的導(dǎo)體層的形成方法包括濺鍍法或化學(xué)氣相沉積法。
6.根據(jù)權(quán)利要求1所述的導(dǎo)線的制造方法，其特征是，所述的掩膜層的材質(zhì)包括鈦(Ti)/氮化鈦(TiN)、氮氧化硅(SiON)、氧化硅、氮化硅或光阻材料。
7.根據(jù)權(quán)利要求1所述的導(dǎo)線的制造方法，其特征是，所述的圖形化的掩膜層的形成方法包括在所述的導(dǎo)體層上形成掩膜層與圖形化的光阻層；以及在所述的圖形化的光阻層為掩膜，蝕刻所述的掩膜層至露出所述的導(dǎo)體層表面。
8.根據(jù)權(quán)利要求1所述的導(dǎo)線的制造方法，其特征是，所述的材料層包括多晶硅層、介電層或金屬層。
9.一種導(dǎo)線結(jié)構(gòu)，其特征是包括第一導(dǎo)體層；以及第二導(dǎo)體層，位于該第一導(dǎo)體層上，所述的第一導(dǎo)體層的寬度大于所述的第二導(dǎo)體層的寬度。
10.根據(jù)權(quán)利要求9所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的第一導(dǎo)體層與該第二導(dǎo)體層的材質(zhì)包括摻雜多晶硅、鋁、銅或鋁銅合金。
11.根據(jù)權(quán)利要求9所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的導(dǎo)線結(jié)構(gòu)包括掩膜層，位于該第二導(dǎo)體層上。
12.根據(jù)權(quán)利要求11所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的掩膜層的材質(zhì)包括鈦/氮化鈦、氮氧化硅、氧化硅、氮化硅或光阻材料。
13.根據(jù)權(quán)利要求11所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的導(dǎo)線結(jié)構(gòu)包括間隙壁，設(shè)置于所述的第一導(dǎo)體層上，且位于所述的第二導(dǎo)體層與所述的掩膜層側(cè)壁。
14.根據(jù)權(quán)利要求13所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的間隙壁的材質(zhì)包括氧化硅、氮化硅、氮氧化硅或高分子材料。
15.一種導(dǎo)線結(jié)構(gòu)，其特征是包括第一部分，具有第一線寬；以及第二部分，具有第二線寬，設(shè)置于該第一部分上，所述的第一部分的第一線寬大于所述的第二部分的第二線寬。
16.根據(jù)權(quán)利要求15所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的第一部分與所述的第二部分的材質(zhì)包括摻雜多晶硅、鋁、銅或鋁銅合金。
17.根據(jù)權(quán)利要求15所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的導(dǎo)線結(jié)構(gòu)包括掩膜層，位于所述的第二部分上。
18.根據(jù)權(quán)利要求17所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的掩膜層的材質(zhì)包括鈦/氮化鈦、氮氧化硅、氧化硅、氮化硅或光阻材料。
19.根據(jù)權(quán)利要求15所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的導(dǎo)線結(jié)構(gòu)包括間隙壁，設(shè)置于所述的第一部分上，且位于所述的第二部分與所述的掩膜層側(cè)壁。
20.根據(jù)權(quán)利要求19所述的導(dǎo)線結(jié)構(gòu)，其特征是，所述的間隙壁的材質(zhì)包括氧化硅、氮化硅、氮氧化硅或高分子材料。
全文摘要
一種導(dǎo)線的制造方法，適用于降低導(dǎo)線的電阻率，此制造方法是先提供材料層，在材料層上形成導(dǎo)體層，在導(dǎo)體層上形成圖形化的掩膜層。然后，以圖形化的掩膜層為掩膜，移除部分導(dǎo)體層。接著，在圖形化的掩膜層及其所覆蓋的導(dǎo)體層的側(cè)壁，形成間隙壁。然后，以間隙壁與圖形化的掩膜層為掩膜，移除部分導(dǎo)體層至露出材料層表面，以形成導(dǎo)線。
文檔編號(hào)H01L21/02GK1885522SQ200510077658
公開(kāi)日2006年12月27日 申請(qǐng)日期2005年6月22日 優(yōu)先權(quán)日2005年6月22日
發(fā)明者張瑞斌, 劉建宏, 陳盈佐, 黃守偉 申請(qǐng)人:旺宏電子股份有限公司