專利名稱：半導(dǎo)體芯片與半導(dǎo)體組件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體組件，且較佳實施例是特別有關(guān)于一種應(yīng)變型溝道(strained channel)互補型場效晶體管(complementary field-effecttransistor)及其制造方法。
背景技術(shù)：
金氧半場效晶體管(metal-oxide-semiconductor field-effecttransistor；MOSFET)的尺寸縮小的方法可包括柵極長度以與柵極氧化物厚度的縮減，其于過去數(shù)十年來使得集成電路的速度表現(xiàn)、電路密度以及每單位效能成本等均具有持續(xù)的改善。為更進(jìn)一步增強晶體管的效能，可將應(yīng)力引至晶體管溝道中以改善載子遷移率(carrier mobility)，因此由應(yīng)變誘導(dǎo)所導(dǎo)致遷移率的增強是除了縮小組件尺寸外另一增加晶體管效能的途徑，且已然存在一些導(dǎo)引應(yīng)力于晶體管溝道區(qū)的方法。
一現(xiàn)有方法中是提供一松弛硅鍺緩沖層(relaxed SiGe buffer layer)于溝道區(qū)之下。而在此類組件中，一半導(dǎo)體組件是包含一應(yīng)變硅層(strainedsilicon layer)形成于一松弛硅鍺層上且相互鄰接，該松弛硅鍺層則形成于一漸變硅鍺緩沖層(graded SiGe buffer layer)上且相互鄰接。
松弛硅鍺緩沖層相對于松弛硅(relaxed Si)具有一較大的晶格常數(shù)(lattice constant)，因此長于松弛硅鍺層上的磊晶硅(epitaxial Si)薄層將使其晶格于側(cè)向延伸，亦指其將受到雙軸拉伸應(yīng)變(biaxial tensilestrain)；因此，一形成于磊晶應(yīng)變硅層(eptiaxial strained silicon layer)上的晶體管將有一受到雙軸拉伸應(yīng)變的溝道區(qū)。此方法中，松弛硅鍺緩沖層可視為一應(yīng)力源(stressor)，其將應(yīng)力引至溝道區(qū)中。此例中，應(yīng)力源是位于晶體管溝道區(qū)下方。
一種于塊材晶體管(bulk transistor)中同時顯著增強電子與電洞遷移率的方法是早已揭露，其利用雙軸拉伸應(yīng)變以控制一硅溝道。上述方法中，磊晶硅層是于晶體管形成前即受到應(yīng)力，因此對于其后CMOS制作過程中使用高溫所造成的應(yīng)力松弛(strain relaxation)是有些許顧慮。另外，由于此方法需長成一厚度為微米等級的硅鍺緩沖層，因此所需耗費的成本昂貴。而為數(shù)眾多的差排(dislocation)存在于松弛硅鍺緩沖層中，且其中有些差排甚至蔓延到應(yīng)變硅層，導(dǎo)致基底具有高缺陷密度(defect density)。因此，此方法具有關(guān)于成本與基本材料特性的限制。
另一方法中，溝道的應(yīng)力是于晶體管形成后再受到誘引。此方法中，一高應(yīng)力薄膜(stress film)是形成在位于硅基底的完整晶體管結(jié)構(gòu)上。應(yīng)力薄膜或應(yīng)力源對于溝道是施加了顯著的影響，其用以修飾溝道區(qū)的硅晶格間距(lattice spacing)，并因此導(dǎo)致溝道區(qū)的應(yīng)力。此例中，應(yīng)力源是位于完整晶體管結(jié)構(gòu)之上。此種設(shè)計是由A.Shimizu等人所發(fā)表“Local mechanicalstress control(LMC)a new technology for CMOS performanceenhancement”中闡述。
由高應(yīng)力薄膜所提供的應(yīng)力經(jīng)認(rèn)為其本質(zhì)上是一具有平行源極往漏極方向的單軸(uniaxial)方向，而單軸拉伸張力(tensile strain)可降低電洞遷移率(hole mobility)，而單軸壓縮張力(compressive strain)則降低電子遷移率(electron mobility)。鍺的離子布植(ion implantation)可用以選擇性地緩和應(yīng)力，因此不會降低電子及電洞的遷移率，但此法因n-溝道及p-溝道晶體管距離過于相近而難以實施。
因此先前技術(shù)中需要一種改善的晶體管及其形成方法，其可應(yīng)付上述的問題。

發(fā)明內(nèi)容
本發(fā)明的較佳實施例是揭示一應(yīng)變型溝道晶體管與另一組件(component)形成于相同的半導(dǎo)體基板上。第一實施例中，該另一組件是一電阻(resistor)；另一實施例中，該另一組件為一晶體管；而其它實施例中，該另一組件可為其它組件。
本發(fā)明特點的一是揭示一種于相同基板上使用同樣制造流程以形成一現(xiàn)有電阻和一應(yīng)變型溝道晶體管的方法。應(yīng)力源是定義為其用以導(dǎo)致晶體管溝道區(qū)的應(yīng)力。先前技術(shù)中，誘導(dǎo)應(yīng)力于晶體管的設(shè)計是以一應(yīng)力源導(dǎo)引應(yīng)力，而當(dāng)其有益于第一導(dǎo)電型晶體管的遷移率時，將減低第二導(dǎo)電型(conductiontype)晶體管的遷移率。
依照本發(fā)明一較佳實施例，一半導(dǎo)體芯片是包含一半導(dǎo)體基底，其設(shè)置有第一及第二有源區(qū)(active region)。一電阻形成于第一有源區(qū)上；且該包含一摻雜區(qū)(doped region)的電阻是形成于兩端點(terminal)之間。一應(yīng)變型溝道晶體管形成于第二有源區(qū)，該晶體管包含一第一及第二應(yīng)力源，并形成于與一應(yīng)變型溝道區(qū)相對毗鄰的基底。
依照本發(fā)明另一較佳實施例，一半導(dǎo)體芯片形成于一半導(dǎo)體區(qū)域上，該半導(dǎo)體區(qū)域上具有為一自然晶格常數(shù)的一第一半導(dǎo)體材料形成一第一及第二有源區(qū)。一柵極堆棧(gate stack)形成于該第二有源區(qū)上，且一掩膜層(masking layer)形成于該第一有源區(qū)上；當(dāng)形成該掩膜層后，至少一凹陷處(recess)形成于部分未受柵極堆棧所覆蓋的第二有源區(qū)上。一第二半導(dǎo)體材料長于該凹陷處中，且該第二半導(dǎo)體材料具有一異于該第一自然晶格常數(shù)的第二自然晶格常數(shù)。源極與漏極區(qū)于該第二有源區(qū)中形成，以形成一應(yīng)變型溝道晶體管。該掩膜材料經(jīng)移除后，一半導(dǎo)體組件則于該第一有源區(qū)形成。
依照本發(fā)明另一較佳實施例，一半導(dǎo)體組件是形成于一具有一第一半導(dǎo)體材料的半導(dǎo)體基底上，該基底是包含一具有一第一柵極堆棧的第一有源區(qū)以及一具有一第二柵極堆棧的第二有源區(qū)。一薄膜形成于該第一與第二有源區(qū)上，且間隔物(spacer)形成于位于該第二有源區(qū)的第二柵極堆棧側(cè)壁上。源極與漏極的凹陷處是蝕刻于該第二柵極堆棧的對側(cè)，并藉由該間隔物與一溝道區(qū)相隔。一第二半導(dǎo)體材料是長于該源極與漏極凹陷處。
依照本發(fā)明另一較佳實施例，一半導(dǎo)體組件是藉由提供一具有一第一有源區(qū)及第二有源區(qū)的半導(dǎo)體層而形成。一第一柵極堆棧形成于該第一有源區(qū)上，而一第二柵極堆棧則形成于該第二有源區(qū)上。一介電薄膜(dielectricfilm)形成于該第一及第二有源區(qū)上，且一掩膜層形成于部分位于該第二有源區(qū)的介電薄膜上。可棄式間隔物是藉由非等向性蝕刻該介電薄膜而形成于該第一柵極堆棧的側(cè)壁。第一及第二凹陷處形成于該第一有源區(qū)，且大體與該可棄式間隔物對應(yīng)排列。將該第一及第二凹陷處填充以一半導(dǎo)體材料，而位于鄰近該第二柵極堆棧的第二有源區(qū)的源極與漏極區(qū)則經(jīng)由離子布植。


圖1顯示一現(xiàn)有電阻形成于部分基底的圖示。
圖2是顯示一應(yīng)變型溝道晶體管。
圖3顯示一應(yīng)變型溝道與一現(xiàn)有電阻的結(jié)合。
圖4a-圖41是顯示本發(fā)明第一實施例的流程圖。
圖5是比較一現(xiàn)有PMOS與一壓縮張力的PMOS。
圖6是比較一現(xiàn)有NMOS與一壓縮張力的NMOS。
圖7-圖12顯示本發(fā)明第二及第三實施例的結(jié)合步驟。
圖13-圖14顯示本發(fā)明第二實施例的額外步驟。
圖15-圖19顯示本發(fā)明第三實施例的額外步驟。
符號說明100～電阻；102～基底；104～電阻本體；106～隔離結(jié)構(gòu)；108～電流；110～端點；114～應(yīng)變型溝道晶體管；116～溝道區(qū)；118～應(yīng)變型溝道區(qū)；120～源極與漏極區(qū)；124～電阻；126～基底；128～電阻本體；130～隔離結(jié)構(gòu)；132～應(yīng)變型溝道晶體管；134～電流；136～端點；138～有源區(qū)；140～源極與漏極區(qū)；142～有源區(qū)；144～有源區(qū)；146～柵極堆棧；148～柵電極；150～柵極介電質(zhì)；152～柵極掩膜；154～掩膜材料；156～掩膜材料；158～間隔物或襯墊；160～凹陷區(qū)；162～半導(dǎo)體材料；164～溝道區(qū)；170～間隔物；172～電阻本體的淺離子摻雜區(qū)域；174～硅化物；176～蝕刻停止層；178～護(hù)層；180～接觸窗；200～基底；202～隔離結(jié)構(gòu)；204～摻雜井區(qū)域；206～摻雜井區(qū)域；208～有源區(qū)；210～有源區(qū)；212～柵極堆棧；214～柵電極；216～柵極介電質(zhì)；218～硬掩膜；220～可棄式薄膜；222～掩膜材料；224～掩膜材料；226～間隔物或襯墊；228～凹陷區(qū)；230～凸起的源極與漏極結(jié)構(gòu)；232～溝道區(qū)；234～晶體管；236～晶體管；238～源極與漏極延伸區(qū)域；240～摻雜區(qū)；244～介電質(zhì)襯墊；246～間隔物本體；248～護(hù)層；250～硅化物；252～保護(hù)層；d～凹陷處深度。
具體實施例方式
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細(xì)說明如下電阻是經(jīng)常于半導(dǎo)體集成電路中使用，舉例來說，電阻可于例如模擬(analog)、混合模式模擬(mixed mode analog)以及數(shù)字(digital)電路等使用，并可使用于輸入及輸出電路中做為輸入及輸出電阻，或有時可如同部分輸入保護(hù)電路般使用以提供電路對抗靜電放電(electrostatic discharge；ESD)事件的防護(hù)。此例中，電阻是用以削減靜電放電電壓以便吸收及消除靜電放電的能量，而數(shù)千伏特的等級的大電壓可出現(xiàn)在使用于靜電放電應(yīng)用中的電阻兩末端。
集成電路的電阻可藉由例如一多晶硅層(poly-crystalline siliconlayer)而形成，并可形成于一單晶硅層上，例如，電阻可形成于部分單晶硅塊材基底上，或位于一絕緣層上有硅(silicon-on-insulator)基底的部分單晶硅層上。如一范例中，一形成于部分一單晶硅基底102上的電阻100是于圖1中顯示。電阻本體(resistor body)104是與基底102摻雜一相反型態(tài)，并藉由一隔離結(jié)構(gòu)(isolation structure)106例如為淺溝槽隔離(shallowtrench isolation；STI)所界定。如圖1所示，電流108是流經(jīng)位于電阻100兩端點110間的電阻本體104。而在電阻本體104中，電流108是受到一線性的電流對應(yīng)電壓的關(guān)系，其典型定義為電阻(resistance)。為熟習(xí)此技藝人士的所知，具有一包含一單晶半導(dǎo)體電阻本體的電阻相較于一般多晶電阻結(jié)構(gòu)是具有高穩(wěn)定性以及低噪聲(noise)的特性。
此較佳實施例中是提供了形成一種晶體管以及一種應(yīng)變型溝道晶體管的結(jié)構(gòu)與方法，并提供形成具有應(yīng)變型溝道晶體管的此類電阻的方法。
圖2是顯示一應(yīng)變型溝道晶體管114，其中位于溝道區(qū)116的一第一半導(dǎo)體材料是因一位于部分源極與漏極區(qū)120的第二半導(dǎo)體材料118的配置而受到應(yīng)力，且該第二半導(dǎo)體材料也形成了部分溝道區(qū)116。該第二半導(dǎo)體材料的晶格常數(shù)是與該第一半導(dǎo)體材料的晶格常數(shù)相異，因此一應(yīng)力是施于該溝道區(qū)的第一半導(dǎo)體材料上，而第二半導(dǎo)體材料之后將指為一應(yīng)力源。包含一應(yīng)變型溝道區(qū)118的晶體管114即如一般所知的應(yīng)變型溝道晶體管。當(dāng)應(yīng)力源(例如Si1-xGex)的晶格常數(shù)大于該第一半導(dǎo)體材料(例如Si)時，應(yīng)力源將導(dǎo)致一壓縮張力于晶體管的源極往漏極方向；而當(dāng)?shù)诙雽?dǎo)體材料(例如Si1-xGey)的晶格常數(shù)小于該第一半導(dǎo)體材料(例如Si)時，應(yīng)力源將導(dǎo)致一拉伸張力于晶體管的源極往漏極方向。美國專利申請?zhí)柊?0/379033中是揭示有關(guān)應(yīng)變型溝道晶體管的詳細(xì)說明，并以提及的方式并入本文。
此較佳實施例中，該第一半導(dǎo)體材料為硅，第二半導(dǎo)體材料為硅鍺化合物(SiGe或Si1-xGex)，而應(yīng)變型溝道晶體管則為一p-溝道晶體管。硅鍺化合物中鍺所占的莫耳分率(mole fraction)x可介于約0.1至0.9范圍之間。另一實施例中，該應(yīng)變型溝道晶體管為一n-溝道晶體管，第一半導(dǎo)體材料為硅，而第二半導(dǎo)體材料則為碳硅化合物(SiC或Si1-yCy)，碳硅化合物中碳的莫耳分率y是介于范圍約0.01至0.04之間。盡管Si1-xGex及Si1-yCy可用為該第二半導(dǎo)體層，但也可同樣使用其它的半導(dǎo)體材料。舉例來說，一半導(dǎo)體合金(semiconductor alloy)例如Si1-x-yGexCy可使用如該第二半導(dǎo)體材料。
本發(fā)明的第一實施例中將闡述有關(guān)一特殊背景，亦即一種整合一現(xiàn)有電阻為例如具有一應(yīng)變型溝道晶體管的電阻的方法。圖3中，一現(xiàn)有電阻124是形成在部分基底126上由隔離區(qū)域130所界定的第一有源區(qū)138中，而一應(yīng)變型溝道晶體管132則形成于基底126的另外部分。
電阻124是包含有一經(jīng)摻雜的電阻本體128，而電流134則流經(jīng)該位于兩電阻端點136間的電阻本體128。電流134流經(jīng)該電阻本體128時是遭受到一電阻，其值大小為許多參數(shù)的函數(shù)，例如摻雜型態(tài)、摻雜濃度、布局(layout)、以及電阻本體尺寸的大小等。摻雜電阻本體128的摻雜型態(tài)是與位于其下的半導(dǎo)體區(qū)域126的摻雜型態(tài)相反。舉例來說，電阻124可包含一p-型摻雜的電阻本體128形成在一n-型摻雜區(qū)域138上，該n-型摻雜區(qū)域138是可為一n-型摻雜井區(qū)域(doped well region)或一n-型摻雜基底126；其摻雜型態(tài)并可相反，例如將n-型摻雜電阻本體128形成于一p-型摻雜區(qū)域138上。在電阻本體的摻雜分布或輪廓一般而言是非均勻的，其可具有平均摻雜濃度介于范圍每立方公分1016至1019之間。
圖3中所示的電阻本體128是可藉由隔離結(jié)構(gòu)130所界定，例如為淺溝槽隔離結(jié)構(gòu)。本發(fā)明的電阻124可具有一矩形設(shè)計，其具有一寬度以及一長度。其中寬度可約略大于0.1微米尺寸，且較佳約大于1微米；而此較佳實施例中，長度可約略大于0.1微米尺寸，且較佳約大于1微米。電阻可為一螺旋型(serpentine shape)設(shè)計，或任何此技藝中一般常用擴散電阻(diffusion resistor)的其它形狀。
圖3說明一半導(dǎo)體塊材基底126，其較佳為一塊硅基底；然而其它基底例如半導(dǎo)體在絕緣層上(semiconductor-on-insulator；SOI)的基底也可同樣使用。舉例來說，半導(dǎo)體在絕緣層上的基底可為一硅于絕緣層上(silicon-on-insulator)的基底，其具有一硅層在一氧化硅層之上，而該氧化硅層是位于一基底上。硅在絕緣層上的基底中所含的硅層是可為一松弛硅層或一應(yīng)變硅層。
圖3所示的電阻124剖面是顯示一摻雜本體區(qū)128，即所知的電阻本體，其形成于部分基底126之上。電阻本體128可藉由隔離結(jié)構(gòu)而界定，例如為圖3中所示的淺溝槽隔離結(jié)構(gòu)130。摻雜本體區(qū)域128的摻雜型態(tài)是與在其下方的半導(dǎo)體區(qū)域138摻雜型態(tài)相反。例如，假設(shè)電阻本體128是摻雜為p-型態(tài)，其可形成在一n-型井區(qū)域或一n-型基底上。電阻本體128的平均摻雜濃度可介于范圍每立方公分1016至1019之間。一導(dǎo)電材料可形成以提供電阻124端點的接觸窗(contact)136。
圖3中的應(yīng)變型溝道晶體管132是包含源極與漏極區(qū)140于溝道區(qū)164的相對側(cè)。溝道區(qū)164是由一第一半導(dǎo)體材料126所形成，其由位于其上方的一柵極介電質(zhì)150所覆蓋。一柵電極148在該柵極介電質(zhì)150之上，該柵電極148的材料是可為多晶硅、多晶硅鍺、金屬、金屬硅化物、金屬氮化物、或?qū)щ娊饘傺趸铩０换蛞灰陨辖殡姴牧系拈g隔物170是形成于該柵電極148側(cè)壁。部分源極與漏極區(qū)140是包含一第二半導(dǎo)體材料162，而該第二半導(dǎo)體材料162則具有一異于該第一材料126自然晶格常數(shù)的第二自然晶格常數(shù)。一硅化物(silicide)174位于該柵電極148以及該源極與漏極區(qū)140上，相反地，該含有電阻本體的摻雜區(qū)域并未受到硅化以維持在一高阻抗的情況。
本發(fā)明的原理也可應(yīng)用于本申請人所申請的另一號案10/667871中所揭示的一種電阻型態(tài)，其將以提及的方式并入本文。利用此揭示的方法，電阻可與一應(yīng)變型溝道晶體管同時形成。
本發(fā)明是揭示一種當(dāng)使用相同制造或生產(chǎn)制程中形成現(xiàn)有的電阻124時，于相同半導(dǎo)體基底126上同時形成應(yīng)變型溝道晶體管132的方法。
依照圖4a，其顯示一用以闡述同時制造一電阻與一應(yīng)變型溝道晶體管的流程。提供一半導(dǎo)體基底126，其較佳為一硅基底，并形成隔離結(jié)構(gòu)130以定義位于基底的有源區(qū)。隔離結(jié)構(gòu)130可利用一般淺溝槽隔離制程而形成，舉例來說，例如包含蝕刻溝渠深度范圍至約2000至6000埃、以及藉由化學(xué)氣相沉積法(chemical vapor deposition)將溝渠填充介電材料(trench fillingdielectric material)填充溝渠等步驟，其均于圖4a中顯示其剖面圖。該溝渠填充材料可例如為氧化硅。離子布植可執(zhí)行以形成n-型以及/或p-型井區(qū)域(未示)。圖4a中顯示兩個有源區(qū)一具有一現(xiàn)有電阻124的第一有源區(qū)142；以及一具有一應(yīng)變型溝道晶體管132的第二有源區(qū)144；該些有源區(qū)可相互為同導(dǎo)電型或相異的導(dǎo)電型。源極/漏極區(qū)140雖尚未形成，但仍先于圖4a中顯示。
如圖4b顯示，一柵極堆棧146是于之后形成于第二有源區(qū)144上。該柵極堆棧146是包含一柵電極148在一柵極介電質(zhì)150之上，并可額外包含一柵極掩膜(gate mask)152于該柵電極之上。引入該柵極掩膜的目的將于下列敘述中逐漸明白。
柵極堆棧可藉由以下制程而形成。一柵極介電質(zhì)150形成于該第二有源區(qū)144之上，其是利用任何此技藝中已知或使用的柵極介電質(zhì)形成制程所形成，例如熱氧化法(thermal oxidation)、氮化法(nitridation)、濺鍍沉積法(sputter deposition)、或化學(xué)氣相沉積法。該介電質(zhì)150的實際厚度(physical thickness)可介于范圍約5至100埃。晶體管柵極介電質(zhì)150可采用以下柵極介電質(zhì)材質(zhì)之一或其組合例如氧化硅、氮氧化硅或一高介電常數(shù)(high permittivity；high-k)的柵極介電質(zhì)材料。
高介電常數(shù)的介電質(zhì)材料是較佳具有一介電常數(shù)大于8。該介電材質(zhì)可為一或一以上的以下化合物或其組合氧化鋁(aluminum oxide；Al2O3)、氧化鉿(hafnium oxide；HfO2)、氮氧化鉿(hafnium oxynitride；HfON)、硅酸鉿(hafnium silicate；HfSiO4)、氧化鋯(zirconium oxide；ZrO2)、氮氧化鋯(zirconium oxynitride；ZrON)、硅酸鋯(zirconium silicate；ZrSiO4)、氧化釔(yttrium oxide；Y2O3)、氧化鑭(lanthalum oxide；La2O3)、氧化鈰(ceriumoxide；CeO2)、氧化鈦(titanium oxide；TiO2)、或氧化鉭(tantalum oxide；Ta2O5)。此較佳實施例中，該高介電常數(shù)的介電質(zhì)是氧化鉿。該介電質(zhì)150的硅等效氧化物厚度(silicon equivalent oxide thickness；EOT)是較佳約小于50埃，更佳為小于約20埃，且甚佳為小于約10埃。而介電質(zhì)150的實際厚度可小于約100埃，更佳為小于約50埃，且甚佳為小于約20埃。
當(dāng)柵極介電層150形成之后，一柵電極材料148可接著沉積于該柵極介電層150之上。該柵電極材料148可為多晶硅、多晶硅鍺、金屬、金屬硅化物、金屬氮化物，或?qū)щ娊饘傺趸?。此較佳實施例中，電極148是包含多晶硅。而例如鉬、鎢、鈦、鉭、鉑、鉿金屬可用于電極148上方的部分。金屬氮化物可包含氮化鉬、氮化鎢、氮化鈦、以及氮化鉭，但并非受限于上述中所提及的金屬氮化物。金屬硅化物可包含硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、以及硅化鉺，但非受限于上述中所提及的金屬硅化物。導(dǎo)電金屬氧化物可包含氧化釕(ruthenium oxide)或氧化銦錫(indium tinoxide；ITO)，但非受限于所提及的導(dǎo)電金屬氧化物。
柵電極材料148可藉由現(xiàn)有技術(shù)例如為化學(xué)氣相沉積法而沉積，而柵電極148也可藉由沉積硅與金屬，接著再施行一退火制程以形成一金屬硅化的柵電極材料而形成。一圖案化的柵極掩膜152是于之后在一柵電極148材料上利用現(xiàn)有的沉積與微影技術(shù)而形成。柵極掩膜152可使用一般掩膜材料(masking material)例如氧化硅、氮氧化硅、或氮化硅，但并非受限于上述中所提及的材料。柵電極148是于之后利用電漿蝕刻制程蝕刻以形成柵電極，而未受到柵電極148所覆蓋區(qū)域的柵極介電質(zhì)150則較佳經(jīng)蝕刻后移除。
如圖4c所示，一第一掩膜材料154是沉積于該柵極堆棧146上，該第一掩膜材料154可為一介電質(zhì)例如為氧化硅、氮氧化硅、或氮化硅。此較佳實施例中，該第一掩膜材料是包含一氮化硅在氧化硅上的復(fù)合層(siliconnitride on silicon oxide multi-layer)。
一第二掩膜材料156是于之后利用沉積以及微影技術(shù)形成覆蓋于該第一有源區(qū)142的該第一掩膜材料154，此時是如同圖4d所示，其將暴露該第二有源區(qū)144上的第一掩膜材料154。該第二掩膜材料156可為包含異于該第一掩膜材料154的任何掩膜材料。此較佳實施例中，該第二掩膜材料是包含一光阻。
接著于該第二掩膜材料156存在下對該第二有源區(qū)144的第一掩膜材料154執(zhí)行一蝕刻制程。該蝕刻制程較佳為一利用電漿蝕刻技術(shù)的非等向性蝕刻，而此步驟將導(dǎo)致間隔物或襯墊(liner)158形成于第二有源區(qū)144上的柵極堆棧146毗鄰處，如圖4e中所示。該第二掩膜材料156可于此時移除。
如圖4f所示，一具有深度d的凹陷處是于源極與漏極區(qū)經(jīng)一蝕刻形成，而該蝕刻可藉由一使用氯或溴化學(xué)作用的電漿蝕刻而完成。該凹陷處的深度d可介于范圍約50至1000埃之間。一可供選擇的退火制程可實施于幫助硅遷移以修復(fù)蝕刻所受的損害，以及為之后的磊晶制程(epitaxy process)稍微平滑硅表面。
接著，一第二半導(dǎo)體材料162經(jīng)磊晶成長以至少部分填充該凹陷區(qū)160，此步驟可藉由選擇性磊晶成長(selective epitaxial growth)而完成。該用以實施磊晶成長的磊晶制程是可為化學(xué)氣相沉積法、超高真空化學(xué)氣相沈積法(ultra-high vacuum chemical vapor deposition；UHV-CVD)、或分子束磊晶法(molecular beam epitaxy)。磊晶成長材料也可于晶體管132的溝道區(qū)164表面延伸，形成一凸起的源極與漏極結(jié)構(gòu)(未示)。于第一較佳實施例中，該第二半導(dǎo)體材料162是包含硅鍺化合物，其具有一鍺莫耳分率介于約0.1至0.9之間；而第二較佳實施例中，晶格失配區(qū)(lattice-mismatched zone)是包含一碳硅化合物，其中碳莫耳分率是介于約0.01至0.04之間。
柵極掩膜152覆蓋于柵電極148的上方表面，以致于柵電極148并無發(fā)生磊晶成長。該襯墊158覆蓋于柵電極的側(cè)壁上，因此側(cè)壁并無發(fā)生磊晶成長。若磊晶成長現(xiàn)象于柵電極148的側(cè)壁發(fā)生，則其可能導(dǎo)致柵極堆棧以及源極與漏極區(qū)之間發(fā)生電短路(electrical short)。
一可供選擇的覆蓋層(cap layer)可經(jīng)磊晶成長以覆蓋該第二半導(dǎo)體材料162上，例如，該可供選擇的覆蓋層可包含一第一半導(dǎo)體材料126，如圖4g所示。而含有該覆蓋層的目的為幫助接下來于源極與漏極區(qū)140形成一低電阻的硅化物。
磊晶成長后，柵極掩膜152即可移除，而該襯墊158可選擇性地移除。
磊晶成長的第一及第二半導(dǎo)體材料，其分別為126與162，其可于磊晶成長期間進(jìn)行原位(in-situ)摻雜或無摻雜。磊晶成長期間若未受摻雜，其可于之后的制程步驟中摻雜，而摻雜物可藉由一快速熱退火制程(rapid thermalannealing process)而活化。該摻雜物可藉由現(xiàn)有離子布植、電漿浸置型離子布植(plasma immersion ion implantation；PIII)、氣態(tài)或固態(tài)源擴散(gasor solid source diffusion)、或任何其它此技藝中所知或使用的技術(shù)而導(dǎo)入。任何離子布植所造成的損害或非晶化(amorphization)可經(jīng)之后于高溫中退火。首先可執(zhí)行一第一淺離子布植摻雜電阻本體128的淺區(qū)域172，并形成源極/漏極區(qū)的延伸，如晶體管132的140于圖4h中所示。
之后形成一間隔物170，接著再執(zhí)行一第二且較深的離子布植。該第二離子布植除摻雜電阻本體128外，也一并形成該應(yīng)變型溝道晶體管132的深源極與漏極區(qū)140。此階段形成的結(jié)構(gòu)是于圖4i中顯示。
晶體管的源極與漏極的電阻可藉由將一硅化物174覆于源極/漏極區(qū)140上而減低，例如使用一自行對準(zhǔn)硅化(self-aligned silicide；salicide)制程或其它的金屬沉積制程。此是于圖4j中闡述。一掩膜，一般是包含一氧化物，其通常在硅化制程前覆蓋于部分不欲發(fā)生硅化反應(yīng)的基底上。舉例來說，當(dāng)氧化物掩膜覆蓋于第一有源區(qū)142而暴露出第二有源區(qū)144時，接下來的硅化制程將形成柵電極148上的硅化物174，以及應(yīng)變型溝道晶體管132的源極與漏極區(qū)140，而此時并無硅化物于電阻124所在的該第一有源區(qū)142上形成。盡管未于圖中顯示，對電阻124的接觸可藉由硅化制程而形成。
之后形成一接觸蝕刻停止層(contact etch stop layer)176，再接著沉積一護(hù)層(passivation layer)178，如圖4k所示。一接觸窗(contact hole)180是于之后經(jīng)蝕刻通過護(hù)層178而停于接觸蝕刻停止層176上。一導(dǎo)電材料之后將填充該接觸窗180以形成對電阻124以及該應(yīng)變型溝道晶體管132的導(dǎo)電接觸，如圖41所示。
第一較佳實施例中，一電阻以及應(yīng)變型溝道晶體管是整合成一單一組件；而接著的實施例中，一應(yīng)變型溝道晶體管則如同一非應(yīng)變型溝道晶體管(non-strained channel transistor)并至相同芯片中。由于一接觸蝕刻停止層使用于該非應(yīng)變型溝道晶體管上將可能導(dǎo)致應(yīng)力，而此說明書上下文中，一非應(yīng)變型溝道晶體管是指包含一未使用源極/漏極應(yīng)力源的晶體管。
第二實施例是就本說明書上下文中所描述的用以制造一改善互補型金氧半組件的整合流程而敘述。如前所述，源極與漏極區(qū)經(jīng)蝕刻后是再次填充硅、鍺、碳、或其中的組合。該合金藉由一選擇性磊晶成長制程以沉積在硅層上，并因此于源極與漏極之間的晶體管溝道上產(chǎn)生一應(yīng)力。較大的晶格間隔是產(chǎn)生一壓縮張力，而較小的晶格間隔將產(chǎn)生一拉伸張力。
圖5及圖6是分別顯示壓縮張力將增加PMOS晶體管的載子遷移率(carrier mobility)以及降低NMOS的載子遷移率。本發(fā)明中某些實施例的目的是藉由改變晶體管溝道區(qū)的應(yīng)力的本質(zhì)(nature)與強度以分隔n-溝道與p-溝道晶體管。其較佳是于一p-溝道晶體管的溝道中導(dǎo)致一源極往漏極方向的壓縮張力，并使得n-溝道晶體管免于受到壓縮張力。而其同樣較佳于一n-溝道晶體管中導(dǎo)致一源極往漏極方向的拉伸張力，并使得p-溝道晶體管免于受到拉伸張力。
本發(fā)明另一較佳實施例中是揭示一種結(jié)合一種導(dǎo)電型以上的應(yīng)變型溝道晶體管以具有最小載子遷移率減低的方法。
參照圖7，其顯示一具有最小載子遷移率的降低以及制造多種導(dǎo)電型應(yīng)變型溝道晶體管的方法的制程流程。提供一半導(dǎo)體基底200，其較佳為一硅基底，并形成隔離結(jié)構(gòu)202以定義基底的有源區(qū)。隔離結(jié)構(gòu)202可利用一般淺溝槽隔離制程而形成，舉例來說，例如包含蝕刻溝渠深度范圍至約2000至6000埃、以及藉由化學(xué)氣相沉積法將溝渠填充介電材料用以填充溝渠等步驟，其均于圖7中顯示其剖面圖。該溝渠填充材料202可例如為氧化硅。離子布植可執(zhí)行以形成n-型井區(qū)域204或p-型井區(qū)域206。圖7是顯示兩個有源區(qū)一具有一p-型應(yīng)變型溝道晶體管的第一有源區(qū)208；以及一具有一n-型溝道晶體管的第二有源區(qū)210。
一柵極堆棧212是于之后形成于該第一與第二有源區(qū)208/210，如圖7所示。柵極堆棧212是包含一柵電極214在一柵極介電質(zhì)216上，并可另外包含一硬掩膜(hard mask)218于柵電極214上。該柵極介電質(zhì)216是可利用任何此技藝中已知或使用的柵極介電層形成制程所形成，例如熱氧化法、氮化法、濺鍍沉積法、或化學(xué)氣相沉積法。該柵極介電質(zhì)216的實際厚度可介于范圍約5至100埃。柵極介電質(zhì)216可利用以下現(xiàn)有柵極介電質(zhì)材質(zhì)之一或其組合例如氧化硅、氮氧化硅或一高介電常數(shù)的柵極介電質(zhì)材料。
高介電常數(shù)的介電質(zhì)是具有一介電常數(shù)大于8。此介電材質(zhì)可為一或一以上的下列材質(zhì)或其組合氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦或氧化鉭。此較佳實施例中，該高介電常數(shù)的介電質(zhì)是氧化鉿。介電質(zhì)150的硅等效氧化物厚度可較佳約小于50埃，更佳為小于約20埃，且甚佳為小于約10埃；而該介電質(zhì)150的實際厚度可小于約100埃，更佳為小于約50埃，且甚佳為小于約20埃。
當(dāng)柵極介電質(zhì)216形成之后，一柵電極材料214可接著沉積于該柵極介電質(zhì)216之上。該柵電極材料214可包含多晶硅、多晶硅鍺、金屬、金屬硅化物、金屬氮化物，或?qū)щ娊饘傺趸?。此較佳實施例中，電極212是包含多晶硅；而例如鉬、鎢、鈦、鉭、鉑、鉿等金屬則可用于電極214上方部分。金屬氮化物可包含氮化鉬、氮化鎢、氮化鈦或氮化鉭，但并不受限于上述中所提及的金屬氮化物。金屬硅化物可包含硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑或硅化鉺，但非受限于上述中所提及的金屬硅化物。導(dǎo)電金屬氧化物可包含氧化釕或氧化銦錫，但非受限于所提及的導(dǎo)電金屬氧化物。
柵電極材料214可藉由現(xiàn)有技術(shù)例如為化學(xué)氣相沉積法而沉積；也可藉由沉積硅與金屬，接著再施行一退火制程以形成一金屬硅化的柵電極材料。一圖案化的硬掩膜218是于之后在一柵電極214材料上利用現(xiàn)有的沉積與微影技術(shù)而形成。柵極掩膜218可使用一般掩膜材料(masking material)例如為氧化硅、氮氧化硅或氮化硅，但并非受限于上述中所提及的材料。柵電極214是于之后利用電漿蝕刻制程蝕刻以形成柵電極，而未受到柵電極214所覆蓋區(qū)域的柵極介電質(zhì)216則較佳經(jīng)蝕刻后移除。
如圖8所示，一可棄式薄膜220形成于該第一與第二有源區(qū)208/210上。該可棄式薄膜可為一介電薄膜，利用一化學(xué)氣相沉積法或濺鍍沉積而形成。此較佳實施例中，該可棄式薄膜220是介于厚度約10至1000埃之間，且較佳介于厚度約10至200埃之間。
圖9顯示一第一掩膜材料222沉積于第一及第二有源區(qū)208/210上，其可為氧化硅、氮氧化硅或氮化硅。此較佳實施例中，該第一掩膜材料是包含一氮化硅在氧化硅上的復(fù)合層。
圖10顯示一第二掩膜材料224利用沉積以及微影技術(shù)形成于該第二有源區(qū)210上以覆蓋位于第二有源區(qū)210的第一掩膜材料222上，并暴露第一有源區(qū)208上的第一掩膜材料222，如圖10所示。該第二掩膜材料224可包含異于該第一掩膜材料222的任何掩膜材料。此較佳實施例中，該第二掩膜材料是包含一光阻。
接著于該第二掩膜材料224存在下對該第二有源區(qū)210的第一掩膜材料222實施一蝕刻制程，該蝕刻制程是較佳為一利用電漿蝕刻技術(shù)的非等向性蝕刻，而此步驟將導(dǎo)致可棄式間隔物或襯墊226形成于該第一有源區(qū)208的柵極堆棧212毗鄰處，如圖11中所示。
在形成該可棄式間隔物226之后，凹陷區(qū)228是蝕刻有源區(qū)且大體與該可棄式間隔物226對應(yīng)排列，而一硅蝕刻化學(xué)則可如上述步驟中使用。該第二掩膜材料224可于蝕刻后移除。
接著如圖12所示，第二半導(dǎo)體材料230經(jīng)磊晶成長以至少部分填充于該凹陷區(qū)228，此步驟可藉由選擇性磊晶成長而完成。該用以執(zhí)行磊晶成長的磊晶制程可為化學(xué)氣相沉積法、超高真空化學(xué)氣相沈積法、或分子束磊晶法。磊晶成長材料也可于該第二有源區(qū)210的溝道區(qū)232表面延伸，形成一如圖12中所示凸起的源極與漏極結(jié)構(gòu)230。第二較佳實施例中，該第二半導(dǎo)體材料230是包含硅鍺化合物，其具有一鍺莫耳分率約略介于0.1至0.9范圍之間；而第二較佳實施例中，晶格失配區(qū)是包含碳硅化合物，其具有一碳莫耳分率大體介于0.01至0.04之間。
柵極掩膜218覆蓋于柵電極214的上方表面，以致柵電極214并無發(fā)生磊晶成長?？蓷壥揭r墊226則可避免柵電極214側(cè)壁發(fā)生磊晶成長。
磊晶成長之后，該柵極掩膜218、可棄式襯墊226、以及該第一掩膜材料可經(jīng)移除而形成如圖13所示的結(jié)構(gòu)。
磊晶成長的第一半導(dǎo)體材料200可于磊晶成長期間進(jìn)行原位摻雜或無摻雜。如磊晶成長期間未受摻雜，則可于之后的制程步驟中摻雜，且摻雜物可藉一快速熱退火制程而活化。摻雜物可藉由現(xiàn)有離子布植、電漿浸置型離子布植、氣態(tài)或固態(tài)源擴散、或任何其它此技藝中所知或使用的技術(shù)而導(dǎo)入。任何離子布植所造成的損害或非晶化可之后于高溫中退火。
圖14顯示半導(dǎo)體組件經(jīng)進(jìn)一步制程處理后，可執(zhí)行一第一淺離子布植以摻雜第一及第二晶體管源極與漏極區(qū)的淺摻雜區(qū)域，并形成源極/漏極區(qū)的延伸，如圖14所示。
間隔物(包含區(qū)域244及246)是形成于柵電極214之側(cè)。一范例中，間隔物藉由化學(xué)氣相沉積一介電材料而形成，例如為氧化硅或氮化硅，接著再藉由一非等向蝕刻該介電材料以形成單一間隔物；而圖14的范例中，該間隔物是復(fù)合間隔物(composite spacer)。一復(fù)合間隔物可包含一介電質(zhì)襯墊244以及一間隔物本體246。該介電質(zhì)襯墊244可藉沉積一介電襯墊材料而形成，例如為氧化硅，而該間隔物本體246則例如為氮化硅，接著再利用一反應(yīng)性離子蝕刻(reactive ion etching；RIE)以執(zhí)行一非等向性蝕刻。另外的實施例中，襯墊244可為一氧化物，而間隔物本體246則可為一氮化物。。
第一晶體管236的源極與漏極區(qū)是于第二晶體管234受覆蓋時利用離子布植而形成，而較佳實施例中，摻雜物為砷或磷，或包含兩者的組合。第二晶體管234的源極與漏極區(qū)是于第一晶體管236受覆蓋時利用離子布植而形成，而較佳實施例中，則使用一摻雜物例如為硼。一護(hù)層248是形成于該第一及第二有源區(qū)208/210上。
本發(fā)明的第三實施例將參照圖15至圖19作一闡述。圖15是顯示圖12中所示結(jié)構(gòu)于之后進(jìn)一步處理后的情形，尤其當(dāng)執(zhí)行一如上所述的源極/漏極離子布植步驟后。此例中，源極/漏極區(qū)是包含第二半導(dǎo)體材料230以及該第一半導(dǎo)體材料200的摻雜部分240。
圖16中所示的一第三保護(hù)層(protective layer)252，其較佳為一光阻，是于之后利用沉積以及微影技術(shù)覆蓋于該第一有源區(qū)208上，而該第二有源區(qū)210則為暴露。如上所述，蝕刻第二有源區(qū)210的第一掩膜材料222將導(dǎo)致可棄式間隔物226形成于第二有源區(qū)210上的柵極堆棧212毗鄰處，如圖16所示。
第一半導(dǎo)體材料200的摻雜區(qū)域240是利用上述摻雜方法而形成，任何離子布植所造成的損害或非晶化可于之后高溫退火。接著執(zhí)行一深離子布植并移除該第一與第二晶體管236/234的間隔物226后，可實施一另外淺離子布植以摻雜該第一及第二晶體管236/234的源極與漏極延伸區(qū)域238，而所形成的結(jié)構(gòu)是于圖17中顯示。
圖18顯示半導(dǎo)體組件經(jīng)更進(jìn)一步處理后的情形。而額外的步驟可包括于第一及第二晶體管236/234的柵極堆棧212側(cè)壁形成一襯墊244與一間隔物246，并形成一蝕刻停止層248于該第一及第二晶體管236/234上。
圖19顯示另一可供選擇的實施例，其中間隔物244/246是已經(jīng)移除。一實施例中，間隔物的用途是如圖14中所示，舉例來說，是于形成濃摻雜的源極與漏極區(qū)時用以遮蔽源極/漏極延伸區(qū)，例如淡摻雜區(qū)域(lightly dopeddrain)。然而如圖16及圖17所示，濃摻雜區(qū)240是形成于其延伸區(qū)238形成前，因此間隔物在以此目的為前提下則并非必需。另一未示的實施例中則可包含未與該濃摻雜源極與漏極區(qū)240排列的間隔物或其它側(cè)壁襯墊。
第一及第二晶體管236/234的源極與漏極以與柵極的電阻可藉由將一硅化物250覆蓋于柵電極214以及源極/漏極區(qū)230/240上而減低，例如使用一自行對準(zhǔn)硅化制程或其它的金屬沉積制程。該些硅化區(qū)域是于圖18中顯示。
所述的兩實施例中，一應(yīng)變型溝道晶體管是如一電阻及另一晶體管般形成于相同的基底；而另一實施例中，三組件均可形成于相同的基底。
其它實施例中，其它組件可與該應(yīng)變型溝道晶體管一并形成，例如，一電容器是于一申請?zhí)柊?0/627,218闡述，而另一范例中，一二極管(diode)或lubistor二極管則于申請?zhí)柊?0/628,020中闡述，該兩應(yīng)用是以提及的方式并入本文，并利用其中所揭示的內(nèi)容。任何于上述中所揭示的結(jié)構(gòu)可如同該應(yīng)變型溝道晶體管一般形成于同一基板上。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體芯片，其包含一半導(dǎo)體基底；一第一有源區(qū)，其位于該基底上；一第二有源區(qū)，其位于該基底上；一電阻，其形成于該第一有源區(qū)上，該電阻是包含一形成于兩端點間的一摻雜區(qū)；以及一應(yīng)變型溝道晶體管，其形成于該第二有源區(qū)上，該應(yīng)變型溝道則包含一第一及一第二應(yīng)力源形成于與一應(yīng)變型溝道區(qū)相對毗鄰的基底。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，其中該溝道區(qū)是包含一具有一第一自然晶格常數(shù)的第一半導(dǎo)體材料，且該第一及第二應(yīng)力源各包含一異于該第一自然晶格常數(shù)的具有一第二自然晶格常數(shù)的第二半導(dǎo)體材料。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，其中該摻雜區(qū)是具有一摻雜型態(tài)與位于其下的部分半導(dǎo)體區(qū)域的摻雜型態(tài)相反。
4.一種形成半導(dǎo)體芯片的方法，其包含下列步驟提供一半導(dǎo)體區(qū)域，其具有一第一自然晶格常數(shù)的第一半導(dǎo)體材料；形成一第一及一第二有源區(qū)于該半導(dǎo)體區(qū)域上；形成一柵極堆棧于該第二有源區(qū)上；形成一掩膜層于該第一有源區(qū)上；形成該掩膜層的后，形成至少一凹陷處于該未受柵極堆棧所覆蓋的第二有源區(qū)部分；成長一第二半導(dǎo)體材料于該至少一凹陷處，該第二半導(dǎo)體材料是具有一異于該第一自然晶格常數(shù)的第二自然晶格常數(shù)；形成源極與漏極區(qū)于該第二有源區(qū)以形成一應(yīng)變型溝道晶體管；移除該掩膜層；以及形成一半導(dǎo)體組件于該第一有源區(qū)。
5.根據(jù)權(quán)利要求4所述的形成半導(dǎo)體芯片的方法，其中形成一半導(dǎo)體組件的方法是包括形成一摻雜區(qū)于該第一有源區(qū)以形成一電阻。
6.根據(jù)權(quán)利要求4所述的形成半導(dǎo)體芯片的方法，其中該半導(dǎo)體組件是包含一晶體管。
7.根據(jù)權(quán)利要求4所述的形成半導(dǎo)體芯片的方法，其更包括以下步驟形成一接觸蝕刻停止層于該半導(dǎo)體組件之上；形成一護(hù)層于該接觸蝕刻停止層上；以及通過該接觸蝕刻停止層并形成對該半導(dǎo)體組件的接觸窗。
8.根據(jù)權(quán)利要求4所述的形成半導(dǎo)體芯片的方法，其更包括形成一可棄式薄膜于該第二有源區(qū)上，該可棄式薄膜是位于該柵極堆棧之上；以及處理該可棄式薄膜以形成可棄式間隔物于該第二有源區(qū)的柵極堆棧的側(cè)壁上；其中該至少一凹陷處是形成于對應(yīng)一可棄式間隔物旁。
9.根據(jù)權(quán)利要求8所述的形成半導(dǎo)體芯片的方法，其更包括移除該可棄式間隔物，以及形成間隔物于柵極堆棧的側(cè)壁。
10.根據(jù)權(quán)利要求4所述的形成半導(dǎo)體芯片的方法，其更包括形成一第二柵極堆棧于該第一有源區(qū)，其中該每一第一柵極堆棧及第二柵極堆棧是包含一柵電極于一柵極介電質(zhì)上。
11.根據(jù)權(quán)利要求4所述的形成半導(dǎo)體芯片的方法，其更包含一硬掩膜在該柵電極以及間隔物之上。
12.根據(jù)權(quán)利要求11所述的形成半導(dǎo)體芯片的方法，其更包括于該第二半導(dǎo)體材料成長后，將該硬掩膜移除。
13.根據(jù)權(quán)利要求4所述的形成半導(dǎo)體芯片的方法，其更包括形成源極區(qū)與漏極區(qū)后，形成一第一導(dǎo)電材料于源極與漏極區(qū)上。
14.一種形成半導(dǎo)體組件的方法，其包括提供一半導(dǎo)體基底，其包含一第一半導(dǎo)體材料，該基底是包含一第一有源區(qū)與一第二有源區(qū)，該第一有源區(qū)具有一第一柵極堆棧形成于其上，而該第二有源區(qū)具有一第二柵極堆棧形成于其上；形成一薄膜于該第一有源區(qū)與第二有源區(qū)上；形成間隔物于該第二有源區(qū)的第二柵極堆棧側(cè)壁上；蝕刻一源極凹陷處與一漏極凹陷處于該第二柵極堆棧的對側(cè)，該源極凹陷處與該漏極凹陷處是藉由該間隔物與一溝道區(qū)隔離；以及成長一第二半導(dǎo)體材料于該源極凹陷處與漏極凹陷處。
15.根據(jù)權(quán)利要求14所述的形成半導(dǎo)體組件的方法，其中該每一第一柵極堆棧及第二柵極堆棧是包含一柵電極在一柵極介電質(zhì)之上。
16.根據(jù)權(quán)利要求15所述的形成半導(dǎo)體組件的方法，其更包含一硬掩膜在該柵電極以及間隔物之上。
17.根據(jù)權(quán)利要求16所述的形成半導(dǎo)體組件的方法，其更包括于該第二半導(dǎo)體材料成長后，將該硬掩膜移除。
18.根據(jù)權(quán)利要求14所述的形成半導(dǎo)體組件的方法，其更包括形成一第一源極區(qū)與一第一漏極區(qū)于該第一有源區(qū)與該第一柵極堆棧相對毗鄰處；以及形成一第二源極區(qū)與一第二漏極區(qū)于該第二有源區(qū)與該第二柵極堆棧相對毗鄰處。
19.根據(jù)權(quán)利要求18所述的形成半導(dǎo)體組件的方法，其更包括于形成該第一源極區(qū)與該第一漏極區(qū)后，形成一第一導(dǎo)電材料于該第一源極區(qū)與第一漏極區(qū)上；以及于形成該第二源極區(qū)與該第二漏極區(qū)后，形成一第二導(dǎo)電材料于該第二源極區(qū)與該第二漏極區(qū)上。
20.根據(jù)權(quán)利要求14所述的形成半導(dǎo)體組件的方法，其中形成間隔物于該第二柵極堆棧側(cè)壁是包括形成一可棄式薄膜于該包含第二柵極堆棧的第二有源區(qū)上；以及蝕刻該可棄式薄膜以形成可棄式間隔物。
21.根據(jù)權(quán)利要求20所述的形成半導(dǎo)體組件的方法，其中形成一薄膜于該第一有源區(qū)及第二有源區(qū)的步驟是包括形成一可棄式薄膜的步驟，此方法更包括于形成可棄式間隔物前先形成一掩膜層于部分位于該第一有源區(qū)的可棄式薄膜上。
22.根據(jù)權(quán)利要求20所述的形成半導(dǎo)體組件的方法，其更包括于形成該源極凹陷處與漏極凹陷處后，將該可棄式間隔物移除。
23.根據(jù)權(quán)利要求14所述的形成半導(dǎo)體組件的方法，其更包括于成長一第二半導(dǎo)體材料后，選擇性成長一第一半導(dǎo)體材料于該第二半導(dǎo)體材料上。
24.一種形成半導(dǎo)體組件的方法，其包括提供一半導(dǎo)體層，其包含一第一有源區(qū)與一第二有源區(qū)；形成一第一柵極堆棧于該第一有源區(qū)上，以及一第二柵極堆棧于該第二有源區(qū)上；形成一介電薄膜在該第一有源區(qū)與第二有源區(qū)上；形成一掩膜層于部分位于該第二有源區(qū)的介電薄膜上；藉由非等向性蝕刻該介電薄膜以形成一可棄式間隔物于該第一柵極堆棧側(cè)壁；形成一第一與一第二凹陷處于該第一有源區(qū)上，并大體與該可棄式間隔物對應(yīng)排列；以一半導(dǎo)體材料填充該第一與第二凹陷處；以及摻雜位于該第二有源區(qū)毗鄰于該第二柵極堆棧的源極與漏極區(qū)。
25.根據(jù)權(quán)利要求24所述的形成半導(dǎo)體組件的方法，其更包括于填充該第一及第二凹陷處后，將位于該第一有源區(qū)上的可棄式薄膜與介電薄膜移除。
26.根據(jù)權(quán)利要求25所述的形成半導(dǎo)體組件的方法，移除該可棄式薄膜以及該介電薄膜后，其更包括形成一第一導(dǎo)電型的淺摻雜區(qū)域于該第一有源區(qū)對應(yīng)于該第一柵極堆棧處；形成一第二導(dǎo)電型的淺摻雜區(qū)域于該第二有源區(qū)對應(yīng)于該第二柵極堆棧處；形成一第一間隔物鄰接該第一柵極堆棧以及一第二間隔物鄰接該第二柵極堆棧；形成第一導(dǎo)電型的濃摻雜區(qū)域于該第一有源區(qū)對應(yīng)于該第一間隔物；以及形成第二導(dǎo)電型的濃摻雜區(qū)域于該第二有源區(qū)對應(yīng)于該第二間隔物。
27.根據(jù)權(quán)利要求24所述的形成半導(dǎo)體組件的方法，于填充該第一及第二凹陷處后，其更包括移除該第二有源區(qū)上的掩膜層；形成一第二掩膜層于該第一有源區(qū)上；以及蝕刻該第二有源區(qū)上的介電層以形成第二間隔物毗鄰于該第二柵極堆棧旁。
28.根據(jù)權(quán)利要求27所述的形成半導(dǎo)體組件的方法，其中離子布植一源極區(qū)與一漏極區(qū)是包括布植位于該第二有源區(qū)并與該第二間隔物對應(yīng)排列的一源極區(qū)與一漏極區(qū)。
29.根據(jù)權(quán)利要求28所述的形成半導(dǎo)體組件的方法，其更包括于離子布植該源極區(qū)域漏極區(qū)后，將該可棄式間隔物以及第二間隔物移除。
30.根據(jù)權(quán)利要求29所述的形成半導(dǎo)體組件的方法，其更包括于移除該可棄式間隔物與第二間隔物后，形成一第一淺摻雜區(qū)域于該第一有源區(qū)對應(yīng)該第一柵極堆棧處以及形成一第二淺摻雜區(qū)域于該第二有源區(qū)對應(yīng)該第二柵極堆棧處。
全文摘要
一半導(dǎo)體芯片，包含一半導(dǎo)體基底，其設(shè)置有第一及第二有源區(qū)。一電阻是形成于第一有源區(qū)，且該電阻是包含一摻雜區(qū)形成于兩端點之間。一應(yīng)變型溝道晶體管是形成于第二有源區(qū)，該晶體管包含一第一及第二應(yīng)力源，其形成于與一應(yīng)變型溝道區(qū)相對毗鄰的基底。
文檔編號H01L27/085GK1645616SQ200410058449
公開日2005年7月27日 申請日期2004年8月16日 優(yōu)先權(quán)日2003年8月26日
發(fā)明者柯志欣, 李文欽, 楊育佳, 林俊杰, 胡正明 申請人:臺灣積體電路制造股份有限公司