專利名稱：打線接合封裝體的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種打線接合封裝體(wire bonding package)，特別是涉及一種其內(nèi)的晶?？山?jīng)由一電路板電連接至一殼體上的接腳的打線接合封裝體。
背景技術(shù)：
在現(xiàn)代的信息社會中，由集成電路所構(gòu)成的微處理機(jī)系統(tǒng)早已被普遍運用于生活的各個層面，例如像是個人計算機(jī)、移動通訊設(shè)備、及自動控制的家電用品等，而集成電路中的最重要的部分即為經(jīng)由半導(dǎo)體制作工藝所生產(chǎn)的晶粒(die)。晶?？赏ㄟ^半導(dǎo)體制作工藝而形成將一晶片(wafer)切割成多個區(qū)域，并在個別的區(qū)域上形成各種不同的電路，以形成晶粒。完成的晶粒除了可通過裸晶(bare chip)配置法直接地電連接至一電路板，以透過該電路板取得運作時所需的操作電壓或其它數(shù)據(jù)外，也可被封裝于一封裝體(package)內(nèi)，并通過封裝體內(nèi)的電連接通路以引腳插入(pin throughhole，PTH)的方式電連接至該封裝體所在的電路板，以接收該操作電壓或其它數(shù)據(jù)等。
近年來，在實時上市(time to market)的要求下，多個具有相互支持功能的晶粒往往必需整合至同一封裝體內(nèi)。請參閱圖1及圖2，圖1為現(xiàn)有一內(nèi)含一第一晶粒12及一第二晶粒14的四方扁平多晶粒打線接合封裝體(quadflat multi-die wire bonding package)10的示意圖，圖2為多晶粒打線接合封裝體10的側(cè)視圖。多晶粒打線接合封裝體10另包括多條接合導(dǎo)線(bondingwire)24及一內(nèi)含多個接腳(bonding pad)18的殼體16。第一晶粒12與第二晶粒14以堆棧(stacked)的方式設(shè)置在殼體16內(nèi)，第一晶粒12及第二晶粒14都包括一用來執(zhí)行一預(yù)定運算的核心電路(core circuit)(未顯示)及多個用來處理存取于該核心電路內(nèi)的數(shù)據(jù)的輸入/輸出電路(未顯示)，第一晶粒12及第二晶粒14另分別包括多個用來通過接合導(dǎo)線24電連接至殼體16的接腳18的晶粒焊墊20及22。
一般而言，在被堆棧在一起且設(shè)置在殼體16內(nèi)前，第一晶粒12及第二晶粒14通常必需被重新設(shè)計過，以避免如圖1中箭頭A及B所示的導(dǎo)線交錯的情形發(fā)生，舉例來說，即避免電連接于晶粒焊墊84與接腳94間的接合導(dǎo)線74交錯于電連接于晶粒焊墊82與接腳92的接合導(dǎo)線72及電連接于晶粒焊墊80與接腳90間的接合導(dǎo)線70。第一晶粒12及第二晶粒14的重新設(shè)計實已抵觸了實時上市對時間效率的要求。
此外，即便是第一晶粒12及第二晶粒14在被設(shè)置在殼體16內(nèi)前，已被重新設(shè)計過而不會發(fā)生上述的導(dǎo)線交錯的情形，然而，隨著殼體(用于封裝晶粒的封裝體)及晶粒的體積越來越小，而晶粒內(nèi)的電路又日趨復(fù)雜的情況下，傳輸在電連接于殼體16的接腳92與第一晶粒12的晶粒焊墊82間的接合導(dǎo)線72上的信號，常會因?qū)Ь€擁擠所引起的耦合效應(yīng)(coupling effect)而受到傳輸于電連接于殼體16的接腳90與第一晶粒12的晶粒焊墊80間的接合導(dǎo)線70上的信號的影響，并間接地影響多晶粒打線接合封裝體10的整體效能，尤其是當(dāng)傳輸于接合導(dǎo)線72上的信號為一模擬信號時。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種內(nèi)含一電路板的打線接合封裝體，其內(nèi)的晶?？山?jīng)由該電路板間接地電連接至一殼體上的接腳，以解決現(xiàn)有技術(shù)的導(dǎo)線交錯及因?qū)Ь€擁擠所引起的耦合效應(yīng)等缺點。
根據(jù)本發(fā)明的上述目的，本發(fā)明揭露了一種打線接合封裝體，其包括一設(shè)有多個接腳的殼體、一設(shè)置于該殼體內(nèi)的電路板、至少一設(shè)置在該電路板上的晶粒、以及至少一連接于該晶粒上的焊接墊及該電路板上的走線的接合導(dǎo)線，該接合導(dǎo)線可使該晶粒上的焊接墊得以電連接在該殼體上的接腳。
在本發(fā)明的較佳實施例中，該打線接合封裝體包括二晶粒，該二晶?？啥褩；蚨几街谠撾娐钒迳?。
在本發(fā)明的較佳實施例中，該殼體可為一球格數(shù)組封裝體(ball gridarray，BGA)、一四方扁平封裝體(quad flat package，QFP)、或一雙列直插式封裝體(dual in-line package，DIP)，而該電路板上另設(shè)置有至少一被動組件。
由于本發(fā)明的打線接合封裝體內(nèi)，除了包括至少一晶粒外，另包括一電路板，該晶粒可設(shè)置在該電路板上，以使該打線接合封裝體內(nèi)的接合導(dǎo)線可將該晶粒上的焊接墊經(jīng)由該電路板電連接至該殼體上的接腳。如此一來，該打線接合封裝體內(nèi)的多個晶粒(若該打線接合封裝體包括多個晶粒)就可不需經(jīng)過耗時的重新設(shè)計的過程而直接地整合在該殼體內(nèi)，以真正達(dá)到實時上市的要求；此外，該打線接合封裝體內(nèi)的接合導(dǎo)線另可選擇性地經(jīng)由該電路板上的焊接點并以布局在該電路板上遠(yuǎn)離于其它接合導(dǎo)線的位置處的方式，將一晶粒上的晶粒焊墊電連接至一殼體上的接腳，以避免因?qū)Ь€擁擠所引起的耦合效應(yīng)的情形發(fā)生，并提高其整體效能；最后，該打線接合封裝體內(nèi)的電路板上可設(shè)置有至少一依據(jù)該多個晶粒內(nèi)的核心電路及輸入/輸出電路的電特性的需求而設(shè)置的被動組件，如此一來，插置有本發(fā)明的打線接合封裝體的電路板在制作時，便不需另行設(shè)置經(jīng)過適當(dāng)調(diào)校而選定的被動組件，以節(jié)省制作時間及成本。


圖1為現(xiàn)有一打線接合封裝體的示意圖；圖2為圖1所顯示的打線接合封裝體的側(cè)視圖；圖3為本發(fā)明的較佳實施例中一打線接合封裝體的示意圖；圖4為圖3所顯示的打線接合封裝體的側(cè)視圖；圖5為本發(fā)明的第二實施例中一打線接合封裝體的示意圖。
具體實施例方式
請參閱圖3及圖4，圖3為本發(fā)明的較佳實施例中一打線接合封裝體30的示意圖，圖4為打線接合封裝體30的側(cè)視圖。除了第一晶粒12、第二晶粒14、殼體16及多條用來電連接第一晶粒12及第二晶粒14上的晶粒焊墊20及22至殼體16上的接腳18上的接合導(dǎo)線24外，打線接合封裝體30另包括一設(shè)置于殼體16的導(dǎo)線框架46內(nèi)的電路板48。
在本發(fā)明的較佳實施例中，殼體16為一四方扁平封裝體(quad flatpackage，QFP)，而電路板48為一雙層電路板。然而，在本發(fā)明的打線接合封裝體中，殼體16也可為一球格數(shù)組封裝體(ball grid array，BGA)或一雙列直插式封裝體(dual in-line package，DIP)，而電路板48也可為一單層或多于二層的多層電路板。
在圖3所顯示的打線接合封裝體30中，原本在圖1中所顯示的交錯于接合導(dǎo)線70及72的接合導(dǎo)線74改為先后經(jīng)由一第一導(dǎo)電孔(via)62及一第二導(dǎo)電孔64并以布局(layout)于電路板48的下層(接合導(dǎo)線74中布局于電路板48下層的部分在圖3中以虛線表示)的方式將第二晶粒14上的晶粒焊墊84電連接至殼體16的接腳94上，接合導(dǎo)線74中布局于電路板48下層的部分為殼體16上的走線(trace)；接合導(dǎo)線70的電連接方式不變，即，接合導(dǎo)線70仍將第一晶粒12上的晶粒焊墊80直接地電連接至殼體16的接腳90上；而原本在圖1中所顯示的將第一晶粒12上的晶粒焊墊82直接地電連接在殼體16上的接腳92的接合導(dǎo)線72則改為先后經(jīng)由一第一焊接點66及一第二焊接點68并以布局在電路板48之上層(接合導(dǎo)線72中布局于電路板48上層的部分在圖3中以實線表示)的方式將第一晶粒12上的晶粒焊墊82電連接至殼體16的接腳92上，以盡可能地遠(yuǎn)離接合導(dǎo)線72并降低該耦合效應(yīng)。
在本發(fā)明的較佳實施例中，電路板48上另設(shè)置有至少一依據(jù)第一晶粒12及第二晶粒14內(nèi)的核心電路及輸入/輸出電路的電性特性的需求而設(shè)置的被動組件50。
圖3所顯示的打線接合封裝體30僅包括二堆棧配置的晶粒(第一晶粒12及第二晶粒14)，然而，本發(fā)明的打線接合封裝體也可僅包括一個或二個以上堆棧配置的晶粒。當(dāng)遇有導(dǎo)線交錯的情形時，該打線接合封裝體內(nèi)的接合導(dǎo)線也可仿圖3中接合導(dǎo)線74的布局方式，通過布局于一電路板的不同層的方式將一晶粒上的晶粒焊墊電連接至一殼體的接腳上，茲不贅述。
在圖3所顯示的打線接合封裝體30中，第一晶粒12及第二晶粒堆棧在電路板48上，然而，本發(fā)明的打線接合封裝體內(nèi)的所有晶粒也可都直接附著設(shè)置在一電路板上。請參閱圖5，圖5為本發(fā)明的第二實施例中一打線接合封裝體100的示意圖。在打線接合封裝體100中，除了第一晶粒12及第二晶粒同時通過裸晶配置法直接地附著設(shè)置在電路板48上外，其余的結(jié)構(gòu)完全相同于打線接合封裝體30的結(jié)構(gòu)。
在打線接合封裝體100中，一接合導(dǎo)線122將第一晶粒12上的晶粒焊墊102直接地電連接在殼體16的接腳112上、一接合導(dǎo)線124先后經(jīng)由一第三焊接點136及一第四焊接點138并以布局于電路板48的上層的方式將第一晶粒12上的晶粒焊墊104電連接在殼體16的接腳114上、而接合導(dǎo)線126先后經(jīng)由一第三導(dǎo)電孔132及一第四導(dǎo)電孔134并以布局于電路板48的下層的方式將第一晶粒12上的晶粒焊墊106電連接于殼體16的接腳116上。
與現(xiàn)有打線接合封裝體相比，本發(fā)明的打線接合封裝體除了包括至少一晶粒、至少一接合導(dǎo)線及一殼體外，另包括一允許該接合導(dǎo)線布局于其上的電路板。本發(fā)明的打線接合封裝體的優(yōu)點在于一、其內(nèi)的接合導(dǎo)線可選擇性地經(jīng)由該電路板上的導(dǎo)電孔并以布局于該電路板的不同層的方式，將一晶粒上的晶粒焊墊電連接至一殼體上的接腳，以避免導(dǎo)線交錯的情形發(fā)生，如此一來，該打線接合封裝體內(nèi)的多個晶粒就可不需經(jīng)過耗時的重新設(shè)計的過程而直接地整合在該殼體內(nèi)，以真正達(dá)到實時上市的要求；二、其內(nèi)的接合導(dǎo)線另可選擇性地經(jīng)由該電路板上的焊接點并以布局在該電路板上遠(yuǎn)離于其它接合導(dǎo)線的位置處的方式，將一晶粒上的晶粒焊墊電連接至一殼體上的接腳，以避免因?qū)Ь€擁擠所引起的耦合效應(yīng)的情形發(fā)生，并提高其整體效能；以及三、其內(nèi)的電路板上可設(shè)置有至少一依據(jù)該多個晶粒內(nèi)的核心電路及輸入/輸出電路的電性特性的需求而設(shè)置的被動組件，如此一來，插置有本發(fā)明的打線接合封裝體的電路板在制作時，便不需另行設(shè)置經(jīng)過適當(dāng)調(diào)校而選定的被動組件，以節(jié)省制作時間及成本。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種打線接合封裝體(wire bonding package)，其包括一殼體，其上設(shè)有多個接腳；一電路板，設(shè)置于該殼體內(nèi)，該電路板上設(shè)有至少一走線(trace)，連接在該殼體上的接腳；至少一晶粒(die)，設(shè)置在該電路板上，該晶粒上設(shè)有多個焊接墊(bonding pad)；以及至少一焊接線(bonding line)，連接在該晶粒上的焊接墊及該電路板上的走線，以使該晶粒上的焊接墊得以電連接在該殼體上的接腳。
2.如權(quán)利要求1所述的打線接合封裝體，其中該殼體包括一導(dǎo)線框架(lead frame)，用來容納該電路板。
3.如權(quán)利要求1所述的打線接合封裝體，其包括多個晶粒，以堆棧的方式設(shè)置在該電路板上。
4.如權(quán)利要求1所述的打線接合封裝體，其包括多個晶粒，附著在該電路板上。
5.如權(quán)利要求1所述的打線接合封裝體，其中該殼體為一球格數(shù)組封裝體(ball grid array，BGA)。
6.如權(quán)利要求1所述的打線接合封裝體，其中該殼體為一四方扁平封裝體(quad flat package，QFP)。
7.如權(quán)利要求1所述的打線接合封裝體，其中該殼體為一雙列直插式封裝體(dual in-line package，DIP)。
8.如權(quán)利要求1所述的打線接合封裝體，其中該電路板上另設(shè)置有至少一被動組件。
全文摘要
本發(fā)明提供一種打線接合封裝體，其包括一設(shè)有多個接腳的殼體、一設(shè)置在該殼體內(nèi)的電路板、至少一設(shè)置在該電路板上的晶粒、以及至少一連接在該晶粒上的焊接墊及該電路板上的走線的接合導(dǎo)線，該接合導(dǎo)線可使該晶粒上的焊接墊得以電連接在該殼體上的接腳。
文檔編號H01L23/48GK1641869SQ200410001268
公開日2005年7月20日 申請日期2004年1月5日 優(yōu)先權(quán)日2004年1月5日
發(fā)明者邱玉玲, 陳君明, 洪衛(wèi)周 申請人:揚(yáng)智科技股份有限公司