專利名稱：用于埋入式后端線結(jié)構(gòu)的錯(cuò)落金屬化的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種邏輯或一般用途的集成電路的后端中的埋入MRAM存儲(chǔ)器或類似的結(jié)構(gòu)。
背景技術(shù)：
考慮到MRAM(磁存儲(chǔ)隨機(jī)存取存儲(chǔ)器Magnetic memory RandomAccess Memory)為非易失性的，并且預(yù)示出低功耗、高速和高封裝密度，MRAM電路的領(lǐng)域正在迅速地發(fā)展。
MRAM具有明顯的實(shí)用優(yōu)點(diǎn)，其可以應(yīng)用于后端線(BEOLBack End ofthe Line)中，但是卻留下了對(duì)于BEOL中引線的要求的困難。
傳統(tǒng)的BEOL引線配置需要將引線層垂直隔開，從而減小電容并由此允許高速的開關(guān)。然而，MRAM器件需要垂直地靠攏引線與形成MRAM單元的磁性層之間的間隔，從而減小用于將磁化狀態(tài)從一個(gè)方向翻轉(zhuǎn)至另一個(gè)方向所需的電流量。
MRAM單元的最佳性能所需的間隔明顯小于用于在邏輯電路中優(yōu)化電容和運(yùn)行速度的間隔。
已經(jīng)嘗試了各種配置將MRAM單元從邏輯互連區(qū)中移開，但是這需要額外的引線層或者相反則將增加成本。
因此，本技術(shù)需要一種幾何上緊湊的配置，將MRAM單元接近邏輯引線地設(shè)置，但仍保持邏輯和MRAM各自的要求。

發(fā)明內(nèi)容
本發(fā)明涉及一種電路構(gòu)造，其中諸如MRAM單元的結(jié)構(gòu)設(shè)置在集成電路的上區(qū)(BEOL)中，同時(shí)保持了該結(jié)構(gòu)以及良好的邏輯電路運(yùn)行所需的尺寸。
本發(fā)明的特征在于MRAM單元在后端線級(jí)間電介質(zhì)(interleveldielectirc，又稱層間介質(zhì))內(nèi)的設(shè)置。
本發(fā)明的另一特征在于同時(shí)滿足邏輯后端引線和MRAM單元對(duì)間隔的要求。
本發(fā)明的另一特征在于蝕刻用于邏輯引線的雙重金屬鑲嵌孔至標(biāo)準(zhǔn)深度，并蝕刻用于其它結(jié)構(gòu)的孔至更深的深度。


圖1示出了根據(jù)本發(fā)明的集成電路后端的截面。
具體實(shí)施例方式
現(xiàn)在參照?qǐng)D1，其按照部分圖示、部分示意的形式示出了根據(jù)本發(fā)明的集成電路的一部分。
在圖的底部，方框10表示襯底和下級(jí)互連層。已將標(biāo)注表示為M1(對(duì)于金屬1)等，但本發(fā)明可在任何級(jí)上實(shí)施。
在圖的中部，一組方框110表示第N層互連。如傳統(tǒng)情況，它們可在同一平面內(nèi)，并且具有相同的厚度。
在左邊，在第N級(jí)之上，有標(biāo)注為V1并具有由括號(hào)115表示的高度的長(zhǎng)方形，它是雙重金屬鑲嵌互連結(jié)構(gòu)(dual-damascene interconnect structure)的下部。本領(lǐng)域技術(shù)人員了解，雙重金屬鑲嵌結(jié)構(gòu)是通過蝕刻或者開放用于持住水平互連部件的上孔(此圖中的120)和諸如V1的用于連接上級(jí)與下級(jí)的垂直開口。將設(shè)置上部件120的厚度，從而提供設(shè)計(jì)電阻，并且通孔的高度設(shè)置為水平層(110與120)之間的設(shè)計(jì)距離的結(jié)果，垂直設(shè)計(jì)距離通過考慮其它因素之中的電容來(lái)設(shè)置。
在圖的右邊，水平連接部122具有與連接部120處于同一級(jí)上并更厚的頂面。在此情況中，更大厚度的原因在于MRAM單元具有比括號(hào)115的高度小的高度117。表示單元155的記號(hào)表示了磁性材料自身，并且還表示了兩層磁性層之間的隧穿層和其它作為該單元的一部分的輔助層。
高度150要考慮單元設(shè)計(jì)中的多種因素來(lái)設(shè)置，這與本發(fā)明無(wú)關(guān)。注意到以下內(nèi)容就足夠了，即出于工程的考慮出發(fā)a)距離117小于距離115；以及，b)由部件122載運(yùn)的電流必須垂直地靠近MRAM單元。
過去，這一問題僅通過為存儲(chǔ)器預(yù)留各自的金屬層來(lái)解決。這一層中的引線對(duì)于邏輯信號(hào)傳播不利，因此將單獨(dú)地為存儲(chǔ)器有效地增加整個(gè)的額外金屬鍍層。這種方式能起到作用，但是由于需要每級(jí)互連有兩個(gè)區(qū)，并且需要至少兩個(gè)額外的光刻掩模，因此成本昂貴。由于附加金屬層需要很多額外的工藝步驟，因此集成電路的產(chǎn)量將明顯降低。
然而，根據(jù)本發(fā)明，該問題可在僅增加一層額外的掩模和一步額外的蝕刻的成本下解決。邏輯互連級(jí)(例如圖中左邊的那些)通常在尚未構(gòu)圖包括存儲(chǔ)單元的區(qū)域的情況下形成。然后按傳統(tǒng)方式蝕刻邏輯引線溝槽。接著，使用第二掩模構(gòu)圖存儲(chǔ)單元區(qū)而不暴露邏輯區(qū)。然后通過第二次蝕刻步驟在存儲(chǔ)區(qū)內(nèi)建立比在邏輯區(qū)中更深的溝槽，足以到達(dá)結(jié)構(gòu)155的頂面。此步驟示意為單個(gè)金屬鑲嵌(無(wú)通孔V1)是為了實(shí)現(xiàn)MRAM的電流接近單元的要求，但是其它結(jié)構(gòu)可具有標(biāo)準(zhǔn)厚度的上級(jí)和較短的下級(jí)，從而到達(dá)該結(jié)構(gòu)的頂部而非第N級(jí)的頂部。存儲(chǔ)區(qū)內(nèi)可能需要傳統(tǒng)的通孔，因此通常的蝕刻步驟可包括橫跨整個(gè)電路的通孔形成步驟。若用于蝕刻通孔的工藝窗口不允許同時(shí)蝕刻不同深度的通孔115和150，可以簡(jiǎn)單地改變光刻掩模，從而適應(yīng)存儲(chǔ)區(qū)中的通孔區(qū)域，以在使用標(biāo)準(zhǔn)邏輯深度引線的同時(shí)使用用于接觸存儲(chǔ)元件頂部的更深的引線。此示例中，存儲(chǔ)單元結(jié)構(gòu)將不具有通孔，但該區(qū)域內(nèi)可以有其它的連接。
步驟順序?yàn)?)形成直達(dá)第N級(jí)互連的前端和后端。
2)形成存儲(chǔ)單元155(可選地，其周圍有電介質(zhì))。
3)在第N級(jí)互連上沉積層間電介質(zhì)。
4)形成用于構(gòu)圖互連引線溝槽的邏輯互連掩模，在溝槽處需要低電容和/或長(zhǎng)通孔。這通常為邏輯或非存儲(chǔ)區(qū)域。
5)通過邏輯掩模蝕刻雙重金屬鑲嵌孔的上部。
6)僅在存儲(chǔ)區(qū)內(nèi)需要深溝槽處形成用于構(gòu)圖互連的存儲(chǔ)器互連掩模。
7)通過存儲(chǔ)器掩模蝕刻上金屬鑲嵌孔。
8)在邏輯和存儲(chǔ)區(qū)兩者中形成第N+1級(jí)通孔掩模。
9)以足夠的過蝕刻(如需要)執(zhí)行通孔蝕刻，在邏輯區(qū)中向下穿過更大的深度。
10)在整個(gè)電路上沉積并平整化導(dǎo)電填料，使足夠的材料填充在存儲(chǔ)區(qū)中的更深溝槽內(nèi)。
在特定的MRAM結(jié)構(gòu)中，上引線級(jí)更厚意味著電流中心與磁性單元之間的距離有變化。可能需要使用于寫入和擦除單元的電流適度地變化(增大)。
本領(lǐng)域技術(shù)人員了解，其它結(jié)構(gòu)可形成于上介電層之間(例如，電容器、電感器、硅覆絕緣體(silicon-on-insulator)晶體管、薄膜二極管等)?？梢詫⒈景l(fā)明中所述的技術(shù)使用于集成器件，如將它們使用于BEOL層中一樣。
在電路使用銅作為互連材料的情況下，在金屬鑲嵌溝槽和/或通孔中沉積內(nèi)襯層。這些層包括在形成金屬鑲嵌孔的步驟中和形成通孔的步驟中。本發(fā)明可連同傳統(tǒng)的鋁互連材料使用，并且也可以連同銅(或其它)互連使用。本發(fā)明還不限于氧化物電介質(zhì)，還可使用“低k”電介質(zhì)。
本發(fā)明不限于使用硅晶片?？墒褂霉桄N合金、GaAs或其它半導(dǎo)體晶片。
本發(fā)明可與各種用于形成上層互連的工藝序列一同使用。某些技術(shù)使用單個(gè)蝕刻步驟來(lái)形成金屬鑲嵌溝槽和通孔兩者。本發(fā)明還可與這樣的技術(shù)一同使用，其中適當(dāng)?shù)叵拗朴糜谕椎难谀亩苊鈱⑼自O(shè)置在存儲(chǔ)器或其它元件上。
雖然本發(fā)明已通過一個(gè)優(yōu)選實(shí)施例介紹，本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識(shí)到，本發(fā)明可在所附權(quán)利要求的精神和范圍內(nèi)以各種變體實(shí)施。
權(quán)利要求
1.一種形成包括設(shè)置在后端線(BEOL)中的一組磁存儲(chǔ)隨機(jī)存取存儲(chǔ)器(MRAM)存儲(chǔ)元件的集成電路的方法，包括步驟形成集成電路的前端線；形成第一級(jí)互連以及后序多級(jí)互連，包括第N級(jí)互連；在所述集成電路的存儲(chǔ)區(qū)內(nèi)形成一組存儲(chǔ)元件，所述一組存儲(chǔ)元件與所述第N級(jí)互連的頂面相接觸，并具有存儲(chǔ)單元高度；以比所述存儲(chǔ)單元高度更大的標(biāo)準(zhǔn)厚度沉積第N+1層級(jí)間電介質(zhì)；在電路的邏輯區(qū)內(nèi)形成邏輯雙重金屬鑲嵌孔，所述邏輯區(qū)中的所述雙重金屬鑲嵌孔具有足以與第N級(jí)互連的頂層形成接觸的總雙重金屬鑲嵌孔深，還具有邏輯互連深度，而所述存儲(chǔ)器孔深與所述邏輯互連深度之間的差構(gòu)成了邏輯通孔深度；在電路的存儲(chǔ)區(qū)域內(nèi)形成存儲(chǔ)器金屬鑲嵌孔，所述存儲(chǔ)區(qū)中的所述存儲(chǔ)器金屬鑲嵌孔具有足以與所述一組存儲(chǔ)元件的頂面形成接觸的存儲(chǔ)器孔深；以導(dǎo)電互連材料填充所述邏輯雙重金屬鑲嵌孔和所述存儲(chǔ)器孔兩者；以及完成所述集成電路。
2.根據(jù)權(quán)利要求1所述的方法，其中所述在電路的邏輯區(qū)內(nèi)形成邏輯雙重/金屬鑲嵌孔的步驟由兩個(gè)獨(dú)立的步驟構(gòu)成，第一步是形成用于水平互連的一組溝槽而第二步是形成通孔；以及所述形成通孔的步驟在所述邏輯區(qū)和所述存儲(chǔ)區(qū)中同時(shí)形成通孔。
3.根據(jù)權(quán)利要求1所述的方法，其中所述形成邏輯雙重金屬鑲嵌孔的步驟還在所述存儲(chǔ)區(qū)中執(zhí)行。
4.根據(jù)權(quán)利要求2所述的方法，其中在所述形成通孔的步驟之前進(jìn)行在所述存儲(chǔ)區(qū)中形成金屬鑲嵌溝槽的步驟，而通孔形成為穿過至少一些所述存儲(chǔ)區(qū)中的所述金屬鑲嵌溝槽，從而連接至所述第N級(jí)互連。
5.根據(jù)權(quán)利要求1所述的方法，其中所述第N級(jí)互連為第一級(jí)，而所述存儲(chǔ)元件形成于第一與第二級(jí)互連之間。
6.根據(jù)權(quán)利要求2所述的方法，其中所述第N級(jí)互連為第一級(jí)，而所述存儲(chǔ)元件形成于第一與第二級(jí)互連之間。
7.根據(jù)權(quán)利要求4所述的方法，其中所述第N級(jí)互連為第一級(jí)，而所述存儲(chǔ)元件形成于第一與第二級(jí)互連之間。
8.一種包括設(shè)置在后端線(BEOL)中的一組結(jié)構(gòu)的集成電路，包括集成電路的前端；第一級(jí)互連以及后序多級(jí)互連，包括第N級(jí)互連；一組結(jié)構(gòu)，在所述集成電路的至少一個(gè)單獨(dú)區(qū)域中的，所述一組結(jié)構(gòu)與所述第N級(jí)互連的頂面相接觸，并具有結(jié)構(gòu)高度；第N+1層級(jí)間電介質(zhì)，具有比所述結(jié)構(gòu)高度更大的標(biāo)準(zhǔn)厚度；一組邏輯雙重金屬鑲嵌孔組，在所述第N+1層級(jí)間電介質(zhì)的邏輯區(qū)中以導(dǎo)電互連材料填充，所述邏輯區(qū)域中的所述雙重金屬鑲嵌孔具有足以與所述第N級(jí)互連的頂層形成接觸的總雙重金屬鑲嵌孔深，并具有邏輯互連深度，而所述存儲(chǔ)器孔深與所述邏輯互連深度之間的差構(gòu)成了邏輯通孔深度；以及一組結(jié)構(gòu)金屬鑲嵌孔，在所述第N+1層級(jí)間電介質(zhì)的所述存儲(chǔ)區(qū)中以導(dǎo)電互連材料填充，所述存儲(chǔ)區(qū)中的所述結(jié)構(gòu)金屬鑲嵌孔具有足以與所述一組結(jié)構(gòu)的頂面形成接觸的結(jié)構(gòu)孔深。
9.一種形成包括設(shè)置在后端線(BEOL)中的一組結(jié)構(gòu)的集成電路的方法，包括步驟形成集成電路的前端線；形成第一級(jí)互連以及后序各級(jí)互連，包括第N級(jí)互連；在所述集成電路的至少一個(gè)單獨(dú)的區(qū)域內(nèi)形成一組結(jié)構(gòu)，所述一組結(jié)構(gòu)與所述第N級(jí)互連的頂面相接觸，并具有結(jié)構(gòu)高度；以比所述結(jié)構(gòu)高度更大的標(biāo)準(zhǔn)厚度沉積第N+1層級(jí)間電介質(zhì)；在電路的邏輯區(qū)內(nèi)形成邏輯雙重金屬鑲嵌孔，所述邏輯區(qū)中的所述雙重金屬鑲嵌孔具有足以與第N級(jí)互連的頂層形成接觸的總雙重金屬鑲嵌孔深，并具有邏輯互連深度，而所述存儲(chǔ)器孔深與所述邏輯互連深度之間的差構(gòu)成了邏輯通孔深度；在電路的所述存儲(chǔ)區(qū)內(nèi)形成結(jié)構(gòu)金屬鑲嵌孔，所述存儲(chǔ)區(qū)中的所述結(jié)構(gòu)金屬鑲嵌孔具有足以與所述一組結(jié)構(gòu)的頂面形成接觸的存儲(chǔ)器孔深；以導(dǎo)電互連材料填充所述邏輯雙重金屬鑲嵌孔和所述結(jié)構(gòu)孔兩者；以及完成所述集成電路。
10.根據(jù)權(quán)利要求9所述的方法，其中所述在電路的邏輯區(qū)內(nèi)形成邏輯雙重/金屬鑲嵌孔的步驟由兩個(gè)獨(dú)立的步驟構(gòu)成，第一步是形成用于水平互連的一組溝槽而第二步是形成通孔；以及所述形成通孔的步驟在所述邏輯區(qū)和所述存儲(chǔ)區(qū)中同時(shí)形成通孔。
11.根據(jù)權(quán)利要求9所述的方法，其中所述形成通孔的步驟之前為在所述結(jié)構(gòu)區(qū)中形成金屬鑲嵌溝槽的步驟。
12.根據(jù)權(quán)利要求10所述的方法，其中所述形成通孔的步驟之前為在所述存儲(chǔ)區(qū)中形成金屬鑲嵌溝槽的步驟，而通孔形成為穿過至少一些所述金屬鑲嵌溝槽，從而連接至所述第N級(jí)互連。
13.根據(jù)權(quán)利要求9所述的方法，其中所述第N級(jí)互連為第一級(jí)，而所述存儲(chǔ)元件形成于第一與第二級(jí)互連之間。
14.根據(jù)權(quán)利要求10所述的方法，其中所述第N級(jí)互連為第一級(jí)，而所述存儲(chǔ)元件形成于第一與第二級(jí)互連之間。
15.根據(jù)權(quán)利要求12所述的方法，其中所述第N級(jí)互連為第一級(jí)，而所述存儲(chǔ)元件形成于第一與第二級(jí)互連之間。
16.根據(jù)權(quán)利要求1所述的方法，其中所述導(dǎo)電互連材料為銅。
17.根據(jù)權(quán)利要求2所述的方法，其中所述導(dǎo)電互連材料為銅。
18.根據(jù)權(quán)利要求3所述的方法，其中所述導(dǎo)電互連材料為銅。
19.根據(jù)權(quán)利要求4所述的方法，其中所述導(dǎo)電互連材料為銅。
全文摘要
本發(fā)明公開了一種用于埋入式后端線結(jié)構(gòu)的錯(cuò)落鍍金屬法，其中MRAM單元設(shè)置在集成電路的上區(qū)(BEOL)中，通過將BEOL的標(biāo)準(zhǔn)垂直尺寸設(shè)置為適于邏輯電路的值，同時(shí)保持了良好的MRAM性能和良好的邏輯電路運(yùn)行所需的尺寸。在設(shè)置MRAM單元的區(qū)域中，第N+1級(jí)單獨(dú)地蝕刻。在邏輯區(qū)中進(jìn)行標(biāo)準(zhǔn)蝕刻，而在MRAM區(qū)中進(jìn)行更深的蝕刻，使得邏輯區(qū)的級(jí)間距離為標(biāo)準(zhǔn)量，而MRAM區(qū)的級(jí)間距離為較小的、適于容納進(jìn)入MRAM單元的材料層的垂直尺寸的量。
文檔編號(hào)H01L21/8246GK1499609SQ0315844
公開日2004年5月26日 申請(qǐng)日期2003年9月10日 優(yōu)先權(quán)日2002年11月7日
發(fā)明者邁克爾·C·蓋迪斯, 邁克爾 C 蓋迪斯 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司