專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路器件，更具體地涉及一種倒裝片結(jié)合類(lèi)型的半導(dǎo)體集成電路器件，它具有用于電路板上安裝的凸起電極(突出電極)。本發(fā)明也涉及一種用于制造例如同步SRAM(靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)的技術(shù)。
背景技術(shù)：
在例如日本專(zhuān)利未審查出版物Nos.Hei 5(1993)-218042和Hei8(1996)-250498和美國(guó)專(zhuān)利No.5,547,740中描述倒裝片結(jié)合類(lèi)型的用于形成突出電極例如焊接凸片的半導(dǎo)體集成電路器件。這些專(zhuān)利出版物顯示一種倒裝片結(jié)合類(lèi)型的半導(dǎo)體集成電路器件的基本方案。具體地，從一個(gè)芯片的焊盤(pán)引出重新布線(xiàn)的線(xiàn)條，及連至重新布線(xiàn)線(xiàn)條的凸起電極在芯片表面上被排為陣列，以便被暴露于芯片表面保護(hù)薄膜之外。所得的凸起電極的擴(kuò)展間距便于根據(jù)凸起電極至電路板的布線(xiàn)線(xiàn)條的連接而實(shí)現(xiàn)芯片的板上安裝，并且最后允許使用具有大線(xiàn)間距的價(jià)廉電路板。
隨著MOS晶體管的微型結(jié)構(gòu)的發(fā)展，半導(dǎo)體集成電路器件所具有的耐壓特性變壞因而導(dǎo)致它們的運(yùn)行電壓下降。在此方面，半導(dǎo)體集成電路器件通常被設(shè)計(jì)為從一個(gè)外部提供的較高電源電壓VDD產(chǎn)生較低內(nèi)部電源電壓VDDI，用作提供給它們內(nèi)部電路的運(yùn)行電壓。使用一個(gè)限壓電路(也稱(chēng)為降壓電路)從一個(gè)提供的較高電源電壓VDD產(chǎn)生較低內(nèi)部電源電壓VDDI。該限壓電路被安排為包括一個(gè)驅(qū)動(dòng)器PMOS(p溝道MOS)晶體管和一個(gè)用于將所產(chǎn)生的電源電壓VDDI與一個(gè)參考電壓Vre進(jìn)行比較并且響應(yīng)于比較結(jié)果而激勵(lì)驅(qū)動(dòng)器PMOS晶體管的差動(dòng)放大器。通過(guò)在驅(qū)動(dòng)器PMOS晶體管的源極和漏極之間所產(chǎn)生的電源電壓VDD的壓降而獲得內(nèi)部電源電壓VDDI。通過(guò)與參考電壓Vre的比較結(jié)果而評(píng)價(jià)內(nèi)部電源電壓VDDI的變動(dòng)，并且在反饋控制的基礎(chǔ)上將內(nèi)部電源電壓VDDI穩(wěn)定于預(yù)定電壓電平。
在例如日本專(zhuān)利未審查出版物No.2002-25260中描述一種被設(shè)計(jì)為使外部提供的電源電壓降壓和向內(nèi)部電路供電的半導(dǎo)體集成電路器件。

發(fā)明內(nèi)容
在包括那些與時(shí)鐘信號(hào)同步地運(yùn)行的同步SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)和同步DRAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)的半導(dǎo)體集成電路器件中經(jīng)常有著愈來(lái)愈高的運(yùn)行頻率的趨勢(shì)。因此，它們的內(nèi)部電路消耗更多功率。
在此方面，本發(fā)明的發(fā)明者已注意到以下焦慮限壓電路及其外圍設(shè)備可能經(jīng)受由于內(nèi)部電源電壓VDDI的大電流集中于許多內(nèi)部電路部分而導(dǎo)致的有害加熱以致半導(dǎo)體集成電路器件的性能下降，以及由于大電流和限壓電路和內(nèi)部電路部分之間的布線(xiàn)電阻，內(nèi)部電源電壓VDDI可能下降，也將導(dǎo)致器件特性下降。
本發(fā)明的一個(gè)目的是提供一種技術(shù)，用于防止半導(dǎo)體集成電路器的特性下降。
以下說(shuō)明和附圖將使本發(fā)明的這些和其它目的和新穎特征更為明顯。
在此說(shuō)明書(shū)中公開(kāi)的本發(fā)明內(nèi)容簡(jiǎn)述如下。
一種半導(dǎo)體集成電路器件具有一片半導(dǎo)體基底、被形成于基底上以便組成電路的電路元件、一層被形成于基底上并且在電氣上連至電路元件的布線(xiàn)層、一層覆蓋著該電路而具有一個(gè)開(kāi)口的有機(jī)絕緣膜、一層通過(guò)在有機(jī)絕緣膜上疊層而形成的并且通過(guò)開(kāi)口在電氣上連至布線(xiàn)層的導(dǎo)體層以及一個(gè)通過(guò)導(dǎo)體層在電氣上連至布線(xiàn)層的凸起電極，它們通過(guò)在基底上散布多個(gè)限壓電路而被包括于電路中，其中每個(gè)限壓電路用于產(chǎn)生一個(gè)預(yù)定電壓電平的內(nèi)部電壓電壓及包括一個(gè)用于把從外部通過(guò)凸起電極輸入的一個(gè)外部電源電壓的電壓電平降低的晶體管。該晶體管被形成的區(qū)域被安排為正好處于用于輸入電源電壓的凸起電極的形成區(qū)域之下。
根據(jù)在半導(dǎo)體基底上將限壓電路散布的布局，能夠避免使電流集中于一個(gè)限壓電路和緩解對(duì)限壓電路和它們的外圍設(shè)備的有害加熱。此外，按照正好處于凸起電極形成區(qū)域之下的限壓電路的晶體管形成區(qū)域，能夠減少?gòu)酿侂娡蛊痣姌O至晶體管的布線(xiàn)長(zhǎng)度。較短布線(xiàn)和由此的較小布線(xiàn)電阻有助于減少布線(xiàn)上的電壓降，及減少內(nèi)部電源電壓的下降。因此能夠防止半導(dǎo)體集成電路器件性能的下降。
限壓電路包括一個(gè)電壓感測(cè)電路，它感測(cè)內(nèi)部電源電壓的電壓電平，及一個(gè)比較電路，它將所感測(cè)電源電壓電平與參考電壓進(jìn)行比較及響應(yīng)于比較結(jié)果而控制晶體管的導(dǎo)電率。該晶體管實(shí)際上是多個(gè)并行地連結(jié)的p溝道MOS晶體管，而它們中的至少一部分被布置為正好位于凸起電極之下。
優(yōu)選地，所有限壓電路都分享單個(gè)參考電壓生成電路以使電路形成區(qū)最小。
在一個(gè)半導(dǎo)體集成電路器件中有著用于分布由限壓電路產(chǎn)生的內(nèi)部電源電壓的內(nèi)部饋電線(xiàn)，多個(gè)排成陣列的存儲(chǔ)器單元，以及多條用于選擇存儲(chǔ)器單元的字線(xiàn)，而在內(nèi)部饋電線(xiàn)中包括各字線(xiàn)間電源線(xiàn)，它們由一層對(duì)各字線(xiàn)是公共的而被布置于鄰近字線(xiàn)之間的布線(xiàn)層構(gòu)成，還包括各字線(xiàn)上電源線(xiàn)，它們由一層與字線(xiàn)的層不同而被布置為與字線(xiàn)間電源線(xiàn)相交并且在電氣上連至它們的布線(xiàn)層構(gòu)成。內(nèi)部饋電線(xiàn)的這種分布布局減少布線(xiàn)電阻，因而緩解電源電壓降。
導(dǎo)體層能夠包括一條內(nèi)部饋電線(xiàn)，它被形成以便包圍凸起電極形成區(qū)。導(dǎo)體層還能包括一條地址信號(hào)線(xiàn)和用于分布低電源電壓的低電壓饋電線(xiàn)。地址信號(hào)線(xiàn)優(yōu)選地由低電壓電源線(xiàn)進(jìn)行屏蔽，后者沿著地址信號(hào)線(xiàn)布置以便緩解噪音誘發(fā)和串?dāng)_。導(dǎo)體層還能用于傳導(dǎo)時(shí)鐘信號(hào)。


圖1是用于解釋作為一個(gè)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件的例子的一個(gè)同步SRAM的內(nèi)部布局的圖；圖2是同步SRAM的一個(gè)側(cè)面圖；圖3是一個(gè)用于解釋重新布線(xiàn)層和連至該層的凸起電極和焊盤(pán)的布局的同步SRAM的圖；圖4是一個(gè)圖3中所示布局的主要部分的剖面圖；圖5是一個(gè)被包括于同步SRAM中的限壓電路的原理電路圖；圖6是一個(gè)用于解釋同步SRAM的主要布線(xiàn)路徑的圖；圖7是一個(gè)用于解釋被包括于同步SRAM中的凸起電極及其外圍設(shè)備的布局的圖；圖8是一個(gè)用于解釋圖7中所示凸起電極及其外圍設(shè)備的主要安排的圖；圖9是一個(gè)圖8中所示安排的主要部分的剖面圖；圖10是一個(gè)同步SRAM的存儲(chǔ)器單元陣列的原理電路圖；圖11是一個(gè)用于解釋主字線(xiàn)與上層的電源線(xiàn)之間的布局關(guān)系的一般存儲(chǔ)器單元陣列的圖；圖12是一個(gè)用于解釋主字線(xiàn)與上層的電源線(xiàn)之間的布局關(guān)系的同步SRAM的存儲(chǔ)器單元陣列的圖；圖13是一個(gè)用于解釋存儲(chǔ)器單元陣列的電源線(xiàn)質(zhì)量的加強(qiáng)的特性圖；圖14是一個(gè)被包括于同步SRAM中的限壓電路的差動(dòng)放大器的原理電路圖；圖15是一個(gè)用于解釋同步SRAM的時(shí)鐘信號(hào)分布系統(tǒng)的圖；圖16是一個(gè)凸起電極及其外圍設(shè)備的剖面圖；圖17是一個(gè)圖16中所示剖面圖的主要部分的放大圖；及圖18是一個(gè)圖17中所示剖面圖的主要部分的放大圖。
具體實(shí)施例方式
圖2顯示一個(gè)作為根據(jù)本發(fā)明的半導(dǎo)體集成電路器件的例子的同步SRAM。
由數(shù)字2所標(biāo)示的同步SRAM簡(jiǎn)單地由連接在一起的一片半導(dǎo)體芯片20和一片BGA(球柵陣列)基底21組成，當(dāng)然這不是強(qiáng)制的。半導(dǎo)體芯片20基本上使用已知的半導(dǎo)體集成電路制造技術(shù)從一片半導(dǎo)體基底例如單晶硅基底制成，當(dāng)然這不是強(qiáng)制的。BGA基底21包括作為用于與電路板等的電氣連接的SRAM外部端點(diǎn)的BGA球24。半導(dǎo)體芯片20和BGA基底21通過(guò)凸起電極25在電氣上連接。
圖1顯示圖2中沿著箭頭23所見(jiàn)同步SRAM 2的半導(dǎo)體芯片20的布局的例子。半導(dǎo)體芯片20具有一個(gè)形成的存儲(chǔ)器單元陣列101和102，它們被一個(gè)中央電路部分125在橫向內(nèi)插置而被分開(kāi)，從而被布置于兩個(gè)劃分的基底區(qū)內(nèi)。存儲(chǔ)器單元陣列101和102包含被排成陣列的靜態(tài)存儲(chǔ)器單元。
在存儲(chǔ)器單元陣列101和102的縱向中央部分中，布置了用于相應(yīng)的存儲(chǔ)器單元陣列的字線(xiàn)驅(qū)動(dòng)器103和104。
中央電路部分125包括限壓電路105-112、用于產(chǎn)生一個(gè)內(nèi)部高電源電壓VDDI，輸入/輸出電路(DQ)113-116、用于數(shù)據(jù)輸入和輸出，輸入電路117-120、用于地址信號(hào)輸入，輸出寄存器-選擇器(Reg./SEL)121和122、用于臨時(shí)地保存輸出數(shù)據(jù)和選擇性地將它們輸出至外部，一個(gè)地址寄存器-預(yù)解碼器(ADR Reg./Pre Dec)123、用于臨時(shí)地保存和預(yù)先解碼一個(gè)地址信號(hào)，以及一個(gè)參考電壓發(fā)生電路123、用于產(chǎn)生參考電壓，當(dāng)然此安排不是強(qiáng)制的。
此實(shí)施例意在根據(jù)將八個(gè)限壓電路105-112散布于中央電路部分125中而使這些限壓電路105-112中的每個(gè)承擔(dān)總電源電流中的一部分的布局而避免電流集中于某些電路元件和布線(xiàn)。限壓電路105-112中的每一個(gè)通過(guò)根據(jù)由一個(gè)參考電壓發(fā)生電路124所提供的參考電壓Vref將一個(gè)提供的高電源電壓VDD降壓而產(chǎn)生內(nèi)部高電源電壓VDDI。例如，一個(gè)1.2V的內(nèi)部高電源電壓VDDI是從一個(gè)提供的2.5V的高電源電壓VDD產(chǎn)生的。該參考電壓發(fā)生電路124由所有限壓電路105-112共享，以使半導(dǎo)體芯片上的電路形成區(qū)最小。
圖5顯示限壓電路105-112的安排的例子。
其安排都相同的限壓電路105-112中的每一個(gè)由一個(gè)差動(dòng)放大器501、電阻502和503及一個(gè)p溝道MOS晶體管504組成。差動(dòng)放大器501根據(jù)提供的高電源電壓VDD進(jìn)行操作。電阻502和503被串行地連接于高電源電壓VDDI線(xiàn)與低電源電壓VSS(GND)線(xiàn)之間以便感測(cè)VDDI的電壓電平。所感測(cè)的電壓(一個(gè)根據(jù)電阻502和503的值的劃分電壓)被輸入至差動(dòng)放大器501的非反相輸入端(+)，在該差動(dòng)放大器501的反相輸入端(-)上輸入另一個(gè)由參考電壓發(fā)生電路124所提供的參考電壓Vref。差動(dòng)放大器501把由電阻502和503提供的所感測(cè)電壓與由參考電壓發(fā)生電路124所提供的參考電壓Vref進(jìn)行比較，并且響應(yīng)于比較結(jié)果而控制p溝道MOS晶體管504的導(dǎo)電率。p溝道MOS晶體管504操作以便將提供的高電壓VDD降壓以便輸出內(nèi)部高電源電壓VDDI。如果由于負(fù)載變化而引起高電壓VDDI變動(dòng)，則該電壓變動(dòng)以電阻502和503的分壓的形式被表示給差動(dòng)放大器501。在分壓低于參考電壓Vref的情況下，差動(dòng)放大器501的輸出信號(hào)作用于p溝道MOS晶體管504上以便增加導(dǎo)電率，從而增高電壓VDDI。在分壓高于參考電壓Vref的情況下，差動(dòng)放大器501的輸出信號(hào)作用于p溝道MOS晶體管504上以便減少導(dǎo)電率，從而使電壓VDDI下降。根據(jù)此反饋控制，內(nèi)部高電源電壓VDDI被穩(wěn)壓。
由限壓電路105-112產(chǎn)生的穩(wěn)定內(nèi)部高電源電壓VDDI被饋送給內(nèi)部電路部分。根據(jù)電源電壓VDDI運(yùn)行的內(nèi)部電路部分包括輸入電路117-120和存儲(chǔ)器單元陣列101和102和一個(gè)外圍電路505。外圍電路505包括輸出寄存器-選擇器(Reg./SEL)121和122及地址寄存器-預(yù)解碼器(ADR Reg./Pre Dec)123。內(nèi)部電路部份優(yōu)選地被提供有來(lái)自最近的限壓電路105-112的電源電壓VDDI以使電源線(xiàn)上的電源電壓降最小。
輸入/輸出電路113-116被提供有另一個(gè)外部提供的高電源電壓VDDQ，例如它是1.5V。
圖14顯示差動(dòng)放大器501的安排的例子。
差動(dòng)放大器501包含p溝道MOS晶體管1401、1402、1403和1404及n溝道MOS晶體管1405、1406和1407。n溝道MOS晶體管1405和1406是差動(dòng)配置，它們的源極一起通過(guò)n溝道MOS晶體管1407連至低電源電壓VSS線(xiàn)。n溝道MOS晶體管1407在其柵極上被提供有一定控制電壓，從而用作一個(gè)常電流源。
n溝道MOS晶體管1405的漏極通過(guò)p溝道MOS晶體管1401和1402連至所提供的電源電壓VDD。n溝道MOS晶體管1406的漏極通過(guò)p溝道MOS晶體管1403和1404連至VDD。p溝道MOS晶體管1404具有一個(gè)p溝道MOS晶體管1402的電流鏡面連接，從而形成一個(gè)用于n溝道MOS晶體管1405和1406(差動(dòng)對(duì))的電流鏡面負(fù)載。n溝道MOS晶體管1405在其柵極上接收由參考電壓生成電路124所提供的參考電壓Vref。n溝道MOS晶體管1406在其柵極上接收來(lái)自電阻502和503的分壓。差動(dòng)放大器501輸出來(lái)自p溝道MOS晶體管1401和1402的串行連接節(jié)點(diǎn)的輸出信號(hào)，以及它被輸入至p溝道MOS晶體管504的柵級(jí)。
在圖14中所示的電路安排中，可以消除p溝道MOS晶體管1401和1403。
圖10顯示存儲(chǔ)器單元陣列101和102的主要安排。
存儲(chǔ)器單元陣列101和102具有層次結(jié)構(gòu)的字線(xiàn)。一條主字線(xiàn)MWL1由八條輔助(子)字線(xiàn)SWL11-SWL18所伴隨。另一條主字線(xiàn)MWL2由八條子字線(xiàn)SWL21-SWL28所伴隨。數(shù)據(jù)線(xiàn)對(duì)DL1和DL1*及DL2和DL2*(符號(hào)*表示反相的版本)被布置為與主字線(xiàn)MWL1和MWL2及子字線(xiàn)SWL11-SWL18和SWL21-SWL28相交。
在子字線(xiàn)SWL11-SWL18和SWL21-SWL28與數(shù)據(jù)線(xiàn)對(duì)DL1和DL1*及DL2和DL2*相交處，放置了用于存儲(chǔ)數(shù)據(jù)位的靜態(tài)存儲(chǔ)器單元MC。每個(gè)存儲(chǔ)器單元MC包括一個(gè)存儲(chǔ)部分，它是一個(gè)第一反相器和一個(gè)第二反相器及n溝道MOS晶體管1005和1006的串行環(huán)連接，其中第一反相器由串連的一個(gè)p溝道MOS晶體管1001和一個(gè)n溝道MOS晶體管1002形成，第二反相器由串連的一個(gè)p溝道MOS晶體管1003和一個(gè)n溝道MOS晶體管1004形成，及n溝道MOS晶體管1005和1006將存儲(chǔ)部分連至數(shù)據(jù)線(xiàn)對(duì)DL1和DL1*及DL2和DL2*。存儲(chǔ)部分被提供有電源電壓VDDI而運(yùn)行。子字線(xiàn)SWL11-SWL18和SWL21-SWL28中的一條被置于選擇電平，以及存儲(chǔ)器單元的相應(yīng)n溝道MOS晶體管1005和1006變?yōu)閷?dǎo)通以便將存儲(chǔ)部分連至數(shù)據(jù)線(xiàn)對(duì)DL1和DL1*及DL2和DL2*從而使數(shù)據(jù)的各位寫(xiě)入存儲(chǔ)器單元或從其讀出。
圖11顯示其中高電源電壓VDDI的饋電線(xiàn)1101和1102被布置為與由MWL1、MWL2和MWL3所表示的主字線(xiàn)相交。如果在鄰近的主子線(xiàn)之間存在臨界空間，則最好設(shè)置VDDI的輔助電源線(xiàn)。例如，如圖12中所示，一條字線(xiàn)間電源線(xiàn)1201被布置于主字線(xiàn)MWL1與MWL2之間，及另一條字線(xiàn)間電源線(xiàn)1202被布置于主字線(xiàn)MWL2與MWL3之間。電源線(xiàn)1101和1102及字線(xiàn)間電源線(xiàn)1201和1202由形成于這些電源線(xiàn)的相交處的通孔1203進(jìn)行連接。
與圖11中所示情況相比較，使用字線(xiàn)間電源線(xiàn)1201和1202作為電源線(xiàn)的輔助的做法能夠減少布線(xiàn)電阻，有助于使饋給存儲(chǔ)器單元陣列101和102的電源電壓VDDI的穩(wěn)壓。具體地，例如，在圖11中所示沒(méi)有輔助電源線(xiàn)的情況下，VDDI布線(xiàn)電阻為0.15*，而在圖13中所示圖12的輔助電源線(xiàn)的情況下能夠減少至0.05*。較小布線(xiàn)電阻結(jié)果能夠得到電源線(xiàn)的較小電壓降。
圖16顯示圖2中所示凸起電極及其外圍設(shè)備的剖面圖。圖17是圖16的主要部分26的放大圖，及圖18是圖17中所示半導(dǎo)體芯片20的放大圖。
半導(dǎo)體芯片20在其主表面上形成有電路元件和布線(xiàn)所組成的電路(未示出)。具體地，該處形成一層用于制成MOS晶體管的擴(kuò)散層199，及金屬布線(xiàn)層200、201、202、203和204被疊層于其上。金屬布線(xiàn)層200是半導(dǎo)體芯片20的最低布線(xiàn)層(ML)，及以下金屬布線(xiàn)層201、202、203和204分別是第一布線(xiàn)層(M1)、第二布線(xiàn)層(M2)、第三布線(xiàn)層(M3)和第四布線(xiàn)層或最高布線(xiàn)層(M4)。
各絕緣層被形成于擴(kuò)散層199與金屬布線(xiàn)層200之間和其它金屬布線(xiàn)層201-204中間以便將這些金屬層在電氣上隔離。擴(kuò)散層199和金屬布線(xiàn)層201由一個(gè)觸點(diǎn)在電氣上連接。隔離的金屬布線(xiàn)層201-204能夠被布置為彼此相交。半導(dǎo)體芯片20的電路被一層有機(jī)絕緣膜263所覆蓋，而開(kāi)口265被形成于最高布線(xiàn)層204之上。由開(kāi)口暴露的最高布線(xiàn)層204部分供一個(gè)用于連接其它布線(xiàn)層的通孔或焊盤(pán)使用。
有機(jī)絕緣膜263由聚酰胺組成，當(dāng)然這不是強(qiáng)制的。在有機(jī)絕緣膜263上疊裝一層導(dǎo)電的重新布線(xiàn)層(也稱(chēng)為“晶片過(guò)程包”)266，它通過(guò)開(kāi)口265在電氣上連至最高布線(xiàn)層204。重新布線(xiàn)層266由疊裝的并且在電氣上連接的不同金屬層形成。在此實(shí)施例中重新布線(xiàn)層266用于將電源饋送給電路并且傳導(dǎo)半導(dǎo)體芯片20的地址信號(hào)。具體地，重新布線(xiàn)層266具有一個(gè)銅(Cu)的布線(xiàn)層和鎳(Ni)的布線(xiàn)層的疊裝結(jié)構(gòu)，以使電阻率小，當(dāng)然這不是強(qiáng)制的。重新布線(xiàn)層266在它的開(kāi)口265上面的部分中被一層有機(jī)絕緣膜268包圍，而用于在電氣上連至一個(gè)凸起電極25的開(kāi)口267除外。
圖3是一個(gè)同步SRAM2的平面圖，用于顯示重新布線(xiàn)層及連至該層的凸起電極和焊盤(pán)的布局，及圖4是一個(gè)沿著圖3的線(xiàn)301所取SRAM2的剖面圖。每個(gè)凸起電極由一個(gè)小圓圈表示，及每個(gè)焊盤(pán)由圖3中一個(gè)小方塊表示。凸起電極、焊盤(pán)和重線(xiàn)布線(xiàn)層被用不同方式如陰影和斜線(xiàn)表示以便區(qū)別不同電壓和它們所攜帶的信號(hào)。
半導(dǎo)體芯片20在其中心處沿著縱向形成所提供的高電源電壓VDD的一條饋電線(xiàn)305。內(nèi)部高電源電壓VDDI的饋電線(xiàn)325和低電源電壓VSS的饋電線(xiàn)326沿著VDD饋電線(xiàn)305及其兩側(cè)形成。在一個(gè)對(duì)準(zhǔn)方向內(nèi)的VDD凸起電極307-312和在另一個(gè)對(duì)準(zhǔn)方向內(nèi)的VDD凸起電極313-318沿著VDD饋電線(xiàn)305、VDDI饋電線(xiàn)325和VSS饋電線(xiàn)326彼此相對(duì)。在這些用于分布所提供高電源電壓VDD的12個(gè)凸起電極307-318中，八個(gè)凸起電極307、309、310、312、313、315、316和318分別位于圖1中用于饋送VDD的限壓電路105-112的位置。
限壓電路105-112所具有的p溝道MOS晶體管504如此形成以便位于相應(yīng)的凸起電極307、309、310、312、313、315、316和318之下，從而使他們的距離最小，因而壓降最小。例如，如圖6中所示，所提供的電源電壓VDD從在BGA基底21上形成的一個(gè)BGA球24輸入并且傳導(dǎo)至饋電線(xiàn)61和63并通過(guò)一個(gè)埋于BGA基底21內(nèi)的通孔62而傳導(dǎo)至凸起電極307-318。凸起電極307-318上的電源電壓VDD被傳導(dǎo)至重線(xiàn)布線(xiàn)層266的VDD饋電線(xiàn)，并且通過(guò)半導(dǎo)體芯片20的金屬布線(xiàn)層200-204饋送給p溝道MOS晶體管504的源極。因此，通過(guò)將p溝道MOS晶體管504形成于凸起電極307-318之下，能夠?qū)⑼ㄖ羛溝道MOS晶體管504源極的布線(xiàn)長(zhǎng)度減至最小。
內(nèi)部高電源電壓VDDI的饋電線(xiàn)325被形成為包圍VDD凸起電極組307-309、310-312、313-315和316-318，后者被形成于四個(gè)矩形區(qū)內(nèi)，而這四個(gè)矩形區(qū)是沿著線(xiàn)A-A’和B-B’所劃分的半導(dǎo)體芯片的四個(gè)角。這些VDD凸起電極組基本上由它們與p溝道MOS晶體管504的相對(duì)位置所確定，及內(nèi)部高電源電壓VDDI的饋電線(xiàn)形成時(shí)必須避開(kāi)VDD凸起電極組的形成區(qū)域。為使VDDI饋電線(xiàn)325能夠均勻地將電源電壓饋送給許多內(nèi)部電路部分，在避開(kāi)VDD凸起電極形成區(qū)域的同時(shí)，最好使重新布線(xiàn)層266的VDDI饋電線(xiàn)325包圍被形成于四個(gè)矩形區(qū)域內(nèi)的VDD凸起電極組307-309、310-312、313-315和316-318，這些四個(gè)矩形區(qū)域是沿著線(xiàn)A-A’和B-B’劃分的半導(dǎo)體芯片20的各角，以及最好將電源電壓從饋電線(xiàn)325傳導(dǎo)至半導(dǎo)體芯片20的金屬布線(xiàn)層204。
傳導(dǎo)至金屬布線(xiàn)層204的內(nèi)部高電源電壓VDDI通過(guò)較低金屬布線(xiàn)層200-203被饋送至內(nèi)部電路。
在此實(shí)施例中，重新布線(xiàn)層266也用于傳導(dǎo)從外部輸入的地址信號(hào)。例如，重新布線(xiàn)層266的一條地址線(xiàn)304被連至一個(gè)用于地址信號(hào)或控制信號(hào)輸入的凸起電極(由雙圓表示)，及地址信號(hào)通過(guò)線(xiàn)304傳導(dǎo)至目的焊盤(pán)。該地址信號(hào)從此焊盤(pán)通過(guò)半導(dǎo)體芯片20的金屬布線(xiàn)層傳導(dǎo)至地址寄存器-預(yù)解碼器(ADR Ref./Pre Dec)123。使用小電阻率的重新布線(xiàn)層266來(lái)傳送地址信號(hào)能夠使地址信號(hào)的傳導(dǎo)延遲最小。
在此實(shí)施例中，為阻止對(duì)地址信號(hào)的噪音誘發(fā)和相鄰地址信號(hào)線(xiàn)之間的串?dāng)_，地址信號(hào)線(xiàn)被如此布置以便被低電源電壓VSS的饋電線(xiàn)屏蔽。例如，VSS饋電線(xiàn)302和303沿著地址信號(hào)線(xiàn)304及在其兩側(cè)布置。其余地址信號(hào)線(xiàn)以相同方式被伴隨的VSS饋電線(xiàn)屏蔽。
需要具有大的輸出容量的p溝道MOS晶體管504實(shí)際上是多個(gè)并行地連接的p溝道MOS晶體管。以下將解釋凸起電極307與其相應(yīng)的p溝道MOS晶體管504的布局關(guān)系。
圖7顯示凸起電極307及其外圍設(shè)備的詳細(xì)布局。p溝道MOS晶體管504包括多個(gè)并行地連結(jié)的晶體管，從而組成第一晶體管組701及與其隔開(kāi)一定距離的第二晶體管組702。這些第一和第二晶體管組701和702被如此布置以使它們的位置恰好位于凸起電極307之下。第一和第二晶體管組701和702中的每一個(gè)具有11個(gè)單元電路704。由703表示的一個(gè)通孔將重新布線(xiàn)層266連至金屬布線(xiàn)層204。
圖8顯示單元電路704的布局例子，及圖9顯示沿著圖8的線(xiàn)801所取的剖面圖。在圖9中，兩個(gè)p+區(qū)被形成于n型阱(N阱)中以便形成一個(gè)p溝道MOS晶體管。37個(gè)這類(lèi)p溝道MOS晶體管被形成為一個(gè)單元電路704，及它們被金屬布線(xiàn)層并行地連接。兩個(gè)p+區(qū)用于一個(gè)源極和漏極。該源極通過(guò)金屬布線(xiàn)層200-204被提供有高電源電壓VDD。該漏極通過(guò)金屬布線(xiàn)層200-204連至內(nèi)部高電源電壓VDDI的饋電線(xiàn)。一個(gè)柵極901被形成于兩個(gè)p+區(qū)之間。單元電路704的所有p溝道MOS晶體管的柵極連至相應(yīng)限壓電路105-112的差動(dòng)放大器501的輸出端點(diǎn)。金屬布線(xiàn)層全都由通孔在電氣上連接在一起。
以上實(shí)施例得以如下地實(shí)現(xiàn)。
(1)多個(gè)限壓電路105-112在布局中被散布于半導(dǎo)體基底上以便避免電流集中于一個(gè)限壓電路，其結(jié)果是緩解限壓電路及其外圍設(shè)備的加熱，從而防止SRAM特性惡化。
(2)單個(gè)參考電壓生成電路124供各限壓電路105-112分享而不是個(gè)別地提供給各電路，因而能夠使半導(dǎo)體芯片上的電路形成區(qū)最小。
(3)在增加字線(xiàn)間電源線(xiàn)1201和1202以便輔助饋電線(xiàn)的情況下，被饋送給存儲(chǔ)器陣列101和102的內(nèi)部高電源電壓VDDI能夠被穩(wěn)壓。因此，能夠防止由于饋電線(xiàn)上的VDDI電壓下降而引起的同步SRAM2特性的下降。
(4)低電源電壓VSS的饋電線(xiàn)302和303沿著地址信號(hào)線(xiàn)304及其兩側(cè)布置以使它被VSS饋電線(xiàn)屏蔽。地址信號(hào)線(xiàn)304的屏蔽防止它經(jīng)受噪音誘發(fā)和來(lái)自鄰近的地址信號(hào)線(xiàn)的串?dāng)_，及能夠防止同步SRAM2的運(yùn)行誤差。
雖然結(jié)合具體實(shí)施例描述了本發(fā)明，但本發(fā)明不限于此實(shí)施例，而顯然，在不背離本發(fā)明實(shí)質(zhì)的情況下的不同變動(dòng)是可能的。
例如，重新布線(xiàn)層266(參照?qǐng)D17)還能用于如圖15中所示地發(fā)布時(shí)鐘信號(hào)。
一個(gè)從外部通過(guò)一個(gè)BGA球1501輸入的時(shí)鐘信號(hào)被一層埋于BGA基底中的導(dǎo)體層1506傳導(dǎo)至一個(gè)凸起電極1502，該信號(hào)被重新布線(xiàn)層266的一個(gè)時(shí)鐘信號(hào)線(xiàn)1504從該凸起電極傳導(dǎo)至半導(dǎo)體芯片20中的一個(gè)時(shí)鐘緩存電路1505。由時(shí)鐘緩存電路1505輸出的時(shí)鐘信號(hào)被重新布線(xiàn)層266的另一個(gè)時(shí)鐘信號(hào)線(xiàn)1507傳導(dǎo)并且發(fā)送至內(nèi)部電路部分例如輸出寄存器1503。由于使用重新布線(xiàn)層266，時(shí)鐘信號(hào)線(xiàn)1504和1507具有小電阻率。因此，即使相對(duì)地長(zhǎng)的時(shí)鐘信號(hào)線(xiàn)1504和1507也能具有較小時(shí)鐘信號(hào)傳導(dǎo)延遲，從而允許較高時(shí)鐘信號(hào)頻率。
雖然本發(fā)明已經(jīng)針對(duì)具體應(yīng)用的同步SRAM得到描述，但本發(fā)明不限于此實(shí)施例，而能夠廣泛地應(yīng)用于不同類(lèi)型的半導(dǎo)體集成電路器件。
本發(fā)明一般能夠應(yīng)用于由電路元件和形成于半導(dǎo)體基底上的布線(xiàn)層所組成的電路。
在本說(shuō)明書(shū)中所公開(kāi)的本發(fā)明內(nèi)容中，其主要實(shí)施簡(jiǎn)述如下。
多個(gè)限壓電路在布局中被散布于半導(dǎo)體基底上以便避免電流集中于一個(gè)限壓電路，及其結(jié)果是緩解限壓電路及其外圍設(shè)備的加熱，從而防止半導(dǎo)體集成電路器件的特性惡化。每個(gè)限壓電路的晶體管被形成于一個(gè)正好位于相關(guān)聯(lián)凸起電極之下的區(qū)域內(nèi)以縮短電源電壓的布線(xiàn)長(zhǎng)度，及所得的較小布線(xiàn)電阻和電源線(xiàn)上的電源電壓的較小壓降能夠防止半導(dǎo)體集成電路器件特性的惡化。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，包括一片半導(dǎo)體基底；電路元件，它們被形成于所述半導(dǎo)體基底上以便組成一個(gè)電路；一層布線(xiàn)層，它被形成于所述半導(dǎo)體基底上并且在電連接至所述電路元件；一個(gè)有機(jī)絕緣膜，它覆蓋所述電路并具有一個(gè)開(kāi)口；一個(gè)導(dǎo)體層，它疊置在所述有機(jī)絕緣膜上并通過(guò)所述開(kāi)口而電連接至所述布線(xiàn)層；一個(gè)凸起電極，它通過(guò)所述導(dǎo)體層連至所述布線(xiàn)層；其中所述電路包括多個(gè)限壓電路，這些限壓電路被散布布置于所述半導(dǎo)體基底上以產(chǎn)生一個(gè)預(yù)定電壓的內(nèi)部電源電壓；其中每個(gè)所述限壓電路包括一個(gè)晶體管，該晶體管用于降低從外部通過(guò)所述凸起電極而輸入的一個(gè)電源電壓的電壓電平，且其中所述晶體管的至少一部分被設(shè)置為剛好位于用于輸入所述電源電壓的所述凸起電極的形成區(qū)域之下。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中每個(gè)所述限壓電路包括一個(gè)電壓感測(cè)電路，它感測(cè)所述內(nèi)部電源電壓的電壓電平；及一個(gè)比較電路，它把由所述電壓感測(cè)電路提供的感測(cè)電壓與預(yù)定參考電壓進(jìn)行比較及響應(yīng)于比較結(jié)果而控制所述晶體管的導(dǎo)電率。
3.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件，其中所述晶體管由多個(gè)并行地連結(jié)的p溝道MOS晶體管形成從而組成一個(gè)晶體管組，而所述MOS晶體管中的至少一部分被形成為正好位于所述凸起電極的形成區(qū)域之下。
4.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件，還包括一個(gè)參考電壓發(fā)生電路，用于產(chǎn)生參考電壓，所述參考電壓發(fā)生電路由各所述限壓電路分享。
5.根據(jù)權(quán)利要求1至4中的任何一項(xiàng)的半導(dǎo)體集成電路器件，還包括饋電路徑，它把由所述限壓電路產(chǎn)生的內(nèi)部電源電壓提供給內(nèi)部電路；多個(gè)存儲(chǔ)器單元，它們被排為陣列；及多條字線(xiàn)，用于在所述存儲(chǔ)器單元中選擇一組存儲(chǔ)器單元，其中所述饋電路徑包括多條字線(xiàn)間電源線(xiàn)，它們被形成于對(duì)于各所述字線(xiàn)為公共的一層布線(xiàn)層中并且被布置于相鄰字線(xiàn)之間，及其中多條字線(xiàn)上電源線(xiàn)被從不同于所述字線(xiàn)間電源線(xiàn)的布線(xiàn)層的一層布線(xiàn)層中形成，并且被布置為與所述字線(xiàn)間電源線(xiàn)相交，及在電氣上連至所述字線(xiàn)間電源線(xiàn)。
6.根據(jù)權(quán)利要求1至4中的任何一項(xiàng)的半導(dǎo)體集成電路器件，其中所述導(dǎo)體層包括一條內(nèi)部饋電線(xiàn)，它被布置為包圍所述凸起電極的形成區(qū)。
7.根據(jù)權(quán)利要求1至4中的任何一項(xiàng)的半導(dǎo)體集成電路器件，其中所述導(dǎo)體層包括一條用于傳導(dǎo)一個(gè)地址信號(hào)的布線(xiàn)，及一條用于將低電源電壓饋送給內(nèi)部電路的布線(xiàn)，及其中所述地址信號(hào)線(xiàn)被布置為由沿著所述地址信號(hào)線(xiàn)布置的所述低電壓饋電線(xiàn)所屏蔽。
8.根據(jù)權(quán)利要求1至4中的任何一項(xiàng)的半導(dǎo)體集成電路器件，其中所述導(dǎo)體層包括；一條內(nèi)部電源饋電線(xiàn)，它被布置為包圍所述凸起電極的形成區(qū)域；一條用于傳導(dǎo)一個(gè)地址信號(hào)的布線(xiàn)；及一條用于將低電源電壓饋送給內(nèi)部電路的布線(xiàn)，所述地址信號(hào)線(xiàn)被布置為由沿著所述地址信號(hào)線(xiàn)布置的所述低電壓饋電線(xiàn)所屏蔽。
9.根據(jù)權(quán)利要求1至4中的任何一項(xiàng)的半導(dǎo)體集成電路器件，其中所述導(dǎo)體層包括一條用于傳導(dǎo)一個(gè)時(shí)鐘信號(hào)至所述電路的布線(xiàn)。
10.根據(jù)權(quán)利要求1至4中的任何一項(xiàng)的半導(dǎo)體集成電路器件，其中所述導(dǎo)體層包括；一條用于傳導(dǎo)一個(gè)時(shí)鐘信號(hào)至所述電路的布線(xiàn)；一條內(nèi)部電源饋電線(xiàn)，它被布置為環(huán)狀以便包圍所述凸起電極的形成區(qū)；及一條用于傳導(dǎo)一個(gè)地址信號(hào)的布線(xiàn)；及一條用于將一個(gè)低電源電壓饋送給內(nèi)部電路的布線(xiàn)，所述地址信號(hào)線(xiàn)被布置為由沿著所述地址信號(hào)線(xiàn)布置的所述低電壓饋電線(xiàn)所屏蔽。
11.一種半導(dǎo)體集成電路器件，包括一片半導(dǎo)體基底；各電路元件，它們被形成于所述半導(dǎo)體基底上以便組成一個(gè)電路；一層布線(xiàn)層，它被形成于所述半導(dǎo)體基底上并且在電氣上連至所述電路；一個(gè)有機(jī)絕緣膜，它覆蓋所述電路并具有一個(gè)開(kāi)口；及一個(gè)導(dǎo)體層，它疊置在所述有機(jī)絕緣膜上并通過(guò)所述開(kāi)口而電連接至所述布線(xiàn)層；其中所述導(dǎo)體層包括一條用于傳導(dǎo)一個(gè)地址信號(hào)的布線(xiàn)及一條用于將低電源電壓饋送給內(nèi)部電路的布線(xiàn)，且其中所述地址信號(hào)線(xiàn)被布置成被沿著所述地址信號(hào)線(xiàn)布設(shè)的所述低電壓饋電線(xiàn)所屏蔽。
全文摘要
一種意在防止特性下降的半導(dǎo)體集成電路器件包括被布置為散布于半導(dǎo)體基底之上的多個(gè)限壓電路，它們用于產(chǎn)生一個(gè)預(yù)定電壓電平的內(nèi)部電壓電壓。每個(gè)限壓電路被布置為使其晶體管形成區(qū)域正好位于用于輸入外部提供的電源電壓的凸起電極的形成區(qū)域之下。限壓電路的散布布局能夠避免使電流集中于一個(gè)限壓電路和緩解對(duì)限壓電路和它們的外圍設(shè)備的有害加熱。從凸起電極至晶體管的較短布線(xiàn)長(zhǎng)度能得到較小布線(xiàn)電阻，從而減輕布線(xiàn)上的電源電壓降。
文檔編號(hào)H01L27/04GK1438703SQ0310381
公開(kāi)日2003年8月27日 申請(qǐng)日期2003年2月12日 優(yōu)先權(quán)日2002年2月12日
發(fā)明者豐嵨博, 林厚宏, 根岸剛己, 上原高志 申請(qǐng)人:日立超大規(guī)模集成電路系統(tǒng)株式會(huì)社, 株式會(huì)社日立制作所