專利名稱：雙極型集成電路制造工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路制造工藝，尤其涉及雙極型集成電路的制造工藝。
眾所周知，集成電路工藝技術(shù)的發(fā)展日新月異。其發(fā)展基本上按照莫爾定律，每隔18個(gè)月元件數(shù)增加一倍，芯片面積減少1/3。相比較而言，我國集成電路制造的工藝水平還相對(duì)落后。
本發(fā)明的目的在于提高集成電路的工藝精度，減小芯片面積，改善器件性能。
依據(jù)本發(fā)明的一個(gè)方面，提供了一種制造雙極型集成電路的方法，包括以下步驟，制備半導(dǎo)體襯底；在所述半導(dǎo)體襯底中形成埋層；選擇性地在所述半導(dǎo)體襯底中形成隔離區(qū)；在所述半導(dǎo)體襯底上生長外延層；在所述半導(dǎo)體襯底中形成基區(qū)；去除所述半導(dǎo)體襯底上的所有氧化層，淀積正硅酸巳酯層；在所述半導(dǎo)體襯底中形成發(fā)射區(qū)；在所述正硅酸巳酯層上形成Si3N4層；在所述Si3N4層上形成低溫氧化層；在所述正硅酸巳酯層/所述Si3N4層/所述低溫氧化層結(jié)構(gòu)中選擇性地刻蝕接觸孔；以及在獲得的結(jié)構(gòu)上形成金屬布線。
從以下對(duì)本發(fā)明較佳實(shí)施例的描述并結(jié)合示出本發(fā)明工藝流程的附圖，將使本發(fā)明的優(yōu)點(diǎn)、特征和目的變得更加明顯起來。其中

圖1是示出原始硅片的示意圖；圖2是示出依據(jù)本發(fā)明進(jìn)行初氧的示意圖；圖3是示出依據(jù)本發(fā)明進(jìn)行埋層注入的示意圖；圖4是示出依據(jù)本發(fā)明進(jìn)行埋層推進(jìn)的示意圖；圖5是示出依據(jù)本發(fā)明進(jìn)行下隔離層注入以及下隔離層推進(jìn)的示意圖；圖6是示出依據(jù)本發(fā)明生長外延層的示意圖；圖7是示出依據(jù)本發(fā)明進(jìn)行深磷區(qū)注入以及深磷區(qū)推進(jìn)的示意圖；圖8是示出依據(jù)本發(fā)明進(jìn)行上隔離層注入以及上隔離層推進(jìn)的示意圖；圖9是示出依據(jù)本發(fā)明進(jìn)行電阻和基區(qū)注入以及電阻和基區(qū)推進(jìn)的示意圖；圖10是示出依據(jù)本發(fā)明形成TEOS(正硅酸巳酯)層、發(fā)射區(qū)注入以及發(fā)射區(qū)推進(jìn)的示意圖11是示出依據(jù)本發(fā)明淀積Si3N4/LTO(低溫氧化層)層、刻蝕接觸孔的示意圖；圖12是示出依據(jù)本發(fā)明形成第一層金屬布線的示意圖；圖13是示出依據(jù)本發(fā)明淀積PSG(磷硅玻璃)/BSG(硼硅玻璃)/PSG并刻蝕通孔的示意圖；圖14是依據(jù)本發(fā)明形成第二層金屬布線的示意圖；圖15A-15D是示出依據(jù)本發(fā)明的一個(gè)實(shí)施例的全平面化工藝的示意圖；圖16A-16C是依據(jù)本發(fā)明的另一個(gè)實(shí)施例，示出在圖15D所示的全平面化TEOS/Si3N4/LTO結(jié)構(gòu)中刻蝕接觸孔的示意圖；以及圖17是示出依據(jù)本發(fā)明的雙極型集成電路制造工藝所獲得的器件的頻率特性圖。
以下將參考附圖對(duì)本發(fā)明的較佳實(shí)施例進(jìn)行詳細(xì)地描述。本領(lǐng)域內(nèi)技術(shù)人員可以理解這些附圖只是示意性的，而非對(duì)本發(fā)明的限制。
如下所述，參考圖1到14來描述依據(jù)本發(fā)明的雙極型集成電路的制造工藝。
圖1是示出原始硅片1的示意圖。在圖1中，原始硅襯底1可采用P(100)晶向且電阻率為8.0-12歐姆厘米的硅拋光片。但是，其它硅片對(duì)本領(lǐng)域內(nèi)的技術(shù)人員來說是公知的。
如圖2所示，首先在硅襯底上形成一層約50-約200(最好是約135)左右的預(yù)注入氧化層2。
然后，如圖3所示，在該氧化層2上涂敷一光致抗蝕劑層100，然后進(jìn)行光刻構(gòu)圖，以暴露待形成N+埋層的區(qū)域，對(duì)暴露的區(qū)域進(jìn)行Sb離子注入，以形成Sb(N+)埋層3。當(dāng)然，還可使用本領(lǐng)域內(nèi)所公知的其它離子。
接著，如圖4所示，去除光致抗蝕劑層100。然后在約500℃到約2000℃(最好是約1225℃)左右的溫度下，在N2和O2氣氛下進(jìn)行大約4小時(shí)左右的埋層推進(jìn)，從而使埋層3的結(jié)深達(dá)到約4.5μm左右。與此同時(shí)，在Sb埋層區(qū)3形成厚度約為2000-3500(一般為約2700)左右的氧化層。這是因?yàn)橹負(fù)诫sN+區(qū)(Sb埋層區(qū)3)處的增強(qiáng)氧化效應(yīng)，所以埋層區(qū)3上的氧化層厚度要大于場(chǎng)區(qū)上的氧化層厚度。
然后，如圖5所示，對(duì)氧化層進(jìn)行整片漂光，留下約200-600。接著，涂敷一光致抗蝕劑層200，并進(jìn)行光刻構(gòu)圖，以暴露待形成下隔離層的區(qū)域，然后在暴露的區(qū)域內(nèi)注入硼離子(例如，B11)，以形成下隔離區(qū)4。然后，在去膠和清洗后，在大約500℃到約1500℃(最好是1120℃)左右的溫度下，在N2和O2氣氛中進(jìn)行約2小時(shí)的下隔離層推進(jìn)。與埋層推進(jìn)中的情況相似，下隔離層推進(jìn)后，在下隔離區(qū)4上形成約4000到約6000(一般為5000)左右的氧化層(未示出)。
接著，漂光獲得的整個(gè)結(jié)構(gòu)上的氧化層。然后，如圖6所示，在整個(gè)表面上生長一層摻砷的N型外延層5。外延層5的厚度為約3.0-約5.0μm左右，電阻率約為1歐姆厘米。
然后，如圖7所示，在外延層上生長一層約250到約450(最好為約350)左右的氧化層6，在該氧化層6上涂敷一光致抗蝕劑層300，并進(jìn)行光刻構(gòu)圖，以暴露待形成深磷區(qū)的區(qū)域。然后在該區(qū)域內(nèi)注入磷離子(例如，P31)。然后，經(jīng)去膠和清洗后，在約500℃到約1500℃(最好是約1125℃)左右的溫度下，在N2和O2的氣氛中進(jìn)行約1小時(shí)的深磷區(qū)推進(jìn)，以形成深磷區(qū)7。深磷區(qū)7結(jié)深約為2.3μm左右。此深磷區(qū)7的作用是減少集電極串聯(lián)電阻，降低管子正向壓降，提高管子輸出驅(qū)動(dòng)能力。類似于上述埋層推進(jìn)的情況，在進(jìn)行深磷區(qū)推進(jìn)的同時(shí)，在深磷區(qū)7上形成約3000-約4500(一般為約3800)的氧化層(未示出)。
隨后，整片腐蝕(漂光)氧化層，留下約250-約550。接著，如圖8所示，再涂上一層光致抗蝕劑層400，并進(jìn)行光刻構(gòu)圖，以暴露待形成上隔離層的區(qū)域(上、下隔離區(qū)域彼此對(duì)應(yīng))。然后對(duì)該區(qū)域進(jìn)行硼離子(例如，B11)注入。經(jīng)去膠、清洗后，在約500℃到約1500℃(最好為約1100℃)左右的溫度下，在N2和H2/O2氣氛下進(jìn)行約2小時(shí)左右的上隔離層推進(jìn)，形成上隔離層8，而且與下隔離層4接通-謂之對(duì)通隔離。在上隔離層8的推進(jìn)過程中，在上隔離層8上也形成較厚的氧化層(未示出)。然后，整片腐蝕(漂光)氧化層，留下約200-400。
然后，如圖9所示，如本領(lǐng)域內(nèi)所公知的，利用電阻(P-)、基區(qū)(本征基區(qū))、P+(非本征基區(qū))掩模版(未示出)，分別進(jìn)行P-區(qū)、基區(qū)、P+區(qū)硼離子注入，并在大約500℃到1500℃(最好是約950℃)左右的溫度下，在N2和H2/O2氣氛中推進(jìn)約1小時(shí)。從而，分別形成P區(qū)9、基區(qū)10和P+區(qū)11。所形成的基區(qū)10的結(jié)深約為0.5μm左右。與此同時(shí)，在基區(qū)10上形成約1000到約2000(一般為1700)的氧化層。
然后，如圖10所示，去除硅片上的整個(gè)氧化層。然后，低溫淀積一層約300到約700(最好為約500)左右的正硅酸巳酯(TEOS)層14(或SiO2)。淀積溫度約為500℃到約900℃，最好約700℃。利用公知的發(fā)射區(qū)掩模版(示出)，進(jìn)行發(fā)射區(qū)帶膠注入。然后，在約450℃到約1200℃(最好為約850℃)左右的溫度下，在N2氣氛中推進(jìn)約30分鐘，從而形成發(fā)射區(qū)12?？筛鶕?jù)想要的β來調(diào)節(jié)發(fā)射區(qū)12的結(jié)深大小，一般在0.2-0.5μm左右。如本領(lǐng)域內(nèi)所公知的，在形成發(fā)射區(qū)的同時(shí)還形成集電區(qū)13。以下將對(duì)形成TEOS層進(jìn)行更詳細(xì)地描述。
隨后，如圖11所示，在所形成的結(jié)構(gòu)的整個(gè)表面上淀積一層約300到約700(最好為500)左右的氮化硅(Si3N4)層15，然后在其上再淀積一層約2500到約4500(最好為約3500)左右的低溫氧化層(LTO)16。淀積溫度約為250℃到約550℃，最好約400℃。利用公知的接觸孔掩模版(未示出)分別對(duì)LTO層16、氮化硅層15進(jìn)行干法刻蝕和對(duì)TEOS層14進(jìn)行濕法腐蝕，從而形成各接觸孔17。以下將對(duì)形成氮化硅層和低溫氧化層進(jìn)行更詳細(xì)地描述。
接著，如圖12所示，在獲得的整個(gè)結(jié)構(gòu)上濺射第一金屬化鋁層18。然后通過公知的第一鋁掩模版(未示出)，形成第一金屬構(gòu)圖，并對(duì)其進(jìn)行干法刻蝕，形成第一金屬布線圖形18。
然后，如圖13所示，在已獲得的結(jié)構(gòu)的表面上淀積約9000到約15000(最好為約11000)的第一磷硅玻璃(PSG)層20，再在其上涂敷一層約9000到約15000(最好約12000)的光刻膠(未示出)，以進(jìn)行大面積的平面化刻蝕，實(shí)現(xiàn)相對(duì)的平面化。然后，再淀積一層約1500到約2500(最好為約2000)的硼硅玻璃(BSG)層21和約6500到約8500(最好約7500)的第二磷硅玻璃層22，利用公知的通孔掩模版(未示出)，形成通孔構(gòu)圖并對(duì)第二PSG層22、BSG層21和第一PSG層20進(jìn)行濕法加干法刻蝕，從而形成通孔19-作為第一層金屬布線與第二層金屬布線之間的通道。
然后，如圖14所示，在整個(gè)結(jié)構(gòu)上(包括通孔內(nèi))濺射鋁，并利用公知的第二鋁掩模版(未示出)，形成第二金屬化鋁構(gòu)圖，對(duì)其進(jìn)行干法刻蝕，形成第二金屬化鋁布線圖形23，實(shí)現(xiàn)器件互連。再在整個(gè)表面上淀積一層9000到約15000(最好約12000)的Si3N4鈍化層(未示出)。通過壓點(diǎn)掩模版，刻去壓點(diǎn)處的鈍化層。形成器件的可焊接區(qū)(pad)24。最后還需合金，使其接觸良好。
通過以上參考圖1到14的工藝步驟形成了雙極型集成電路工藝。
接著，參考圖15A到15D來描述依據(jù)本發(fā)明一個(gè)實(shí)施例的雙極型集成電路的制造工藝中的全平面化工藝。這里，全平面化工藝是指在刻蝕接觸孔之前，使整個(gè)結(jié)構(gòu)表面沒有明顯的臺(tái)階，呈全平面狀態(tài)。
圖15A示出電阻、基區(qū)推進(jìn)后的剖面圖。如圖15A所示，深磷區(qū)7是重?fù)诫sN+區(qū)，重?fù)诫sN+區(qū)有增強(qiáng)氧化作用。具體來說，在基區(qū)上的氧化層約1000到約2000(一般為1700)厚，而在深磷區(qū)7上的氧化層厚度為約2000到約3000(一般為2500)。這二個(gè)厚度之間的差異取決于深磷區(qū)7的濃度、氧化溫度和氧化模式。一般來說，N+濃度越高，長氧化層越快，干氧氧化要比濕氧氧化差異大，低溫氧化要比高溫氧化差異大。
然后，如圖15B所示，漂去所獲得的整個(gè)結(jié)構(gòu)上的所有氧化層。然后在約500-900℃(最好約為700℃)左右的溫度下淀積一層約300-約700(最好約500)的TEOS層14，從而實(shí)現(xiàn)硅片表面的全平面化。當(dāng)然需要掌握工藝細(xì)節(jié)。處理不當(dāng)將會(huì)產(chǎn)生PN結(jié)漏電。
接著，如圖15C所示，在發(fā)射區(qū)離子注入(例如，P31)后，進(jìn)行發(fā)射區(qū)退火和推進(jìn)，形成發(fā)射區(qū)。但為了保證全平面結(jié)構(gòu)，不使用高溫含氧氣氛。否則在深磷區(qū)7處將會(huì)高出一個(gè)臺(tái)階。這一過程采用N2退火、推進(jìn)辦法。確保整個(gè)結(jié)構(gòu)的表面僅有約300-700的TEOS層14，最好是約500。在退火工藝的同時(shí)TEOS層14被致密。退火后的TEOS層14的致密度有明顯提高。
然后，如圖15D所示，在發(fā)射區(qū)推進(jìn)后，在整個(gè)結(jié)構(gòu)上再淀積一層約300-約700(最好是約500)的低溫氮化硅(Si3N4)層15和一層約2500-4500(最好是約3500)的LTO(SiO2)層16。在PN結(jié)面上僅有300-700的TEOS層14是不夠的，因?yàn)檫@樣會(huì)產(chǎn)生嚴(yán)重的布線電容和低的場(chǎng)擊穿電壓。為了確保全平面化結(jié)構(gòu)，必須采用化學(xué)氣相淀積的方法。例如，可采用PECVD淀積Si3N4層15，而可采用APCVD淀積LTO。淀積溫度近250-550℃左右，最好是約400℃。
采用如上所述的全平面化工藝的優(yōu)點(diǎn)是1.簡化了刻蝕接觸孔工藝。由于全平面化消除了非平面表面，所以使得刻蝕所需的深度相同。
2.減少了PN結(jié)漏電。由于接觸孔的所有區(qū)域如基區(qū)、發(fā)射區(qū)、集電區(qū)等都有相同的氧化層厚度，消除了由于各區(qū)域氧化層厚度不同(通常，發(fā)射區(qū)上的氧化層最薄，基區(qū)上的最厚)而造成的對(duì)發(fā)射區(qū)處硅的過刻蝕，從而避免產(chǎn)生PN結(jié)漏電，PN結(jié)漏電往往會(huì)導(dǎo)致電路失效。
3.全平面結(jié)構(gòu)，沒有臺(tái)階，所以大大提高了臺(tái)階復(fù)蓋能力，從而提高了器件的可靠性。
以下，參考圖15D來描述依據(jù)本發(fā)明另一個(gè)實(shí)施例的雙極型集成電路的制造工藝中的LTO/Si3N4/TEOS三層結(jié)構(gòu)工藝。
在圖15D中示出刻蝕接觸孔之前的LTO/Si3N4/TEOS三層結(jié)構(gòu)。如圖15D所示，在如圖11所示刻蝕接觸孔前，首先形成LTO/Si3N4/TEOS三層介質(zhì)結(jié)構(gòu)。其中，TEOS層14是在經(jīng)過基區(qū)推進(jìn)后漂光所有SiO2之后，在約500℃-900℃(最好是約700℃)左右的溫度下熱分解而淀積的一層約300-700的TEOS層，其性能(真空密度、介電常數(shù))介于高溫?zé)嵫趸偷蜏氐矸e的SiO2之間；Si3N4層15是在發(fā)射區(qū)推進(jìn)后，用諸如PECVD等化學(xué)氣相淀積的方法，在低溫(約250℃-550℃左右，最好約400℃)下淀積的一層約300-700左右的Si3N4；LTO層16是緊隨Si3N4層15淀積之后馬上在約250-550℃(最好是約400℃)左右的低溫下，采用APCVD方法等淀積的一層約2500-4500(最好是約3500℃)左右的低溫氧化層。
采用此LTO/Si3N4/TEOS三層結(jié)構(gòu)工藝的優(yōu)點(diǎn)是1.保證全平面化工藝結(jié)構(gòu)。不采用高溫、含氧氣氛。
2.TEOS層的作用是采用低溫生長熱氧化而形成，因而其質(zhì)量高且致密性好。
3.Si3N4層的作用是(1).提高了介質(zhì)層的擊穿電壓。這是因?yàn)镾i3N4的介電常數(shù)大，針孔密度小，因而擊穿電壓高，從而使集成電路的耐壓增加。
(2).減少了PN結(jié)漏電。因?yàn)镾i3N4膜致密性比SiO2好，PN結(jié)復(fù)蓋處的界面態(tài)和可動(dòng)電荷要少得多。另外，由于Si3N4復(fù)蓋，改善了結(jié)的表面態(tài)，大大減少了表面復(fù)合速度。有Si3N4復(fù)蓋的LPNP的β比沒有Si3N4復(fù)蓋的要大50％以上，從而使集成電路的靈敏度提高，漏電流減少，耐壓提高。
(3).這也是制造集成電路中的電容介質(zhì)層的需要。電容介質(zhì)層的結(jié)構(gòu)一般為Si3N4/TEOS。因此，形成Si3N4層無需增加工藝步驟。
4.由于刻蝕LTO/Si3N4和刻蝕Si3N4/TEOS的選擇比比較高。因此，刻蝕接觸孔工藝的重復(fù)性可以做得很好。
5.LTO層的作用是它具有足夠的厚度，從而可減少寄生電容。
隨后，參考圖16A到16C來描述依據(jù)本發(fā)明再一個(gè)實(shí)施例的雙極型集成電路的制造工藝中的接觸孔刻蝕工藝。
在圖16A中示出第一次接觸孔刻蝕，即刻蝕LTO。例如，可采用Teg11-2#程序反應(yīng)離子刻蝕(各向異性)LTO層16?？涛g時(shí)具有自動(dòng)工藝終端控制?？涛gLTO層16與刻蝕Si3N4的選擇比＞4。也就是說當(dāng)刻蝕到Si3N4時(shí)能自動(dòng)停止。此干法刻蝕可采用CF4、SF6、HCl或CHF3等特種氣體。
接著，在圖16B中示出刻蝕接觸孔的第二步，即刻蝕Si3N4。例如，可采用Teg01，2#程序反應(yīng)離子刻蝕Si3N4層15。該刻蝕同樣具有自動(dòng)工藝終端控制功能?？涛gSi3N4與刻蝕TEOS速率比大于4。即，刻蝕到TEOS時(shí)能自動(dòng)停止。此干法刻蝕可采用CF4、SF6、HCl或CHF3等特種氣體。
隨后，如圖16C所示，進(jìn)行刻蝕接觸孔第三步，即對(duì)TEOS進(jìn)行濕法腐蝕。在濕法腐蝕TEOS前可進(jìn)行堅(jiān)膜，剝底膜。堅(jiān)膜的目的在于進(jìn)一步加固光刻膠與二氧化硅的粘合力，不致于在濕法腐蝕時(shí)脫膠。剝底膜的目的在于去除前兩次干法刻蝕時(shí)留下的聚合物。例如，濕法腐蝕可采用7∶1的BOE(緩沖氧化物腐蝕劑，例如HF+HN3F∶H2O)溶液。腐蝕溫度約為10-30℃(最好為23℃)左右。在腐蝕時(shí)，要控制腐蝕時(shí)間。因?yàn)門EOS腐蝕速率較快。不然會(huì)影響接觸孔的剖面。
如上所述，描述了依據(jù)本發(fā)明的雙極型集成電路制造工藝的特殊例子。但是，本領(lǐng)域內(nèi)的技術(shù)人員可知道，以上各種尺寸及溫度范圍僅是示意性的，可對(duì)其進(jìn)行各種修改。此外，本領(lǐng)域內(nèi)的技術(shù)人員也可以其它相同的效果的工藝來替代以上所述的特定工藝。
本工藝與常規(guī)工藝的差異在于，對(duì)于大于等于6μm左右的線條常規(guī)工藝都采用全濕法工藝。對(duì)于線條小于等于4μm左右的多采用干加濕工藝。且常規(guī)工藝多采用先濕法腐蝕，后干法腐蝕的方法。由于干法刻蝕會(huì)造成硅的過刻蝕，從而使結(jié)面不平整，隨之帶來PN結(jié)漏電，而且工藝容限很小。而本發(fā)明采用與眾不同的二次干法，一次濕法的刻孔工藝，即刻蝕接觸孔最后一步采用濕法腐蝕，而放棄干法刻蝕。此干-干-濕刻孔工藝方法的效果非常明顯，由于濕法腐蝕防止了對(duì)硅的過刻蝕，從而使結(jié)面平整且避免了PN結(jié)漏電。用濕法腐蝕，工藝簡單、工藝容限很大。
如上所述，依據(jù)本發(fā)明的雙極型集成電路制造工藝相對(duì)于已有技術(shù)的特點(diǎn)和創(chuàng)新之處有(1).線結(jié)基區(qū)結(jié)深為0.52μm左右，發(fā)射區(qū)結(jié)深為0.3μm左右。用磷注入實(shí)現(xiàn)如此線結(jié)，至少在國內(nèi)還沒有人報(bào)導(dǎo)過。本發(fā)明是通過基區(qū)推進(jìn)后實(shí)行全低溫過程來實(shí)現(xiàn)的。
(2).全平面化工藝全平面化工藝是指刻蝕接觸孔之前硅片上沒有工藝臺(tái)階，只有300-700的TEOS(低溫氧化硅)。它的優(yōu)點(diǎn)是明顯的-簡化了刻蝕接觸工藝，減少了PN結(jié)漏電。
(3).采用TEOS/SI3N4/LTO三層結(jié)構(gòu)。采用三層結(jié)構(gòu)的優(yōu)點(diǎn)是第一，全是低溫工藝，不超過250-900℃左右。對(duì)已形成的PN結(jié)不產(chǎn)生推移；第二，有氮化硅既是介質(zhì)電容需要，又改善了結(jié)面復(fù)蓋介質(zhì)質(zhì)量，提高了場(chǎng)擊穿，減少了結(jié)漏電。
(4).刻蝕接觸孔最后一步采用濕法腐蝕，而放棄干法刻蝕。這也是個(gè)創(chuàng)新。效果非常明顯。因?yàn)楦煞涛g會(huì)造成硅的過刻蝕，結(jié)面不平整。隨之帶來PN結(jié)漏電。而且工藝容限很小。用濕法腐蝕，工藝簡單、工藝容限很大。
圖17示出依據(jù)本發(fā)明的雙極型集成電路制造工藝所獲得的器件的頻率特性。在圖17中，橫軸表示發(fā)射極電流(μA)，豎軸表示頻率(MHz)。如圖17的頻率特性曲線所示，該器件達(dá)到了較高的頻率。本發(fā)明的方法尤其適用于特征尺寸為約1.5μm×1.5μm-2.0μm×2.0μm的雙極型集成電路。
以上，結(jié)合附圖描述了本發(fā)明的較佳實(shí)施例。但是，本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)理解，本發(fā)明不限于以上所述的特定例子，而可對(duì)其進(jìn)行各自修改和改變。
權(quán)利要求
1.一種制造雙極型集成電路的方法，包括以下步驟制備半導(dǎo)體襯底；在所述半導(dǎo)體襯底中形成埋層；選擇性地在所述半導(dǎo)體襯底中形成隔離區(qū)；在所述半導(dǎo)體襯底上生長外延層；在所述半導(dǎo)體襯底中形成基區(qū)；去除所述半導(dǎo)體襯底上的所有氧化層，淀積正硅酸巳酯層；在所述半導(dǎo)體襯底中形成發(fā)射區(qū)；在所述正硅酸巳酯層上形成Si3N4層；在所述Si3N4層上形成低溫氧化層；在所述正硅酸巳酯層/所述Si3N4層/所述低溫氧化層結(jié)構(gòu)中選擇性地刻蝕接觸孔；以及在獲得的結(jié)構(gòu)上形成金屬布線。
2.如權(quán)利要求1所述的方法，其特征在于所述正硅酸巳酯層的厚度在300到700的范圍內(nèi)，淀積溫度在500-900℃的范圍內(nèi)。
3.如權(quán)利要求2所述的方法，其特征在于所述Si3N4層的厚度在300到700的范圍內(nèi)，淀積溫度在250-550℃的范圍內(nèi)。
4.如權(quán)利要求3所述的方法，其特征在于所述低溫氧化層的厚度在2500到4500的范圍內(nèi)，淀積溫度在250-550℃的范圍內(nèi)。
5.如權(quán)利要求1到4中任一項(xiàng)所述的方法，其特征在于刻蝕接觸孔的步驟還包括以干法刻蝕工藝選擇性地刻蝕所述低溫氧化層、以干法刻蝕工藝選擇性地刻蝕所述氮化硅層以及以濕法刻蝕工藝選擇性地刻蝕所述TEOS的步驟。
7.如權(quán)利要求1到4中任一項(xiàng)所述的方法，其特征在于還包括對(duì)形成埋層、形成隔離區(qū)、形成基區(qū)和形成發(fā)射區(qū)的步驟中形成的氧化層進(jìn)行漂洗，以形成平面結(jié)構(gòu)的步驟。
8.如權(quán)利要求1到4中任一項(xiàng)所述的方法，其特征在于形成隔離區(qū)的步驟還包括分別形成彼此對(duì)應(yīng)且接通的下隔離區(qū)和上隔離區(qū)的步驟。
9.如權(quán)利要求1到4中任一項(xiàng)所述的方法，其特征在于形成金屬布線的步驟還包括形成雙層布線的步驟。
全文摘要
一種雙極型集成電路制造方法,包括:硅基片制備,對(duì)通隔離,薄層外延,淺結(jié)基區(qū),磷注入發(fā)射區(qū);還描述了全平面工藝,TEOS/Si3N4/LTO三層結(jié)構(gòu),干－干－濕的刻孔工藝,Si3N4/TEOS介質(zhì)電容,雙層金屬布線等工藝特點(diǎn)。
文檔編號(hào)H01L21/70GK1381881SQ0111266
公開日2002年11月27日 申請(qǐng)日期2001年4月18日 優(yōu)先權(quán)日2001年4月18日
發(fā)明者陳康民, 陸曉敏, 王煒, 呂浩, 王浩, 張征, 翁麗敏, 樊蕓, 張一峰, 張學(xué)文, 李銘, 張昱, 朗寧, 屠文莉 申請(qǐng)人:上海貝嶺股份有限公司