專利名稱：字線控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及字線控制電路，更具體地說(shuō)，涉及隨機(jī)存取存儲(chǔ)器(RAM)，(如動(dòng)態(tài)RAM(DRAMs)或靜態(tài)RAM(SRAM))的字線控制電路。
最近，存儲(chǔ)器件已經(jīng)發(fā)展為包括存儲(chǔ)體結(jié)構(gòu)。存儲(chǔ)體結(jié)構(gòu)可邏輯地將存儲(chǔ)器件分成不同的部分，這些部分在被選擇時(shí)可進(jìn)行訪問(wèn)。存儲(chǔ)體典型地包括可由行譯碼器沿行方向訪問(wèn)的一個(gè)或多個(gè)存儲(chǔ)單元陣列。具有存儲(chǔ)體結(jié)構(gòu)的存儲(chǔ)器件的缺點(diǎn)是為了單獨(dú)訪問(wèn)存儲(chǔ)體，每個(gè)存儲(chǔ)體都附帶一個(gè)行譯碼器。行譯碼器，特別是用于大容量存儲(chǔ)器件的行譯碼器，占用相當(dāng)大的面積。器件面積的增加導(dǎo)致更加昂貴的制造成本。
為了更好地了解傳統(tǒng)的存儲(chǔ)體結(jié)構(gòu)的缺點(diǎn)，圖5中提出了傳統(tǒng)的存儲(chǔ)器件的例子。圖5示出了具有多個(gè)存儲(chǔ)體的同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)，其中每個(gè)存儲(chǔ)體由一相應(yīng)的行譯碼器控制。圖5中提出的方法公開(kāi)于未公開(kāi)的日本專利申請(qǐng)No.Hei9-231755。圖5的SDRAM使用已知的半導(dǎo)體集成電路制造技術(shù)可形成于半導(dǎo)體基底如單晶硅基底上。
現(xiàn)在參考圖5，傳統(tǒng)的SDRAM由參考標(biāo)號(hào)500指定，其包括存儲(chǔ)器陣列502-A，它包括存儲(chǔ)體0(示為“BANK0”)；和存儲(chǔ)器陣列502-B，它包括存儲(chǔ)體1(示為“BANK1”)。每個(gè)存儲(chǔ)器陣列(502-A和502-B)包括按矩陣排列的DRAM存儲(chǔ)單元。每個(gè)存儲(chǔ)單元包括一個(gè)選擇端和一個(gè)數(shù)據(jù)輸入/輸出(I/O)端。同一行中的存儲(chǔ)單元具有與公共字線(未顯示)耦合的選擇端。同一列中的存儲(chǔ)單元具有與互補(bǔ)數(shù)據(jù)線(也未顯示)耦合的數(shù)據(jù)I/O端。
存儲(chǔ)器陣列502-A的字線可由一網(wǎng)(mat)控制電路504-A和行譯碼器506-A驅(qū)動(dòng)為選擇電平。網(wǎng)控制電路504-A和行譯碼器506-A可將一行地址譯碼，并與一行定時(shí)信號(hào)一起，驅(qū)動(dòng)被選擇的字線為選擇電平。
存儲(chǔ)器陣列502-A的互補(bǔ)數(shù)據(jù)線耦連到讀出放大器和列選擇電路508-A。讀出放大器和列選擇電路508-A中的讀出放大器可通過(guò)將電勢(shì)差放大而檢測(cè)各互補(bǔ)數(shù)據(jù)線上的微小電勢(shì)差。這樣，可從選擇的存儲(chǔ)單元讀數(shù)據(jù)。讀出放大器和列選擇電路508-A包括開(kāi)關(guān)電路，用于選擇預(yù)定的互補(bǔ)數(shù)據(jù)線，并將它們耦連到互補(bǔ)公共數(shù)據(jù)線I/O總線512。開(kāi)關(guān)電路根據(jù)譯碼的列地址選擇預(yù)定的互補(bǔ)數(shù)據(jù)線。存儲(chǔ)器陣列502-A的列地址是由列譯碼器510-A譯碼的。
在存儲(chǔ)器陣列502-A的類似的布置中，存儲(chǔ)器陣列502-B提供有網(wǎng)控制電路504-B、行譯碼器506-B、讀出放大器和列選擇電路508-B，以及列譯碼器510-B。
互補(bǔ)公共數(shù)據(jù)I/O總線512與讀出放大器和列選擇電路(508-A和508-B)耦連。互補(bǔ)公共數(shù)據(jù)I/O總線512還連接到輸入緩沖器514的輸出和輸出緩沖器516的輸入。輸入緩沖器514從數(shù)據(jù)I/O端I/00-I/07接收輸入數(shù)據(jù)。類似的，輸出緩沖器516可將輸出值置于數(shù)據(jù)I/O端I/00-I/07上。
圖5的SDRAM500以多路傳輸方式接收地址。最初行地址可通過(guò)地址輸入端A0至A11施加。行地址鎖存在行地址緩沖器518。接著，列地址可通過(guò)地址輸入端A0至A11施加并鎖存在列地址緩沖器520中。在圖5的布置中，行地址緩沖器518保持鎖存的行地址主時(shí)鐘CLK的一個(gè)時(shí)鐘周期。這是與其它傳統(tǒng)方法中行地址鎖存整個(gè)存儲(chǔ)周期相反。與之相反，圖5的列地址緩沖器520在整個(gè)存儲(chǔ)周期鎖存列地址。
如圖5所示，行地址緩沖器518也可在刷新操作模式中從刷新計(jì)數(shù)器522接收刷新地址。列地址緩沖器520向列地址計(jì)數(shù)器524提供列地址值。列地址計(jì)數(shù)器524向列譯碼器(510-A和510-B)提供選擇數(shù)據(jù)。
SDRAM 500還提供有控制器526。控制器提供有外部控制信號(hào)，如主時(shí)鐘信號(hào)CLK，時(shí)鐘允許信號(hào)CKE，片選信號(hào)/CS，列地址選通信號(hào)/CAS，行地址選通信號(hào)/RAS，寫(xiě)允許信號(hào)/WE，和數(shù)據(jù)I/O屏蔽控制信號(hào)DQM。控制器526也通過(guò)地址端A11接收控制數(shù)據(jù)。那些前面有符號(hào)“/”的信號(hào)在邏輯低電平時(shí)是有效的。
響應(yīng)于各輸入值(CLK,CKE,/CS,/CAS,/RAS,/WE,DQM,和A11)，控制器526產(chǎn)生許多內(nèi)部時(shí)鐘信號(hào)，示為XDGL0,XDGL1,XDP0,XDPO1等。內(nèi)部時(shí)鐘信號(hào)控制SDRAM500的操作模式和圖5中的各電路塊的操作。相應(yīng)地，控制器526包括用于產(chǎn)生適當(dāng)?shù)膬?nèi)部時(shí)鐘信號(hào)的控制邏輯和模式寄存器。
注意CLK信號(hào)是SDRAM500的主時(shí)鐘。結(jié)果，其它外部輸入信號(hào)在CLK信號(hào)的上升沿有效。還要注意片選信號(hào)/CS通過(guò)轉(zhuǎn)變?yōu)榈瓦壿嬰娖絾?dòng)指令輸入周期的開(kāi)始。
如上所述，在圖5的傳統(tǒng)例子中，每個(gè)存儲(chǔ)體(BANK0和BANK1)提供有一行譯碼器(506-A和506-B)和一列譯碼器(510-A和510-B)，以允許每個(gè)存儲(chǔ)體(BANK0和BANK1)在讀或?qū)懖僮髦斜华?dú)立訪問(wèn)。
現(xiàn)在參考圖6描述包括子陣列板的具有多存儲(chǔ)體結(jié)構(gòu)的傳統(tǒng)DRAM。參考圖6，一部分具有子陣列板的DRAM結(jié)構(gòu)由參考字符600指示。DRAM結(jié)構(gòu)600包括子陣列板602-A和602-B，它們具有可通過(guò)互補(bǔ)主字線MWL和/MWL訪問(wèn)的存儲(chǔ)單元?；パa(bǔ)主字線(MWL和/MWL)沿行方向穿過(guò)多個(gè)子陣列字線(SWL-00至SWL-13)耦連到子陣列板(602-A和602-B)內(nèi)的存儲(chǔ)單元。這一布置導(dǎo)致分級(jí)結(jié)構(gòu)，其中八行子陣列字線由一對(duì)互補(bǔ)主字線(MWL和/MWL)控制。
子陣列字線驅(qū)動(dòng)器示為604-00至604-13，分別驅(qū)動(dòng)子陣列字線SWL-00至SWL-13。每個(gè)子陣列字線驅(qū)動(dòng)器(604-00至604-13)接收互補(bǔ)主字線信號(hào)(WL和/WL)，以及八個(gè)字線提供信號(hào)RX00至RX13。另外，每個(gè)子陣列字線驅(qū)動(dòng)器(604-00至604-13)也接收旁路電壓VDH。
圖6這樣的安排包括一行譯碼器和主字線驅(qū)動(dòng)器，以產(chǎn)生八個(gè)存儲(chǔ)單元的互補(bǔ)主字線信號(hào)(MWL和/MWL)。另外，可根據(jù)特定地址信號(hào)提供驅(qū)動(dòng)器產(chǎn)生字線提供信號(hào)(RX00至RX13)。
在圖6的結(jié)構(gòu)中，要訪問(wèn)一行存儲(chǔ)單元，先選擇互補(bǔ)主字線對(duì)和一個(gè)字線提供信號(hào)。在這一布置中，被選的互補(bǔ)主字線對(duì)將選擇的字線提供信號(hào)耦連到子陣列字線上。
現(xiàn)在結(jié)合圖7中的時(shí)序圖描述圖6的結(jié)構(gòu)的操作。該時(shí)序圖說(shuō)明了圖6中提出的信號(hào)的各種波形。波形“MWL,/MWL”示出了互補(bǔ)主字線(MWL和/MWL)的響應(yīng)。波形RXmn示出了RX00至RX13信號(hào)的響應(yīng)。波形SWLmn示出了子陣列字線SWL-00至SWL-13的響應(yīng)。圖7示出了子陣列字線SWL-10選擇之后的子陣列字線SWL-00的選擇。在圖7中也包括各種邏輯電平值，其中包括低電源值GND，高電源值VDD和更高的電源值VDH。
在時(shí)刻t0,MWL信號(hào)轉(zhuǎn)變?yōu)閂DH電平，同時(shí)互補(bǔ)/MWL信號(hào)轉(zhuǎn)變?yōu)榈碗娖?。之后，RX00信號(hào)轉(zhuǎn)變?yōu)閂DH電平。結(jié)果，子陣列字線SWL-00被選擇并被驅(qū)動(dòng)為高VDH電平。在時(shí)刻t1,MWL信號(hào)轉(zhuǎn)變?yōu)榈?，同時(shí)/MWL升為VDD電平。大約同時(shí)，RX00信號(hào)回到GND電平。結(jié)果，子陣列字線SWL-00不再被選擇，并返回到GND電平。
在時(shí)刻t2,MWL信號(hào)又轉(zhuǎn)變?yōu)閂DH電平，同時(shí)互補(bǔ)/MWL信號(hào)又轉(zhuǎn)變?yōu)榈碗娖?。之后，RX10信號(hào)轉(zhuǎn)變?yōu)閂DH電平。結(jié)果，子陣列字線SWL-10被選擇并被驅(qū)動(dòng)為高VDH電平。在時(shí)刻t3,MWL信號(hào)變?yōu)榈?，同時(shí)/MWL升為VDD電平。大約同時(shí)，RX10信號(hào)回到GND電平。結(jié)果，子陣列字線SWL-00不再被選擇，并返回到GND電平。
這樣，由于每個(gè)存儲(chǔ)體選擇一個(gè)子陣列板，每個(gè)存儲(chǔ)體需要一個(gè)控制各子陣列字線驅(qū)動(dòng)器(604-00至604-13)的電路。子陣列字線的這種相同的電路公開(kāi)于“Advanced Electronics I-9”,“Super LSI memory”,P160，由Baifukan發(fā)行。
傳統(tǒng)的多存儲(chǔ)體存儲(chǔ)器件方法的一個(gè)缺點(diǎn)是給每個(gè)存儲(chǔ)體提供一個(gè)行譯碼器會(huì)占用一定量的面積。存儲(chǔ)體大小或整個(gè)存儲(chǔ)體數(shù)量的增加會(huì)導(dǎo)致相應(yīng)的行譯碼器的電路面積的增加。
如圖6提出的具有子陣列板的傳統(tǒng)方法的另一缺點(diǎn)是子陣列字線的有限控制。由于互補(bǔ)主字線(MWL和/MWL)是子陣列板(602-A和602-B)公用的，不同子陣列板中的子陣列字線不能單獨(dú)控制。因此，如果想有分別可控制的子陣列板，對(duì)每個(gè)子陣列板需要附加的互補(bǔ)主字線對(duì)。由于允許的導(dǎo)線間距的限制和/或可能需要附加的導(dǎo)電層，這種方法可能不行。這會(huì)使器件的布置更復(fù)雜和/或器件的制造更為昂貴。
集成電路的另一方面是向器件的各部分提供必要信號(hào)所需的導(dǎo)線的數(shù)量。更具體的說(shuō)，是要特殊考慮的存儲(chǔ)器件的導(dǎo)線所需的間距(或最小空間)。存儲(chǔ)器件典型地包括很小尺寸的存儲(chǔ)單元。相應(yīng)的，連接到該存儲(chǔ)單元的字線和/或位線通常具有可實(shí)現(xiàn)的盡可能小的間距。最小間距的要求也要求求助于高水平的金屬噴鍍。例如，在圖6的電路中，不僅子陣列字線具有小間距很重要，主字線具有較小間距也很重要。
降低存儲(chǔ)器件中的導(dǎo)線數(shù)目的目的在于它會(huì)導(dǎo)致更為有效的信號(hào)發(fā)送。
根據(jù)一個(gè)或更多的實(shí)施例，字線控制系統(tǒng)可控制多個(gè)子陣列字線。字線控制電路包括一個(gè)從主字線接收值的鎖存電路。該鎖存電路向子字線驅(qū)動(dòng)器提供鎖存的值。
根據(jù)所公開(kāi)的實(shí)施例的另一方面，存儲(chǔ)器件包括由子陣列字線訪問(wèn)的多個(gè)不同的子陣列板。向每個(gè)子陣列板提供鎖存器用于鎖存主字線值，從而選擇子陣列板。
根據(jù)公開(kāi)的實(shí)施例的另一方面，字線控制系統(tǒng)包括存儲(chǔ)選擇一組子陣列字線的主字線值的鎖存電路。該鎖存電路響應(yīng)于存儲(chǔ)體啟動(dòng)信號(hào)鎖存主字線數(shù)據(jù)。
根據(jù)公開(kāi)的實(shí)施例的另一方面，用于選擇一組子陣列字線的鎖存器包括一動(dòng)態(tài)鎖存器。
根據(jù)公開(kāi)的實(shí)施例的另一方面，用于選擇一組子陣列字線的鎖存器包括一靜態(tài)鎖存器。


圖1a是電路圖，示出了一個(gè)實(shí)施例的字線選擇電路。圖1b和1c是根據(jù)一個(gè)實(shí)施例的鎖存器簡(jiǎn)圖。
圖2是時(shí)序圖，示出了圖1的實(shí)施例的操作。
圖3是電路圖，示出了另一個(gè)實(shí)施例的字線選擇電路。
圖4是時(shí)序圖，示出了圖3的實(shí)施例的操作。
圖5是傳統(tǒng)的同步DRAM的方塊圖。
圖6是方塊圖，示出了具有主字線和子陣列板的DRAM結(jié)構(gòu)。
圖7是時(shí)序圖，示出了圖6的DRAM結(jié)構(gòu)的操作。
現(xiàn)在結(jié)合附圖和時(shí)序圖描述各實(shí)施例。這些實(shí)施例示有字線驅(qū)動(dòng)器電路，它可用于具有多個(gè)存儲(chǔ)體和/或多個(gè)子陣列板的隨機(jī)存取存儲(chǔ)器。
參考圖1a,RAM的分級(jí)字線控制電路由參考標(biāo)號(hào)100指定。兩個(gè)特殊的子陣列板示為102-A和102-B。在圖1a的具體布置中，子陣列板102-A和102-B可形成不同的存儲(chǔ)體部分。僅作為一例，子陣列板102-A可屬于BANK0，而子陣列板102-B可屬于BANK1。
子陣列板102-A可包括四個(gè)子陣列字線SWL-00至SWL-03。四個(gè)子陣列字線(SWL-00至SWL-03)可由主字線對(duì)MWL和/MWL選擇。四個(gè)子陣列字線(SWL-00至SWL-03)之一可通過(guò)激活提供信號(hào)RX00至RX03的四個(gè)字線之一來(lái)選擇。
字線選擇電路100可構(gòu)想為包括一個(gè)“子字結(jié)構(gòu)”，因?yàn)橹髯志€(MWL或/MWL)可選擇一組子陣列字線(SWL-00至SWL-03)。被選擇的組的子陣列字線之一可被選擇并從而被啟動(dòng)。
在傳統(tǒng)的方法中，如圖6中提出的方法，互補(bǔ)主字線對(duì)(MWL和/MWL)直接施加于所有的子陣列驅(qū)動(dòng)器(604-00至604-13)。相反，在圖1a的實(shí)施例中，提供了鎖存器電路104-A0,104-A1,104-B0和104-B1,它們可鎖存主字線(MWL和/MWL)的狀態(tài)。
如上所述，子陣列板102-A和102-B與BANK0和BANK1相對(duì)應(yīng)。在圖1a的特殊布置中，存儲(chǔ)體(BANK0和BANK1)通過(guò)相應(yīng)的存儲(chǔ)體選擇信號(hào)BX0或BX1被選擇來(lái)訪問(wèn)。在第一實(shí)施例100中，可用于選擇BANK0的BX0信號(hào)，也可用于將主字線值鎖存到鎖存器104-A0和104-A1。鎖存器104-A0和104-A1可為BANK0的子陣列驅(qū)動(dòng)器106-00至106-03提供選擇信號(hào)。在類似的方式中，可選擇BANK1的BX1信號(hào)也可用于將主字線值鎖存到鎖存器104-B0和104-B1。鎖存器104-B0和104-B1可為BANK1的子陣列驅(qū)動(dòng)器106-10至106-13提供選擇信號(hào)。
鎖存器電路，如104-A0至104-B1，可有多種形式。在圖1b和1c中提出了兩種不同的形式。圖1b示出了“動(dòng)態(tài)”鎖存器。動(dòng)態(tài)鎖存器可包括存儲(chǔ)特定邏輯電平的電荷存儲(chǔ)單元。正是由于是動(dòng)態(tài)的，一定的邏輯值可隨時(shí)間而衰減，最終失去它們存儲(chǔ)的邏輯值。
圖1b的特殊的動(dòng)態(tài)鎖存器電路包括可存儲(chǔ)電荷的電容C100。另外，提供了開(kāi)關(guān)器件Q100，用于將存儲(chǔ)器件C100耦連到主字線。圖1b的開(kāi)關(guān)器件是n型溝道絕緣柵場(chǎng)效應(yīng)晶體管Q100。隨著制造工序已能夠形成可靠地電容器結(jié)構(gòu)，這樣的鎖存器可便利地完成于動(dòng)態(tài)RAM中。圖1b的動(dòng)態(tài)鎖存器包括可接收輸入主字線值的鎖存器輸入108和可向其它字線驅(qū)動(dòng)電路(如子陣列驅(qū)動(dòng)器106-00至106-03和106-10至106-13)提供鎖存值的鎖存器輸出110。晶體管Q100包括可接收塊選擇信號(hào)(如BX0或BX1)的柵極。當(dāng)塊信號(hào)為有效時(shí)，字線值可向電容器C100充電或放電，從而存儲(chǔ)邏輯值。當(dāng)塊信號(hào)無(wú)效時(shí)，邏輯值將由電容器C100動(dòng)態(tài)地存儲(chǔ)。注意在n溝道晶體管Q100的情況下，BX0信號(hào)可能是大于高邏輯電壓的電源電壓。如果鎖存的值是一高邏輯值，這樣的安排可減少或消除可引入的電壓閾值。動(dòng)態(tài)鎖存器也提供緊密結(jié)構(gòu)。
與動(dòng)態(tài)鎖存器相反，圖1c的靜態(tài)鎖存器不會(huì)隨時(shí)間而丟失存儲(chǔ)的邏輯值。圖1c的特殊的靜態(tài)鎖存器包括一互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)轉(zhuǎn)換柵T100，它包括與P溝道IGFET平行的n溝道IGFET。柵極T100的輸入可接收主字線值。柵極T100的輸出可施加到交叉耦連的反相器I100和I102。柵極T100的n溝道IGFET可接收存儲(chǔ)體選擇信號(hào)(如BX0或BX1)。柵極T100的P溝道IGFET可通過(guò)反相器I104接收相同的存儲(chǔ)體選擇信號(hào)。圖1c的靜態(tài)鎖存器也包括耦連到柵極T100的輸入的鎖存器輸入108和耦連到交叉連接的反相器(I100和I102)的鎖存器輸出110。在這種安排中，當(dāng)施加的存儲(chǔ)體選擇信號(hào)為有效時(shí)(在特定的布置中為高)，主字線值穿過(guò)柵極T100并鎖存在反相器I100和I102中。一旦存儲(chǔ)體選擇信號(hào)返回為無(wú)效狀態(tài)時(shí)，主字線值可保持由反相器I100和I102鎖存。通過(guò)包括一個(gè)CMOS轉(zhuǎn)換柵，圖1c的靜態(tài)鎖存器可提供主字線值的可靠鎖存，不需要高電源電壓(象VH)來(lái)消除閾電壓降。
應(yīng)該理解的是圖1b的動(dòng)態(tài)鎖存器可認(rèn)為是一“非反相”鎖存器，因?yàn)樗妮敵鲞壿嬛狄话愀S它的輸入邏輯值。類似地，圖1c的靜態(tài)鎖存器也可認(rèn)為是一“反相”鎖存器，因?yàn)殒i存器提供的輸出是輸入值的反相值。當(dāng)然，應(yīng)該明白反相器件(如反相器)可耦連到所公開(kāi)的鎖存器的輸入或輸出，從而將一反相鎖存器變?yōu)榉欠聪噫i存器，反之亦然。
還要注意，鎖存器對(duì)一個(gè)鎖存器(如鎖存器104-A0或104-B0)是非反相鎖存器，鎖存器對(duì)另一個(gè)鎖存器(如鎖存器104-A1或104-B1)是反相鎖存器，僅需一個(gè)主字線。
從上面的討論中可得出，兩個(gè)反相鎖存器或兩個(gè)非反相鎖存器可包括在具有單個(gè)主字線布置的器件中，而一個(gè)反相鎖存器或一個(gè)非反相鎖存器可包括在具有互補(bǔ)字線對(duì)的器件中。
子陣列字線驅(qū)動(dòng)器106-00和106-10包括轉(zhuǎn)換器件Q102；驅(qū)動(dòng)器器件Q104；和非選器件Q106。轉(zhuǎn)換器件Q102將從鎖存器(如104-A0或104-B0)來(lái)的鎖存的值施加于驅(qū)動(dòng)器器件Q104的柵極。非選器件Q106可接收另一鎖存器(如104-A1或104-B1)的鎖存的值作為它的柵極。驅(qū)動(dòng)器器件Q104可將激活電壓施加于子陣列字線，非選器件Q106可將非激活電壓施加于子陣列字線。轉(zhuǎn)換器件Q102，驅(qū)動(dòng)器器件Q104，和非選器件Q106可包括絕緣柵場(chǎng)效應(yīng)晶體管(IGFET)，在圖1a的特殊布置中是n溝道IGFET。
已經(jīng)描述了實(shí)施例100的組成，現(xiàn)在結(jié)合圖2的時(shí)序圖描述實(shí)施例100的操作。圖2中有多個(gè)波形，包括當(dāng)特殊的存儲(chǔ)體選擇信號(hào)為有效時(shí)的“BXi”波形，“MWL,/MWL”波形示出了互補(bǔ)主字線對(duì)的響應(yīng)。“RXmn”波形示出字線提供信號(hào)的響應(yīng)。值“m”可相應(yīng)于特定存儲(chǔ)體，而值“n”相應(yīng)于從一組字線選擇一個(gè)字線。“SWLmn”波形是被選的子陣列字線的響應(yīng)。在RXmn波形的情況下，“m”指示特定存儲(chǔ)體，而“n”可指定一組字線的一個(gè)字線。
現(xiàn)在結(jié)合圖1參考圖2，在時(shí)刻t0，存儲(chǔ)體選擇信號(hào)BX0從低電壓GND轉(zhuǎn)變?yōu)檩^高電壓VDH。這個(gè)由低往高的轉(zhuǎn)變使主字線被耦連到鎖存器存儲(chǔ)器件。例如，在使用圖1b的動(dòng)態(tài)鎖存器時(shí)，高BX0值會(huì)打開(kāi)鎖存器104-A0和104-A1中的晶體管Q100。鎖存器104-A0中的晶體管Q100將在主字線MWL和它的存儲(chǔ)器件Q100之間提供低阻抗通路。類似地，鎖存器104-A1中的晶體管Q100將在主字線/MWL和它的存儲(chǔ)器件Q100之間提供低阻抗通路。在使用圖1c的靜態(tài)鎖存器時(shí)，高BX0值會(huì)打開(kāi)鎖存器104-A0和104-A1內(nèi)的柵極T100。鎖存器104-A0內(nèi)的柵極T100將在主字線MWL(由于它的反相輸出)和它的存儲(chǔ)器件(交叉連接的反相器I100和I102)之間提供低阻抗通路。鎖存器104-A1內(nèi)的柵極T100將在主字線/MWL和它的交叉連接的反相器I100和I102之間提供低阻抗通路。這樣，激活的存儲(chǔ)體選擇信號(hào)可將主字線值耦連到鎖存器存儲(chǔ)元件上。
時(shí)刻t0后，主字線MWL也被驅(qū)動(dòng)為VDH電平，而它的互補(bǔ)/MWL被驅(qū)動(dòng)為GND電平。由于BX0信號(hào)保持高，高M(jìn)WL值被存儲(chǔ)在鎖存器104-A0，低/MWL值被存儲(chǔ)在鎖存器104-A1。高和低主字線值分別向鎖存器104-A0和104-A1的應(yīng)用導(dǎo)致了一組子陣列字線的選擇。
當(dāng)選擇四個(gè)選擇的子陣列字線SWL-00至SWL-03之一，RX00信號(hào)被驅(qū)動(dòng)為高，而RX01至RX03信號(hào)為低。結(jié)果，子陣列字線SWL-00被驅(qū)動(dòng)為選擇電平(在圖1和圖2的例子中為高)。這樣子陣列板102-A中的一行存儲(chǔ)單元被選擇。
在時(shí)刻t1,BX0信號(hào)返回GND電平。使用圖1b的動(dòng)態(tài)鎖存器時(shí)，晶體管Q100被關(guān)閉，將存儲(chǔ)器件C100從MWL線(鎖存器104-A0)或從/MWL線(鎖存器104-A1)上分離。使用圖1b的靜態(tài)鎖存器時(shí)，晶體管T100被關(guān)閉，將存儲(chǔ)器件(交叉連接的I100和I102)從/MWL線(鎖存器104-A0)或MWL線(鎖存器104-A1)上分離。
t1時(shí)刻后，MWL信號(hào)返回低，而/MW信號(hào)轉(zhuǎn)變?yōu)楦唠娖絍DD。VDD電平可低于VH電平。然而，因?yàn)榍懊婕せ畹幕パa(bǔ)主字線信號(hào)保持鎖存，通過(guò)連續(xù)提供激活的RX00信號(hào)，盡管SWL-00互補(bǔ)主字線信號(hào)為非激活態(tài)，子陣列字線SWL-00連續(xù)被選擇。
在t2時(shí)刻，不同的存儲(chǔ)體選擇信號(hào)BX1從GND電平轉(zhuǎn)變?yōu)閂DH電平。高BX1信號(hào)導(dǎo)致MWL和/MW電平被分別耦連到鎖存器104-B0和104-B1。如果鎖存器(104-B0和104-B1)具有圖1b或1c的形式，它們可如結(jié)合上面的鎖存器104-A0和104-A1描述的那樣操作。這樣，通過(guò)鎖存特定存儲(chǔ)體的選擇值，相同的互補(bǔ)主字線對(duì)可選擇不同的存儲(chǔ)體。
激活的MWL和/MWL值鎖存在104-B0和104-B1中，可選擇一組子陣列字線(SWL-10至SWL-13)。為激活四個(gè)選擇的子陣列字線(SWL-10至SWL-13)之一，RX10信號(hào)驅(qū)動(dòng)為高，而RX11至RX13信號(hào)為低。結(jié)果，子陣列字線SWL-10被驅(qū)動(dòng)為高電平。這樣，通過(guò)使用與用于在另外的子陣列板102-A中選擇一行存儲(chǔ)單元相同的互補(bǔ)字線對(duì)(MWL和/MWL)，子陣列板102-B中的一行存儲(chǔ)單元可被選擇。
在時(shí)刻t3,BX1信號(hào)返回GND電平。鎖存器(104-B0和104-B1)如上述操作，將它們各鎖存的值與互補(bǔ)字線對(duì)(MWL和/MW)分離。這組子陣列字線(SWL-10至SWL-13)保持為被選擇。
t3時(shí)刻后，MWL信號(hào)返回為低，而/MWL信號(hào)轉(zhuǎn)變?yōu)楦唠娖絍DD。然而，由于BX1信號(hào)為低，通過(guò)連續(xù)提供有效的RX10信號(hào)，即使互補(bǔ)主字線處于非激活態(tài)時(shí)，子陣列字線SWL-10可連續(xù)被選擇。
在t4時(shí)刻，向子陣列板102-A進(jìn)行第三訪問(wèn)。BX0信號(hào)上升使柵極能輸入104-A0和104-A1。之后，RX00信號(hào)降為GND電平，使子陣列字線SWL-00被選擇。這又允許另一互補(bǔ)主字線被選擇，導(dǎo)致一組子陣列字線被選擇。通過(guò)驅(qū)動(dòng)RX00至RX03信號(hào)之一為高，一個(gè)子陣列字線可被激活。
這樣，公開(kāi)了第一實(shí)施例，它包括可向多個(gè)存儲(chǔ)體提供選擇值的主字線(或互補(bǔ)主字線對(duì))。完成這種便利的選擇能力的一種方法是使用用于選擇一個(gè)或多個(gè)子陣列字線的鎖存器。這樣的鎖存器可為一個(gè)存儲(chǔ)體存一個(gè)主字線值。該主字線可再次被驅(qū)動(dòng)為激活電平，選擇第二存儲(chǔ)體中的一個(gè)或多個(gè)子陣列字線。
現(xiàn)在結(jié)合圖3中的電路圖和圖4中的時(shí)序圖描述第二實(shí)施例。第二實(shí)施例可使用字線驅(qū)動(dòng)節(jié)點(diǎn)中的固有電容形成動(dòng)態(tài)鎖存器。這種方法減少鎖存器所需的電路面積。
第二實(shí)施例是圖3提出的字線控制電路，由參考標(biāo)號(hào)300指示。圖3的特殊布置包括許多與第一實(shí)施例相同的組成。包括兩個(gè)不同的子陣列板302-A和302-B，它們都有許多存儲(chǔ)單元。子陣列板302-A和302-B可相應(yīng)于存儲(chǔ)體BANK0和BANK1。
存儲(chǔ)體行的存儲(chǔ)單元可通過(guò)啟動(dòng)子陣列字線來(lái)訪問(wèn)。在圖3中，子陣列字線SWL-00至SWL-03可訪問(wèn)BANK0中的行，子陣列字線SWL-10至SWL-13可訪問(wèn)BANK1中的行。每個(gè)子陣列字線(SWL-10至SWL-13)由相應(yīng)的子陣列字線驅(qū)動(dòng)器(304-00至304-13)驅(qū)動(dòng)。子陣列字線驅(qū)動(dòng)器304-00至304-13的每個(gè)連接到主字線MWL。從組304-00至304-03的一個(gè)子陣列字線驅(qū)動(dòng)器可根據(jù)四個(gè)驅(qū)動(dòng)器信號(hào)RX00-RX03之一被激活。以類似的方式，組304-10至304-13的一個(gè)子陣列字線驅(qū)動(dòng)器可根據(jù)四個(gè)其它驅(qū)動(dòng)器信號(hào)RX10-RX13之一被激活。
子陣列字線驅(qū)動(dòng)器的一種結(jié)構(gòu)由子陣列字線驅(qū)動(dòng)器304-00和304-10示出。子陣列字線驅(qū)動(dòng)器304-00和304-10詳細(xì)示于圖3。在一個(gè)特定的布置中，子陣列字線驅(qū)動(dòng)器304-00和304-10可代表所有子陣列字線驅(qū)動(dòng)器的基本結(jié)構(gòu)。
子陣列字線驅(qū)動(dòng)器304-00和304-10包括驅(qū)動(dòng)器器件Q300，非選器件Q302，轉(zhuǎn)換器件Q304，和驅(qū)動(dòng)器反相器I300。驅(qū)動(dòng)器器件Q300可將激活電壓施加于各子陣列字線，非選器件Q302可將去激活電壓施加于各子陣列字線。驅(qū)動(dòng)器和非選器件(Q300和Q302)可包括絕緣柵場(chǎng)效應(yīng)管(IGFET)，在圖3中的普及安排中是n溝道IGFET。轉(zhuǎn)換器件Q304將主字線信號(hào)施加于選擇器件Q300。在圖3的布置中，選擇器件是n溝道IGFET，它在主字線MWL和器件Q300的柵極之間置有源極-漏極通路。器件Q304的柵極接收存儲(chǔ)體選擇信號(hào)。驅(qū)動(dòng)器反相器I300將在Q300的柵極接收的MWL信號(hào)取反，并將它施加于非選器件Q302的柵極。
在由子陣列字線驅(qū)動(dòng)器304-00和304-10示出的特殊子陣列驅(qū)動(dòng)器的布置中，器件Q300的柵極形成了存儲(chǔ)節(jié)點(diǎn)308的一部分。每個(gè)存儲(chǔ)節(jié)點(diǎn)308與相應(yīng)的轉(zhuǎn)換柵極Q304一起，用于鎖存主字線值。相應(yīng)地，子陣列字線驅(qū)動(dòng)器304-00和304-10也能用作動(dòng)態(tài)鎖存器310-A和310-B。
在第二實(shí)施例300中，沒(méi)包括互補(bǔ)主字線/MWL。這種特殊方法可減少半導(dǎo)體存儲(chǔ)器件中所需接線的數(shù)量。
已經(jīng)描述了第二實(shí)施例的布置，現(xiàn)在結(jié)合圖4描述第二實(shí)施例的操作。圖4包括“BXi”波形，指出了兩個(gè)存儲(chǔ)體選擇信號(hào)BX0和BX1的響應(yīng)，“MWL”波形指出了主字線的響應(yīng)，“RXmn”波形指出了被選的電源信號(hào)RX00-RX13的響應(yīng)，“SWLmn”波形指出了被選的子陣列字線(SWL-00至SWL-13)的響應(yīng)。
現(xiàn)在結(jié)合圖3參考圖4，在時(shí)刻t0，存儲(chǔ)體選擇信號(hào)BX0從低電壓GND轉(zhuǎn)變?yōu)檩^高電壓VDH。由低往高的轉(zhuǎn)變使動(dòng)態(tài)鎖存器310-A的轉(zhuǎn)換器件Q304被打開(kāi)。結(jié)果，在動(dòng)態(tài)鎖存器310-A/子陣列字線驅(qū)動(dòng)器304-00內(nèi)的MWL線和存儲(chǔ)節(jié)點(diǎn)308之間形成低阻抗通路。這樣，激活的存儲(chǔ)體選擇信號(hào)可將主字線值耦連到鎖存器存儲(chǔ)元件(如節(jié)點(diǎn)308-A或308-B)上。
時(shí)刻t0后，主字線MWL也被驅(qū)動(dòng)為VDH電平，由于BX0信號(hào)保持高，高M(jìn)WL值向動(dòng)態(tài)鎖存器310-A/驅(qū)動(dòng)器304-00的存儲(chǔ)節(jié)點(diǎn)308-A充電。這導(dǎo)致了一組子陣列字線SWL-00至SWL-03的選擇。
為選擇四個(gè)選擇的子陣列字線SWL-00至SWL-03之一，RX00信號(hào)被驅(qū)動(dòng)為高，而RX01至RX03信號(hào)為低。結(jié)果，子陣列字線SWL-00被驅(qū)動(dòng)為選擇電平(在圖3和圖4的特例中為高)。這樣可選擇子陣列板302-A中的一行存儲(chǔ)單元。
在時(shí)刻t1,BX0信號(hào)返回GND電平。動(dòng)態(tài)鎖存器310-A/驅(qū)動(dòng)器304-00內(nèi)的選擇器件Q300被關(guān)閉，將存儲(chǔ)節(jié)點(diǎn)303-A與MWL線分離。這樣激活的子陣列字線SWL-00保持被選擇。
在時(shí)刻t2，不同的存儲(chǔ)體選擇信號(hào)BX1從GND電平轉(zhuǎn)變?yōu)閂DH電平。高BX1信號(hào)值使MWL線被耦連到動(dòng)態(tài)鎖存器301-B中的存儲(chǔ)節(jié)點(diǎn)308。這樣，主字線值可施加于第一存儲(chǔ)體(如BANK0)和第二存儲(chǔ)體(如BANK1)。
施加到存儲(chǔ)節(jié)點(diǎn)308-B的高值選擇第二存儲(chǔ)體(BANK1)中的一組子陣列字線(SWL-10至SWL-13)。為激活四個(gè)被選擇的子陣列字線(SWL-10至SWL-13)之一，RX10信號(hào)被驅(qū)動(dòng)為高，而RX11至RX13信號(hào)為低。結(jié)果，子陣列字線SWL-10被驅(qū)動(dòng)為高電平。這樣，通過(guò)使用與用于選擇另一子陣列板302-A中的一行存儲(chǔ)單元相同的主字線/MWL可選擇子陣列板302-B中的一行存儲(chǔ)單元。
在時(shí)刻t3,BX1信號(hào)返回GND電平。動(dòng)態(tài)鎖存器310-B/驅(qū)動(dòng)器304-10內(nèi)的各轉(zhuǎn)換器件Q304關(guān)閉，將存儲(chǔ)的MWL值與主字線MWL分隔。這組子陣列字線(SWL-10至SWL-13)會(huì)保持被選擇。
時(shí)刻t3后，MWL信號(hào)回到低。由于BX1信號(hào)為低，通過(guò)連續(xù)施加有效的RX10信號(hào)，盡管主字線MWL為非激活態(tài)，子陣列字線SWL-10可繼續(xù)被激活。
在時(shí)刻t4，通過(guò)不同主字線(圖3中未示出)的激活，向子陣列板302-A進(jìn)行第三訪問(wèn)。BX0信號(hào)又升起來(lái)，使各種子陣列字線驅(qū)動(dòng)器內(nèi)的轉(zhuǎn)換器件耦連到子陣列板302-A(包括子陣列字線驅(qū)動(dòng)器304-00至304-03)。之后RX00信號(hào)降到GND電平，使子陣列字線SWL-00被選擇。接著驅(qū)動(dòng)其它主字線，選擇不同組的子陣列字線(圖3中未示出)。通過(guò)將RX00至RX03信號(hào)之一驅(qū)動(dòng)為高，一個(gè)子陣列字線可被激活。
這樣，多存儲(chǔ)體存儲(chǔ)器件可使用單個(gè)主字線(或單個(gè)互補(bǔ)字線對(duì))來(lái)訪問(wèn)多個(gè)存儲(chǔ)體。由于可用僅使用單個(gè)主字線的方法，可使用一個(gè)行譯碼器訪問(wèn)多個(gè)存儲(chǔ)體。
各種實(shí)施例提出了可在具有一個(gè)以上存儲(chǔ)體的半導(dǎo)體器件中使用的字線控制電路，由于提供了動(dòng)態(tài)和/或靜態(tài)鎖存器，可存儲(chǔ)主字線值。這就允許不同存儲(chǔ)體中的子陣列字線被單獨(dú)控制。這是與圖6中子陣列字線不能被單獨(dú)控制的傳統(tǒng)例子完全相反的。這樣，不能從這里給出的教導(dǎo)中受益的傳統(tǒng)方法不得不為每個(gè)不同的存儲(chǔ)體提供不同的主字線。
相反，在各種公開(kāi)的實(shí)施例中，由于可用單個(gè)主字線訪問(wèn)不同存儲(chǔ)體中的不同的子陣列字線，可用單個(gè)行譯碼器訪問(wèn)多個(gè)存儲(chǔ)體中的不同位置。在使用用于多存儲(chǔ)體的單個(gè)行譯碼器時(shí)，可為半導(dǎo)體存儲(chǔ)體器件節(jié)省面積。
注意當(dāng)在圖1a的布置中使用互補(bǔ)主字線時(shí)，可使用單個(gè)主字線。這種情況下，/MWL值可在鎖存器(如104-A1和104-B1)之前被取反。另外，該鎖存器也可為如圖1c中所示的反相鎖存器。
參考一般的RAM結(jié)構(gòu)已描述了各種實(shí)施例。公開(kāi)的實(shí)施例的字線控制電路可便利地用于動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)。DRAM的制造工序能夠形成用于鎖存器結(jié)構(gòu)中的可靠的電容器。而且，由于DRAM存儲(chǔ)單元很緊密，使用單個(gè)主字線的在間距方面的優(yōu)點(diǎn)極為有利。
同步DRAM也能從實(shí)施例的教導(dǎo)中受益。在許多SDRAM中使用的“流水式”訪問(wèn)可引導(dǎo)到所述結(jié)構(gòu)，可實(shí)現(xiàn)不同存儲(chǔ)體的相對(duì)快的連續(xù)存取。
然而，通過(guò)在一般的DRAM中和特殊的SDRAMs中使用本發(fā)明，可實(shí)現(xiàn)一定的優(yōu)點(diǎn)，本發(fā)明不局限于這種特殊的應(yīng)用中。具有耦連到“子陣列字線”的“主字線”的其它器件也能從這里指出的教導(dǎo)中受益。僅作為幾個(gè)例子，靜態(tài)RAM(SDRAM)，或非易失性存儲(chǔ)器件，如只讀存儲(chǔ)器(ROM)，包括電可編程ROM(EPROM)，電可擦可編程ROM(EEPROM和“閃速”EEPROM)，和鐵電RAM(FRAM)都能夠從本發(fā)明的教導(dǎo)中受益。
本發(fā)明也不應(yīng)構(gòu)造為僅限制于存儲(chǔ)器件。其它的具有由層狀導(dǎo)線訪問(wèn)的緊湊、重復(fù)性邏輯單元結(jié)構(gòu)的集成電路可采用所描述的鎖存方法。例如，可編程電路，如可編程邏輯器件(PLD)和可編程邏輯陣列(PLA)通常包括可由多于一級(jí)的導(dǎo)線訪問(wèn)的多個(gè)柵極，因此可從這里指出的教導(dǎo)中受益。
應(yīng)該理解的是，雖然這里詳細(xì)描述了提出的各種特殊實(shí)施例，在不脫離本發(fā)明精神和范疇的情況下本發(fā)明可進(jìn)行各種改變、替換。本發(fā)明僅受所附權(quán)利要求書(shū)的限定。
權(quán)利要求
1．字線控制電路，包括第一存儲(chǔ)體和第二存儲(chǔ)體內(nèi)的多個(gè)單位單元；耦連到第一存儲(chǔ)體的單位單元上的至少一個(gè)第一子位線；耦連到第二存儲(chǔ)體的單位單元上的至少一個(gè)第二子位線；至少一個(gè)提供主字線值的主字線；和至少一個(gè)第一鎖存器，它能夠鎖存主字線值并選擇至少一個(gè)第一子字線。
2．如權(quán)利要求1所述的字線控制電路，還包括與每個(gè)存儲(chǔ)體相關(guān)的存儲(chǔ)體選擇信號(hào)；和第一子字線可通過(guò)相關(guān)的存儲(chǔ)體選擇信號(hào)的激活和主字線的激活而被選擇。
3．如權(quán)利要求1所述的字線控制電路，還包括一組第一子字線；一組子字線驅(qū)動(dòng)器，用于選擇所述子字線組的第一子字線；和至少一個(gè)第一鎖存器，提供公共耦連到子字線驅(qū)動(dòng)器組的輸出。
4．如權(quán)利要求1所述的字線控制電路，其特征在于至少一個(gè)第一鎖存器包括電荷存儲(chǔ)器件和耦連到第一鎖存器輸出的開(kāi)關(guān)器件。
5．如權(quán)利要求4所述的字線控制電路，其特征在于所述電荷存儲(chǔ)器件是電容器。
6．如權(quán)利要求4所述的字線控制電路，其特征在于所述開(kāi)關(guān)器件是絕緣柵場(chǎng)效應(yīng)晶體管。
7．如權(quán)利要求1所述的字線控制電路，其特征在于至少一個(gè)第一鎖存器包括開(kāi)關(guān)器件和耦連到第一鎖存器輸出的交叉連接的反相器。
8．如權(quán)利要求1所述的字線控制電路，其特征在于至少一個(gè)第二鎖存器，能夠鎖存主字線值并選擇至少一個(gè)第二子字線。
9．字線控制系統(tǒng)，包括主字線；耦連到第一存儲(chǔ)體的第一子陣列字線；耦連到第二存儲(chǔ)體的第二子陣列字線；用于激活所述第一子陣列字線的第一存儲(chǔ)體子字線驅(qū)動(dòng)器，所述第一存儲(chǔ)體子字線驅(qū)動(dòng)器包括第一存儲(chǔ)體絕緣柵驅(qū)動(dòng)器晶體管，和使用第一子字線驅(qū)動(dòng)器的柵極電容作為存儲(chǔ)器件的第一存儲(chǔ)體動(dòng)態(tài)鎖存器；和通過(guò)激活與第一存儲(chǔ)體相應(yīng)的存儲(chǔ)體選擇信號(hào)而被鎖存于第一存儲(chǔ)體動(dòng)態(tài)鎖存器中的主字線值。
10．如權(quán)利要求9所述的字線控制電路，其特征在于所述第一子字線可通過(guò)激活相應(yīng)于第一存儲(chǔ)體的存儲(chǔ)體選擇信號(hào)并激活主字線而被選擇。
11．如權(quán)利要求9所述的字線控制電路，其特征在于所述第一子字線驅(qū)動(dòng)器還包括轉(zhuǎn)換器件，當(dāng)相應(yīng)于第一存儲(chǔ)體的存儲(chǔ)體選擇信號(hào)被激活時(shí)，該轉(zhuǎn)換器件在主字線和驅(qū)動(dòng)器晶體管的柵極之間提供低阻抗通路。
12．如權(quán)利要求9所述的字線控制電路，其特征在于包括可接收驅(qū)動(dòng)電勢(shì)的多個(gè)驅(qū)動(dòng)器線路；一組第一子陣列字線，該組的每個(gè)第一子陣列字線至少與一個(gè)驅(qū)動(dòng)線路相應(yīng)；和該組第一子陣列字線可通過(guò)激活與第一存儲(chǔ)體相應(yīng)的存儲(chǔ)體選擇信號(hào)和激活主字線而被選擇，通過(guò)相應(yīng)的接收驅(qū)動(dòng)電勢(shì)的驅(qū)動(dòng)器線路，可從選擇的組的子陣列字線中選擇一個(gè)子陣列字線。
13．如權(quán)利要求12所述的字線控制電路，其特征在于該組第一子陣列字線中的每個(gè)子陣列字線由相應(yīng)的子字線驅(qū)動(dòng)器驅(qū)動(dòng)；和每個(gè)子字線驅(qū)動(dòng)器的驅(qū)動(dòng)晶體管的源極一漏極通路連接到至少一個(gè)驅(qū)動(dòng)器線路上。
14．如權(quán)利要求9所述的字線控制電路，進(jìn)一步包括用于激活第二子陣列字線的第二子字線驅(qū)動(dòng)器，所述第二子字線驅(qū)動(dòng)器包括第二存儲(chǔ)體絕緣柵驅(qū)動(dòng)器晶體管，和使用第二存儲(chǔ)體絕緣柵驅(qū)動(dòng)器晶體管的柵極電容作為存儲(chǔ)器件的第二存儲(chǔ)體動(dòng)態(tài)鎖存器；和通過(guò)激活與第二存儲(chǔ)體相應(yīng)的存儲(chǔ)體選擇信號(hào)鎖存在第二存儲(chǔ)體動(dòng)態(tài)鎖存器中的主字線值。
15．半導(dǎo)體器件，包括邏輯排列在至少第一存儲(chǔ)體和第二存儲(chǔ)體中的多個(gè)單元；包括相應(yīng)于第一存儲(chǔ)體的第一存儲(chǔ)體選擇信號(hào)和響應(yīng)于第二存儲(chǔ)體的第二存儲(chǔ)體選擇信號(hào)在內(nèi)的多個(gè)存儲(chǔ)體選擇信號(hào)；連接到被選擇的第一存儲(chǔ)體的單位單元上的第一存儲(chǔ)體導(dǎo)線；連接到被選擇的第二存儲(chǔ)體的單位單元上的第二存儲(chǔ)體導(dǎo)線；至少一個(gè)多存儲(chǔ)體導(dǎo)線；置于所述多存儲(chǔ)體導(dǎo)線和所述第一存儲(chǔ)體導(dǎo)線之間的第一鎖存器，該第一鎖存器在第一存儲(chǔ)體選擇信號(hào)為有效時(shí)鎖存多存儲(chǔ)體導(dǎo)線值；和置于多存儲(chǔ)體導(dǎo)線和所述第二存儲(chǔ)體導(dǎo)線之間的第二鎖存器，該第二鎖存器在所述第二存儲(chǔ)體選擇信號(hào)為有效時(shí)鎖存多存儲(chǔ)體導(dǎo)線值。
16．如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于所述第一鎖存器是動(dòng)態(tài)鎖存器。
17．如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于所述第一鎖存器是靜態(tài)鎖存器。
18．如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于所述第一存儲(chǔ)體導(dǎo)線由相應(yīng)的第一存儲(chǔ)體絕緣柵場(chǎng)效應(yīng)晶體管驅(qū)動(dòng)為有效電平，所述第一存儲(chǔ)體驅(qū)動(dòng)器絕緣柵場(chǎng)效應(yīng)晶體管在各自的柵極接收鎖存的所述多存儲(chǔ)體導(dǎo)線值；和第二存儲(chǔ)體導(dǎo)線由相應(yīng)的第二存儲(chǔ)體絕緣柵場(chǎng)效應(yīng)晶體管驅(qū)動(dòng)為有效電平，所述第二存儲(chǔ)體驅(qū)動(dòng)器絕緣柵場(chǎng)效應(yīng)晶體管在各自的柵極接收鎖存的多存儲(chǔ)體導(dǎo)線值。
19．如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于所述單位單元是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元。
20．如權(quán)利要求19所述的半導(dǎo)體器件，其特征在于所述半導(dǎo)體器件是同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器件；所述第一存儲(chǔ)體導(dǎo)線是第一子陣列字線；所述第二存儲(chǔ)體導(dǎo)線是第二子陣列字線；至少一個(gè)多存儲(chǔ)體導(dǎo)線是主字線。
全文摘要
字線控制電路(100)包括連接到存儲(chǔ)單元的一個(gè)存儲(chǔ)體(BANK0)的子陣列字線(SWL－00至SWL－03)和連接到存儲(chǔ)單元的另一個(gè)存儲(chǔ)體(BANK1)的另一子陣列字線(SWL－10至SWL－13)。提供了互補(bǔ)主字線(MWL和/MWL),當(dāng)激活時(shí)可選擇兩個(gè)存儲(chǔ)體中的子陣列字線組。提供鎖存器電路(104－A0至104－B1)以鎖存主字線值。這樣的安排允許鎖存第一存儲(chǔ)體(BANK0)的互補(bǔ)主字線值,從而在第一存儲(chǔ)體(BANK0)中選擇一組子陣列字線(SWL－00至SWL－03)。
文檔編號(hào)G11C8/00GK1233837SQ99106079
公開(kāi)日1999年11月3日 申請(qǐng)日期1999年4月30日 優(yōu)先權(quán)日1998年4月30日
發(fā)明者石川透 申請(qǐng)人:日本電氣株式會(huì)社