專利名稱：有控制字線激活/非激活定時(shí)電路的同步型半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通過響應(yīng)外部時(shí)鐘信號進(jìn)行動作的同步型半導(dǎo)體存儲器，特別涉及用于實(shí)現(xiàn)高速性能測試的結(jié)構(gòu)。
以高速存取為目的開發(fā)的同步型半導(dǎo)體存儲器，把數(shù)據(jù)的讀出或?qū)懭胨匦璧膭幼?指令)與來自外部的所有穩(wěn)定周期中施加的時(shí)鐘(外部時(shí)鐘信號)同步地進(jìn)行。
其中，用圖31說明以往的同步型半導(dǎo)體存儲器。
圖31所示的以往的同步型半導(dǎo)體存儲器9000包括控制信號緩沖器1；內(nèi)部時(shí)鐘產(chǎn)生電路2；地址緩沖器3；模式調(diào)節(jié)設(shè)定電路4；預(yù)充電信號產(chǎn)生電路12；動作信號產(chǎn)生電路13和多個(gè)存儲體(bank)(圖31中有B0、B1、B2和B3)。
存儲體B0、B1、B2和B3包括各自的行控制電路、字激勵(lì)器7、存儲單元陣列9、讀出放大器和IO柵極。在圖31中，用一個(gè)方框8表示讀出放大器和IO柵極。各個(gè)存儲體能夠獨(dú)立地進(jìn)行字線的激活、數(shù)據(jù)讀出、數(shù)據(jù)寫入和字線的非激活。
存儲單元陣列9包括以行列狀配置的多個(gè)存儲單元M，存儲單元M分別與行方向?qū)?yīng)設(shè)置的字線WL和與列方向?qū)?yīng)設(shè)置的位線對BL、/BL的交點(diǎn)連接。內(nèi)部時(shí)鐘產(chǎn)生電路2取入外部時(shí)鐘信號CLK，輸出控制內(nèi)部動作的內(nèi)部時(shí)鐘信號CLK0。
控制信號緩沖器1配有初級輸入16和緩沖器17。初級輸入16接收外部控制信號(外部行地址選通脈沖信號/RAS外部列地址選通脈沖信號/CAS、外部允許寫入信號/WE、外部芯片選擇信號/CS等)。緩沖器17取入輸入裝置16的輸出，輸出與內(nèi)部時(shí)鐘信號CLK0同步對應(yīng)的內(nèi)部控制信號(RAS、CAS、WE、CS等)。
地址緩沖器3取入從外部接收的地址信號A，輸出內(nèi)部地址信號。地址信號A按分時(shí)方式多路施加行地址信號X和列地址信號Y。并且，地址緩沖器3配有圖中未示的存儲體地址解碼器，通過解碼地址信號A，輸出指定對應(yīng)的存儲體的存儲體解碼信號BK(或其反向的ZBK)。
動作信號產(chǎn)生電路13響應(yīng)從外部輸入的動作指令，輸出控制指定的存儲體的行控制電路6的動作開始信號ZACT(圖31中為ZACT(0)、ZACT(1)、ZACT(2)、ZACT(3))。
預(yù)充電信號產(chǎn)生電路12響應(yīng)從外部輸入的預(yù)充電指令，輸出控制指定的存儲體的行控制電路6的預(yù)充電開始信號ZPRE(圖31中為ZPRE(0)、ZPRE(1)、ZPRE(2)、ZPRE(3))。
各個(gè)行控制電路6如果接收對應(yīng)的動作開始信號ZACT，那么分別按非激活狀態(tài)輸出用于預(yù)充電對應(yīng)位線的預(yù)充電信號，或按激活狀態(tài)輸出使字激勵(lì)器7激活的字激勵(lì)器激活信號，并且按激活狀態(tài)輸出使讀出放大器激活的讀出放大器激活信號。
其結(jié)果，從預(yù)充電狀態(tài)打開構(gòu)成存儲單元陣列9的位線BL、/BL，字線WL升為H電平。而且，存儲單元M中存儲的數(shù)據(jù)由讀出放大器放大。
此外，各個(gè)行控制電路6如果接收對應(yīng)的預(yù)充電開始信號ZPRE，那么分別按非激活狀態(tài)輸出字激勵(lì)器激活信號，按非激活狀態(tài)輸出讀出放大器激活信號，并且按激活狀態(tài)輸出位線預(yù)充電信號。其結(jié)果，在存儲單元陣列9中包含的字線WL的電位下降至L電平，讀出放大器變?yōu)榉羌せ顮顟B(tài)，位線對BL和/BL預(yù)充電到預(yù)充電電位Vb1。
如果從外部輸入讀出指令，那么用讀出放大器鎖存的數(shù)據(jù)被傳輸?shù)絀O柵極，并且放大后由數(shù)據(jù)輸入輸出端子輸出。
并且，如果從外部輸入寫入指令，那么從數(shù)據(jù)輸入輸出端子輸入的數(shù)據(jù)通過IO柵極和讀出放大器，寫入對應(yīng)的存儲單元M。
再有，模式調(diào)節(jié)設(shè)定電路4是通過響應(yīng)外部信號檢測是否設(shè)定特定模式的電路，通過響應(yīng)從控制信號緩沖器1和地址緩沖器3接收的信號(比如，模式寄存器設(shè)定指令+H電平的地址信號ADD7)，輸出測試模式信號。此外，還有通過直接控制外部測試模式PAD，設(shè)定測試模式信號的方法。
下面，用圖32A～圖32F的定時(shí)圖說明以往的同步型半導(dǎo)體存儲器9000動作的一例。
圖32中，A表示外部時(shí)鐘信號CLK；B表示外部控制信號/CS；C表示外部控制信號/RAS；D表示外部控制信號/CAS；E表示外部控制信號/WE；F表示地址信號A。其中，芯片選擇信號/CS是用于在選擇多個(gè)芯片內(nèi)使工作的芯片的控制信號，在以下的指令輸入時(shí)，變?yōu)長電平的激活狀態(tài)。
首先，說明由激活指令使字線激活的動作。這種情況下，輸入動作指令A(yù)CT(把外部控制信號/CS、/RAS設(shè)定成L電平，把外部控制信號/CAS和/WE設(shè)定為H電平)。
在時(shí)刻t1，當(dāng)外部時(shí)鐘信號CLK上升時(shí)，取入這些外部控制信號和行地址信號X。而且，根據(jù)從動作信號產(chǎn)生電路13輸出的動作開始信號ZACT，激活對應(yīng)的存儲體的字線，讀出讀出放大器中存儲單元M的數(shù)據(jù)。
下面，說明讀出指令動作。這種情況下，輸入讀出指令READ(把外部控制信號/CS、/CAS設(shè)定成L電平，把外部控制信號/RAS和/WE設(shè)定為H電平)。
在下一個(gè)外部時(shí)鐘信號CLK上升時(shí)(時(shí)刻t2)，取入這些外部控制信號和列地址信號Y。其結(jié)果，在讀出放大器中讀出的數(shù)據(jù)通過I/O線取入圖中未示的輸出緩沖器，向外部輸出。
下面，說明由預(yù)充電指令使字線非激活的動作。這種情況下，輸入預(yù)充電指令PRE(把外部控制信號/CS、/RAS、/WE設(shè)定成L電平，把外部控制信號/CAS設(shè)定為H電平)。
在時(shí)刻t3，在外部時(shí)鐘信號CLK上升時(shí)刻，取入這些外部控制信號和存儲體地址信號BK。而且，根據(jù)從預(yù)充電信號產(chǎn)生電路12輸出的預(yù)充電開始信號ZPRE，使對應(yīng)的字線非激活。
并且，在下一個(gè)外部時(shí)鐘信號CLK上升時(shí)刻(時(shí)刻t4)，如果輸入動作指令A(yù)CT，那么使對應(yīng)的字線激活，讀出讀出放大器中存儲單元M的數(shù)據(jù)。
而且，把該讀出放大器的激活時(shí)刻t1和讀出時(shí)刻t2的間隔作為已知存儲單元性能的參數(shù)(以下，把該間隔稱為tRCD期間)。例如，在容量非常小的存儲單元中，由于用讀出放大器讀出的時(shí)間與通常的存儲單元M的情況相比必須變長，所以通過使tRCD期間變化，使在早期發(fā)現(xiàn)存儲單元的不良變?yōu)榭赡堋?br> 此外，使字線非激活的時(shí)刻t3與再次激活的時(shí)刻t4的間隔在已知使位線均衡定時(shí)的實(shí)際能力方面變?yōu)橹匾亩〞r(shí)(以下，把該間隔稱為tRP期間)。例如，在下降字線后未充分均衡的位線內(nèi)，如果開始下一個(gè)字線的激活，那么因位線中殘留的前數(shù)據(jù)就可能破壞按新的激活字線讀出的存儲器信息。通常tRCD期間和tRP期間必須確保20ns。
而且，在測試這樣構(gòu)成的同步型半導(dǎo)體存儲器性能的情況下，由測試器提供外部時(shí)鐘信號和指令。例如，在要按照最嚴(yán)格的條件測試臨界性能的情況下，如圖32所示，在連續(xù)的外部時(shí)鐘信號(測試器供給的時(shí)鐘信號)的邊緣輸入指令。由此，實(shí)現(xiàn)最短的tRCD期間和tRP期間，通過測定該狀態(tài)下的工作特性，使臨界性能的測試變?yōu)榭赡堋?br> 因此，對以往的同步型半導(dǎo)體存儲器9000的指令的輸入定時(shí)一般由從測試器供給的時(shí)鐘信號頻率決定。但是，在使用只能供給低速時(shí)鐘信號的測試器的情況下，tRCD期間和tRP期間依賴于(上限200ns左右)測試器的臨界性能(200ns左右)，特別是存在使測定高速動作器件的臨界性能變得困難的問題。
因此，本發(fā)明的目的在于提供在即使使用只能供給低速時(shí)鐘信號的測試器的情況下，通過從外部任意控制字線的激活和非激活，也能夠進(jìn)行性能測試的同步型半導(dǎo)體存儲器。
此外，本發(fā)明的目的在于提供在使用只能供給低速時(shí)鐘信號的測試器的情況下，能夠進(jìn)行高速性能測試的同步型半導(dǎo)體存儲器。
根據(jù)本發(fā)明的同步型半導(dǎo)體存儲器，配有多個(gè)存儲體，分別包括有按行列配置的多個(gè)存儲單元的存儲單元陣列和與存儲單元陣列的行對應(yīng)設(shè)置的多條字線；內(nèi)部時(shí)鐘信號產(chǎn)生電路，輸出與外部時(shí)鐘信號同步的內(nèi)部時(shí)鐘信號；測試模式檢測電路，通過響應(yīng)從外部輸入的測定模式指定信號，檢測指定特定的測試模式，輸出作為檢測結(jié)果的測試模式信號；和激活控制電路，檢測使與內(nèi)部時(shí)鐘信號同步輸入的字線激活的激活指令，輸出使字線激活的激活開始信號；激活控制電路通過響應(yīng)測試模式信號，通過所述激活指令的輸入定時(shí)進(jìn)行延遲，把激活開始信號輸出給對應(yīng)的存儲體。
因此，本發(fā)明的主要優(yōu)點(diǎn)在于，通過配置能夠延遲激活定時(shí)的電路，使字線不依賴于外部時(shí)鐘信號，就能夠任意地變化字線的激活定時(shí)。
由此，即使在對于進(jìn)行高速動作的芯片只能使用低速時(shí)鐘信號的測試器的情況下，也能夠進(jìn)行芯片的性能測試。
本發(fā)明的同步型半導(dǎo)體存儲器配有鎖存激活指令信息的裝置；和在測試模式中根據(jù)外部信號控制把鎖存的激活指令信息輸出給存儲體的定時(shí)的裝置。
本發(fā)明的同步型半導(dǎo)體存儲器配有輸出激活指令信息的裝置；和在測試模式中延遲該輸出的激活指令信息的裝置。
在測試模式中，本發(fā)明的同步型半導(dǎo)體存儲器把外部信號本身作為激活指令信息。其結(jié)果，在測試模式中，根據(jù)外部控制，能夠直接調(diào)整字線的激活定時(shí)，在常規(guī)模式中，能夠按通常的定時(shí)進(jìn)行動作。
由于在內(nèi)部時(shí)鐘信號下降時(shí)開始激活指令信息的延遲，所以本發(fā)明的同步型半導(dǎo)體存儲器能夠減少延遲級數(shù)。
根據(jù)本發(fā)明的其他局面的同步型半導(dǎo)體存儲器配有多個(gè)存儲體，分別包括按行列配置的多個(gè)存儲單元的存儲單元陣列和與存儲單元陣列的行對應(yīng)設(shè)置的多條字線；內(nèi)部時(shí)鐘信號產(chǎn)生電路，輸出與外部時(shí)鐘信號同步的內(nèi)部時(shí)鐘信號；測試模式檢測電路，通過響應(yīng)從外部輸入的測定模式指定信號，檢測指定特定測試模式，輸出作為檢測結(jié)果的測試模式信號；和非激活控制電路，通過與內(nèi)部時(shí)鐘信號同步，檢測非激活輸入的所述字線的非激活指令，輸出使所述字線非激活的非激活開始信號；非激活控制電路響應(yīng)測試模式信號，通過對非激活指令的輸入定時(shí)進(jìn)行延遲，向?qū)?yīng)的存儲體輸出非激活開始信號。
因此，本發(fā)明的主要優(yōu)點(diǎn)在于，通過配置能夠延遲非激活定時(shí)的電路，使字線不依賴于外部時(shí)鐘信號，就能夠任意地變化字線的非激活定時(shí)。
由此，即使在對于進(jìn)行高速動作的芯片使用只能供給低速時(shí)鐘信號的測試器的情況下，也能夠進(jìn)行芯片的性能測試。
本發(fā)明的同步型半導(dǎo)體存儲器配有鎖存非激活指令信息的裝置；和在測試模式中根據(jù)外部信號控制把鎖存的非激活指令信息輸出給存儲體的定時(shí)的裝置。
本發(fā)明的同步型半導(dǎo)體存儲器配有輸出非激活指令信息的裝置；和在測試模式中延遲該輸出的非激活指令信息的裝置。
在測試模式中，本發(fā)明的同步型半導(dǎo)體存儲器把外部信號本身作為非激活指令信息。其結(jié)果，在測試模式中，根據(jù)外部控制，能夠直接調(diào)整字線的非激活定時(shí)，在常規(guī)模式中，能夠按通常的定時(shí)進(jìn)行動作。
由于在內(nèi)部時(shí)鐘信號下降時(shí)開始非激活指令信息的延遲，所以本發(fā)明的同步型半導(dǎo)體存儲器能夠減少延遲級數(shù)。
本發(fā)明的其他局面的同步型半導(dǎo)體存儲器，配有多個(gè)存儲體，分別包括按行列配置的多個(gè)存儲單元的存儲單元陣列和與存儲單元陣列的行對應(yīng)設(shè)置的多條字線；內(nèi)部時(shí)鐘信號產(chǎn)生電路，輸出與外部時(shí)鐘信號同步的內(nèi)部時(shí)鐘信號；測試模式檢測電路，通過響應(yīng)從外部輸入的測定模式指定信號，檢測指定特定測試模式，輸出作為檢測結(jié)果的測試模式信號；激活控制電路，檢測使與內(nèi)部時(shí)鐘信號同步輸入的字線激活的激活指令，輸出使字線激活的激活開始信號；和非激活控制電路，檢測使與內(nèi)部時(shí)鐘信號同步輸入的字線非激活的非激活指令，輸出使所述字線非激活的非激活開始信號；激活控制電路響應(yīng)測試模式信號，通過所述激活指令的輸入定時(shí)進(jìn)行延遲，把激活開始信號輸出給對應(yīng)的存儲體；非激活控制電路響應(yīng)測試模式信號，通過對非激活指令的輸入定時(shí)進(jìn)行延遲，向?qū)?yīng)的存儲體輸出非激活開始信號。
因此，本發(fā)明的主要優(yōu)點(diǎn)在于，通過配置能夠延遲將字線激活/非激活的定時(shí)的電路，不依賴于外部時(shí)鐘信號，就能夠任意地變化字線的激活/非激活定時(shí)。
由此，即使在對于進(jìn)行高速動作的芯片使用只能供給低速時(shí)鐘信號的測試器的情況下，也能夠進(jìn)行芯片的性能測試。
本發(fā)明的同步型半導(dǎo)體存儲器鎖存激活指令信息、非激活信息，在測試模式中通過響應(yīng)外部信號，能夠控制輸出激活指令信息、非激活指令信息的定時(shí)。
本發(fā)明的同步型半導(dǎo)體存儲器配有在測試模式中延遲激活指令信息、非激活指令信息并輸出的裝置。
在測試模式中，本發(fā)明的同步型半導(dǎo)體存儲器把外部信號本身作為激活指令信息、非激活指令信息。其結(jié)果，在測試模式中，根據(jù)來自外部的控制，能夠直接調(diào)整字線的激活、非激活定時(shí)，在常規(guī)模式中，能夠按通常的定時(shí)進(jìn)行動作。
由于在內(nèi)部時(shí)鐘信號下降時(shí)刻開始激活指令信息、非激活指令信息的延遲，所以本發(fā)明的同步型半導(dǎo)體存儲器能夠減少延遲級數(shù)。


圖1是表示本發(fā)明實(shí)施例1的同步型半導(dǎo)體存儲器1000整體結(jié)構(gòu)一例的示意方框圖。
圖2是表示本發(fā)明實(shí)施例1中動作信號產(chǎn)生電路100的具體結(jié)構(gòu)一例的電路圖。
圖3A～圖3F是說明圖2所示的動作信號產(chǎn)生電路100.1動作的定時(shí)圖。
圖4是表示本發(fā)明實(shí)施例1的動作信號產(chǎn)生電路100的其他具體結(jié)構(gòu)一例的電路圖。
圖5A～圖35D是說明圖4所示的動作信號產(chǎn)生電路100.2動作的定時(shí)圖。
圖6A～圖6E是用以說明本發(fā)明實(shí)施例1中用外部控制信號DQA控制外部允許動作信號ACTEN電平的情況的動作的定時(shí)圖。
圖7是表示本發(fā)明實(shí)施例1的動作信號產(chǎn)生電路100的其他具體結(jié)構(gòu)一例的電路圖。
圖8是表示本發(fā)明實(shí)施例2的同步型半導(dǎo)體存儲器2000整體結(jié)構(gòu)一例的示意方框圖。
圖9是表示本發(fā)明實(shí)施例2的預(yù)充電信號產(chǎn)生電路110具體結(jié)構(gòu)一例的電路圖。
圖10A～圖10E是說明圖9所示的預(yù)充電信號產(chǎn)生電路110.1動作的定時(shí)圖。
圖11是表示本發(fā)明實(shí)施例2的預(yù)充電信號產(chǎn)生電路110其他具體結(jié)構(gòu)一例的電路圖。
圖12是表示本發(fā)明實(shí)施例3的同步型半導(dǎo)體存儲器3000整體結(jié)構(gòu)一例的示意方框圖。
圖13A～圖13E是說明本發(fā)明實(shí)施例3的同步型半導(dǎo)體存儲器3000動作的定時(shí)圖。
圖14是表示本發(fā)明實(shí)施例4的同步型半導(dǎo)體存儲器4000整體結(jié)構(gòu)一例的示意方框圖。
圖15是表示本發(fā)明實(shí)施例4的動作信號產(chǎn)生電路120的具體結(jié)構(gòu)一例的電路圖。
圖16A～圖16C是說明圖15所示的動作信號產(chǎn)生電路120.1動作的定時(shí)圖。
圖17是表示本發(fā)明實(shí)施例4的動作信號產(chǎn)生電路120的其他結(jié)構(gòu)一例的電路圖。
圖18A～圖18D是說明圖17所示的動作信號產(chǎn)生電路120.2的動作的定時(shí)圖。
圖19是表示本發(fā)明實(shí)施例5的同步型半導(dǎo)體存儲器5000整體結(jié)構(gòu)一例的示意方框圖。
圖20是表示本發(fā)明實(shí)施例5的預(yù)充電信號產(chǎn)生電路130具體結(jié)構(gòu)一例的電路圖。
圖21A～圖21C是說明圖20所示的預(yù)充電信號產(chǎn)生電路130.1動作的定時(shí)圖。
圖22是表示本發(fā)明實(shí)施例5的預(yù)充電信號產(chǎn)生電路130的其他結(jié)構(gòu)一例的電路圖。
圖23A～圖23D是說明圖22所示的預(yù)充電信號產(chǎn)生電路130.2動作的定時(shí)圖。
圖24是表示本發(fā)明實(shí)施例6的同步型半導(dǎo)體存儲器6000整體結(jié)構(gòu)一例的示意方框圖。
圖25是表示本發(fā)明實(shí)施例7的同步型半導(dǎo)體存儲器7000整體結(jié)構(gòu)一例的示意方框圖。
圖26是表示本發(fā)明實(shí)施例7的內(nèi)部時(shí)鐘產(chǎn)生電路150的具體結(jié)構(gòu)一例的電路圖。
圖27A～圖27D是說明本發(fā)明實(shí)施例7的內(nèi)部時(shí)鐘產(chǎn)生電路150動作的定時(shí)圖。
圖28是表示本發(fā)明實(shí)施例8的同步型半導(dǎo)體存儲器8000整體結(jié)構(gòu)一例的示意方框圖。
圖29是表示本發(fā)明實(shí)施例8的動作信號產(chǎn)生電路160的具體結(jié)構(gòu)一例的電路圖。
圖30A～圖30D是說明本發(fā)明實(shí)施例8的動作信號產(chǎn)生電路160動作的定時(shí)圖。
圖31是表示以往的同步型半導(dǎo)體存儲器9000的主要結(jié)構(gòu)的示意方框圖。
圖32A～圖32F是說明圖31所示的以往的同步型半導(dǎo)體存儲器9000的動作一例的定時(shí)圖。本發(fā)明實(shí)施例1的同步型半導(dǎo)體存儲器，在測試模式中能夠任意控制存儲體的激活定時(shí)。
用圖1說明本發(fā)明實(shí)施例1的同步型半導(dǎo)體存儲器1000的整體結(jié)構(gòu)。與以往的同步型半導(dǎo)體存儲器9000相同的部分被標(biāo)以相同的標(biāo)號，并省略其說明。
圖1所示的同步型半導(dǎo)體存儲器1000與以往的同步型半導(dǎo)體存儲器9000的不同點(diǎn)在于，配有能夠延遲并輸出動作開始信號ZACT的動作信號產(chǎn)生電路100代替動作信號產(chǎn)生電路13。
根據(jù)從外部輸入的動作指令A(yù)CT，動作信號產(chǎn)生電路100鎖存激活指令信息。而且，在測試模式中，根據(jù)特定的外部信號，調(diào)整向存儲體傳輸被鎖存的激活指令信息的定時(shí)。此外，在測試模式以外的情況下(正常模式)，與以往一樣，響應(yīng)動作指令A(yù)CT，向存儲體傳輸激活指令信息。
其結(jié)果，在測試模式中，同步型半導(dǎo)體存儲器1000能夠以比以往的同步型半導(dǎo)體存儲器9000中的激活定時(shí)慢的定時(shí)使存儲體激活。
再有，在本發(fā)明實(shí)施例1中，模式調(diào)節(jié)設(shè)定電路4輸出測試模式信號ZMS1作為檢測特定測試模式的結(jié)果。
下面，用圖2說明本發(fā)明實(shí)施例1的動作信號產(chǎn)生電路100的具體結(jié)構(gòu)的一例。
圖2所示的動作信號產(chǎn)生電路(以下稱為動作信號產(chǎn)生電路100.1)配有NAND電路22、動作指令鎖存電路24.0、24.1、24.2、24.3、動作指令鎖存電路26和動作指令控制電路28.1。
NAND電路22對應(yīng)從圖1所示的緩沖器17輸出的內(nèi)部控制信號，檢測從外部輸入的動作指令A(yù)CT。而且，輸出作為檢測結(jié)果的動作指令信號ZACTF。動作指令鎖存電路24.0、24.1、24.2、24.3分別與存儲體B0、B1、B2、B3對應(yīng)設(shè)置(以下總稱為動作指令鎖存電路24)。動作指令鎖存電路24保持對對應(yīng)存儲體的激活指令信息。
動作指令輸出電路26響應(yīng)后述的動作啟動信號ACTEN，根據(jù)保持的激活指令信息輸出動作開始信號ZACT。動作指令控制電路28.1響應(yīng)測試模式信號ZMS1和特定的外部信號(具體地說，是外部控制信號/RAS)，輸出把動作指令輸出電路26的輸出動作作為啟動狀態(tài)的動作啟動信號ACTEN。
下面，說明NAND電路22。NAND電路22接收輸入的內(nèi)部控制信號CS、RAS、ZCAS和ZWE。其中，內(nèi)部控制信號CS是對應(yīng)外部控制信號/CS的反相內(nèi)部信號，內(nèi)部控制信號RAS是對應(yīng)外部控制信號/RAS的反相內(nèi)部信號。內(nèi)部控制信號ZCAS是與外部控制信號/CAS對應(yīng)的同相內(nèi)部信號，內(nèi)部控制信號ZWE是對應(yīng)外部控制信號/WE的同相內(nèi)部信號。
如果輸入動作指令A(yù)CT(內(nèi)部控制信號CS、RAS、ZCAS和ZWE都為H電平)，那么由NAND電路22輸出處于L電平的激活狀態(tài)的動作指令信號ZACTF。在此(動作指令A(yù)CT)以外的情況下，由NAND電路22輸出處于H電平的非激活狀態(tài)的動作指令信號ZACTF。
下面，以與存儲體B0對應(yīng)的動作指令鎖存電路24.0作為代表例，說明動作指令鎖存電路24的結(jié)構(gòu)。動作指令鎖存電路24.0配有邏輯門32和33及NAND電路34。
邏輯門32的第一輸入節(jié)點(diǎn)從NAND電路22接收動作指令信號ZACT。此外，邏輯門32的第二輸入節(jié)點(diǎn)從圖1所示的地址緩沖器3接收對應(yīng)的存儲體解碼信號ZBK(0)。邏輯門33的第一輸入節(jié)點(diǎn)接收邏輯門32的輸出信號。此外，邏輯門33的第二輸入節(jié)點(diǎn)接收NAND電路34的輸出信號。NAND電路34的第一節(jié)點(diǎn)接收邏輯門33的輸出信號。NAND電路34的第二輸入節(jié)點(diǎn)接收與圖1所示的預(yù)充電信號產(chǎn)生電路12對應(yīng)的預(yù)充電開始信號ZPRE(0)。
動作指令鎖存電路24.1、24.2、24.3的各自結(jié)構(gòu)與動作指令鎖存電路24.0相同。把動作指令鎖存電路24的各自邏輯門33的輸出信號記為ACTF(0)、ACTF(1)、ACTF(2)ACTF(3)(總稱為ACTF)。
下面，以動作指令鎖存電路24.0為代表例，簡單說明動作指令鎖存電路24的動作。在指定存儲體B0并輸入動作指令A(yù)CT的情況下，動作指令信號ZACTF變?yōu)長電平的激活狀態(tài)，存儲體解碼信號ZBK(0)變?yōu)長電平的非激活狀態(tài)。由此，與存儲體B0對應(yīng)的信號ACFT(0)變?yōu)镠電平的激活狀態(tài)。此后，不管動作指令信號ZACTF和存儲體解碼信號ZBK(0)的電位電平如何，信號ACTF(0)都保持H電平的狀態(tài)。
在指定存儲體B0以外的存儲體并輸入動作指令A(yù)CTF的情況下(動作指令信號ZACTF為L電平，存儲體解碼信號ZBK(0)為H電平)，與存儲體B0對應(yīng)的信號ACTF(0)保持以前的狀態(tài)。在動作指令A(yù)CT以外的情況下，信號ACTF(0)保持以前的狀態(tài)。
再有，預(yù)充電開始信號ZPRE為了復(fù)位使用被鎖存的激活指令信息。具體地說，在例如與存儲體B0對應(yīng)的預(yù)充電開始信號ZPRE(0)變?yōu)長電平的激活狀態(tài)的情況下，信號ACTF(0)變?yōu)長電平的非激活狀態(tài)(復(fù)位狀態(tài))。
下面，說明動作指令輸出電路26的結(jié)構(gòu)。動作指令輸出電路26配有NAND電路42.0、42.1、42.2和42.3(以下，總稱為NAND電路)。把各自的NAND電路42的每一個(gè)分別與存儲體B0、…B3對應(yīng)設(shè)置。
NAND電路42的各自第一輸入節(jié)點(diǎn)接收由對應(yīng)的動作指令鎖存電路24保持的信號ACTF。此外，NAND電路42的各個(gè)第二輸入節(jié)點(diǎn)接收動作指令控制電路28輸出的動作啟動信號ACTEN。而且，由各個(gè)NAND電路42輸出開始對應(yīng)的存儲體激活的開始信號ZACT。
下面，簡單地說明動作指令輸出電路26的動作。在動作啟動信號ACTEN為L電平的非激活狀態(tài)的情況(測試模式)下，動作開始信號ZACT完全變?yōu)镠電平的非激活狀態(tài)。在動作啟動信號ACTEN為H電平的激活狀態(tài)的情況下(正常模式、測試模式)，按照鎖存的激活指令信息，輸出H電平或L電平的動作開始信號ZACT。
下面，說明動作指令控制電路28.1。動作指令控制電路28.1配有邏輯門35和36、NOR電路37、NAND電路38和反相電路39。
邏輯門35的第一輸入節(jié)點(diǎn)接收動作指令信號ZACTF。此外，邏輯門35的第二輸入節(jié)點(diǎn)接收來自圖1所示的測試模式設(shè)定電路4的測試模式信號ZMS1。邏輯門36的第一輸入節(jié)點(diǎn)接收邏輯門35的輸出信號。此外，邏輯門36的第二輸入節(jié)點(diǎn)接收NAND電路38的輸出信號。NOR電路37的第一輸入節(jié)點(diǎn)接收測試模式信號ZMS1。此外，NOR電路37的第二輸入節(jié)點(diǎn)接收信號ZBRAS。其中，信號ZBRAS是與外部控制信號/RAS對應(yīng)的同相內(nèi)部信號，從圖1所示的初級16輸入輸出。
NAND電路38的第一輸入節(jié)點(diǎn)接收邏輯門36的輸出信號S1。此外，NAND電路38的第二輸入節(jié)點(diǎn)接收NOR37的輸出信號。邏輯門35和36、NOR電路37及NAND電路38構(gòu)成鎖存電路40。在測試模式(測試模式信號ZMS1為L電平的激活狀態(tài))中，如果信號ZBRAS為L電平，那么鎖存電路40根據(jù)信號ZACTF通過設(shè)定內(nèi)部狀態(tài)輸出H電平的信號S1，如果信號ZBRAS變?yōu)镠電平，就輸出L電平的信號S1。在正常模式中，信號S1為L電平。
反相電路39的輸入節(jié)點(diǎn)與邏輯門36的輸出節(jié)點(diǎn)連接。反相電路39反相信號S1，輸出動作啟動信號ACTEN。因此，動作啟動信號ACTEN在正常模式中固定在H電平，在測試模式中對應(yīng)信號ZBRAS變化。
下面，用作為定時(shí)圖的圖3A～圖3F說明測試模式中動作信號產(chǎn)生電路100.1的動作。
圖3(A)表示動作指令信號ZACTF；圖3(B)表示存儲體解碼信號ZBK(0)；圖3(C)表示信號ACTF(0)；圖3(D)表示動作開始信號ZACT(0)；圖3(E)表示信號ZBRAS；圖3(F)表示動作啟動信號ACTEN。其中，在測試模式中，把與存儲體B0對應(yīng)的動作指令A(yù)CT作為來自外部的輸入指令。
如圖3A～圖3F所示，在時(shí)刻t0輸入動作指令A(yù)CT時(shí)，那么在與此對應(yīng)的時(shí)刻t1，動作指令信號ZACTF就變?yōu)長電平狀態(tài)。存儲體B0接收指定的狀態(tài)(存儲體解碼信號ZBK(0)為L電平的激活狀態(tài))，信號ACTF(0)變?yōu)镠電平的激活狀態(tài)。再有，信號ZBRAS處在L電平狀態(tài)。
并且，在動作指令信號ZACTF變?yōu)長電平狀態(tài)時(shí)，動作啟動信號ACTEN變?yōu)長電平的非激活狀態(tài)。因此，被鎖存的激活指令信息不傳輸給各存儲體。
接著，利用來自外部的控制(外部控制信號/RAS從L電平升至H電平)，把信號ZBRAS設(shè)定為H電平。接收該信號，在時(shí)刻t2時(shí)，動作啟動信號ACTEN變?yōu)镠電平的激活狀態(tài)。
其結(jié)果，動作指令輸出電路26變?yōu)閱訝顟B(tài)，對應(yīng)于指定的存儲體B0，輸出處于L電平的激活狀態(tài)的存儲體開始信號ZACT(0)。接收該信號(遲于實(shí)際的動作指令A(yù)CT的輸入時(shí)刻)，開始存儲體B0的字線激活。
在接著的外部時(shí)鐘信號的輸入定時(shí)中輸入讀出或?qū)懭胫噶?READ/WRITE)的情況下(時(shí)刻t3)，時(shí)刻t2與時(shí)刻t3的間隔變?yōu)閠RCD期間。
也就是說，同步型半導(dǎo)體存儲器1000，通過配置動作信號產(chǎn)生電路100.1，由于能夠調(diào)整向存儲體的激活指令信息的傳輸，所以實(shí)際上從輸入動作指令A(yù)CT時(shí)刻充分延遲存儲體的激活定時(shí)變?yōu)榭赡堋?br> 在正常模式的情況下，由于動作啟動信號ACTEN為H電平的激活狀態(tài)，所以根據(jù)從外部輸入的動作指令A(yù)CT的輸入定時(shí)，對于各個(gè)存儲體，輸出對應(yīng)的存儲體開始信號ZACT。
再有，在圖2中，按照外部控制信號/RAS的電平，調(diào)整向?qū)?yīng)的行控制電路傳輸存儲體開始信號ZACT，但并不限于此，也可以按照外部控制信號/CAS、CKE、DQA等來調(diào)整。
下面，用圖4說明本發(fā)明實(shí)施例1的動作信號產(chǎn)生電路100的其他具體結(jié)構(gòu)的一例。
對于與圖2所示的動作信號產(chǎn)生電路100.1相同的結(jié)構(gòu)要素，附以相同的符號，并省略其說明。
圖4所示的動作信號產(chǎn)生電路(以下稱為動作信號產(chǎn)生電路100.2)配有代替動作指令控制信號28.1的動作指令控制電路28.2。
動作指令控制電路28.2配有邏輯門45和46、NOR電路47、NAND電路48及反相電路44和49。邏輯門45和46、NOR電路47、NAND電路48及反相電路44和49構(gòu)成鎖存電路50。此外，邏輯門45的第一輸入節(jié)點(diǎn)接收動作指令信號ZACTF。此外，邏輯門45的第二輸入節(jié)點(diǎn)接收測試模式信號ZMS1。邏輯門46的第一輸入節(jié)點(diǎn)接收邏輯門45的輸出信號。此外，邏輯門46的第二輸入節(jié)點(diǎn)接收NAND電路48的輸出信號。
反相電路44的輸入節(jié)點(diǎn)從圖1所示的初級輸入16接收信號ZBCAS，反相該信號后輸出。其中，信號ZBCAS是與外部控制信號/CAS對應(yīng)的同相內(nèi)部信號。
NOR電路47的第一輸入節(jié)點(diǎn)接收測試模式信號ZMS1。此外，NOR電路47的第二輸入節(jié)點(diǎn)接收反相電路44的輸出信號。NAND電路48的第一輸入節(jié)點(diǎn)接收邏輯門46的輸出信號。此外，NAND電路48的第二輸入節(jié)點(diǎn)接收NOR電路47的輸出信號。反相電路49使邏輯門46的輸出信號反相，輸出動作啟動信號ACTEN。
通過在測試模式(測試模式信號ZMS1為L電平的激活狀態(tài))中變化外部控制信號/CAS，動作信號產(chǎn)生電路100.2調(diào)整向存儲體傳輸激活指令信息的定時(shí)。再有，在正常模式中，與以往一樣，通過響應(yīng)動作指令A(yù)CT決定激活定時(shí)。
下面，用圖5A～圖5D所示的定時(shí)圖說明測試模式中動作信號產(chǎn)生電路100.2的動作。
圖5(A)表示外部控制信號/RAS；圖5(B)表示外部控制信號/CAS；圖5(C)表示動作啟動信號ACTEN；圖5(D)表示信號ZBCAS。其中，與存儲體B0對應(yīng)的動作指令A(yù)CT是從外部輸入的指令。
如圖5A～圖5D所示，在輸入動作指令A(yù)CT時(shí)(時(shí)刻t0)，由于外部控制信號/CAS為H電平，所以在與此對應(yīng)的時(shí)刻t1，動作啟動信號ACTEN變?yōu)長電平的非激活狀態(tài)。因此，被鎖存的激活指令信息未傳輸給各存儲體。
接著，利用來自外部的控制(把外部控制信號/CAS設(shè)定為從H電平至L電平)，把信號ZBCAS設(shè)定為L電平。由此，在時(shí)刻t2時(shí)，動作啟動信號ACTEN變?yōu)镠電平的激活狀態(tài)。
其結(jié)果，動作指令輸出電路26變?yōu)閱訝顟B(tài)，對應(yīng)于指定的存儲體B0，輸出處于L電平的激活狀態(tài)的存儲體開始信號ZACT(0)。接收該信號(遲于實(shí)際的動作指令A(yù)CT的輸入時(shí)刻)，開始存儲體B0的激活。
在接著的外部時(shí)鐘信號的輸入定時(shí)中輸入讀出或?qū)懭胫噶?READ/WRITE)的情況下(時(shí)刻t3)，時(shí)刻t2與時(shí)刻t3的間隔變?yōu)閠RCD期間。
也就是說，同步型半導(dǎo)體存儲器1000，通過配置動作信號產(chǎn)生電路100.2，由于能夠調(diào)整向存儲體的激活指令信息的傳輸，所以實(shí)際上使從輸入動作指令A(yù)CT時(shí)刻充分延遲存儲體的激活定時(shí)變?yōu)榭赡堋?br> 另一方面，在正常模式情況下，由于動作啟動信號ACTEN為H電平的激活狀態(tài)，所以根據(jù)從外部輸入的動作指令A(yù)CT的輸入定時(shí)，對于各個(gè)存儲體，輸出對應(yīng)的存儲體開始信號ZACT。
再有，通過代替動作指令控制電路28.2中的反相電路44和邏輯門，由信號ZBCAS產(chǎn)生單觸發(fā)脈沖，也可以構(gòu)成用于復(fù)位的鎖存電路50。
再有，還能夠用停止數(shù)據(jù)輸出的控制信號(讀出屏蔽信號)的某些外部控制信號DQA控制動作啟動信號ACTEN的電平。
圖6A～圖6E是用于說明本發(fā)明實(shí)施例1中由外部控制信號DQM控制動作啟動信號ACTEN電平時(shí)的動作的定時(shí)圖。圖6(A)表示外部控制信號/RAS；圖6(B)表示外部控制信號/CAS；圖6(C)表示外部控制信號DQM；圖6(D)表示信號BDQM；圖6(E)表示動作啟動信號ACTEN。信號BDQM是與外部控制信號DQM對應(yīng)的同相內(nèi)部信號，從圖1的初級輸入16輸出。其中，測試模式信號ZMS1處于L電平的激活狀態(tài)(測試模式)。
通過響應(yīng)外部控制信號DQM升高到H電平(向信號BDQM的H電平的升高)，構(gòu)成動作啟動信號ACTEN以使之從L電平升高到H電平。
其結(jié)果，如圖6A～圖6E所示，在輸入動作指令A(yù)CT時(shí)(時(shí)刻t0)，由于外部控制信號DQM為L電平(信號BDQM的L電平)，所以動作啟動信號ACTEN變?yōu)長電平的非激活狀態(tài)(時(shí)刻t1)。因此，未將該時(shí)刻的被鎖存的激活指令信息傳輸給各存儲體。
接著，利用來自外部的控制(把外部控制信號DQM升至H電平)，把信號BDQM設(shè)定為H電平。由此，在時(shí)刻t2，使動作啟動信號ACTEN變?yōu)镠電平的激活狀態(tài)。其結(jié)果，從動作指令A(yù)CT的輸入時(shí)刻延遲后開始存儲體B0的激活。
在接著的外部時(shí)鐘信號的輸入定時(shí)中輸入讀出或?qū)懭胫噶?READ/WRITE)的情況下(時(shí)刻t3)，時(shí)刻t2與時(shí)刻t3的間隔變?yōu)閠RCD期間。
再有，這種情況下，在內(nèi)部把與外部控制信號DQM對應(yīng)的內(nèi)部控制信號固定在L電平，可不需要讀出(寫入)屏蔽。
下面，用圖7說明本發(fā)明實(shí)施例1的動作信號產(chǎn)生電路100的其他具體結(jié)構(gòu)的一例。
對與圖2所示的動作信號產(chǎn)生電路100.1相同的結(jié)構(gòu)要素附以相同的符號并省略其說明。
圖7所示的動作信號產(chǎn)生電路(以下稱為動作信號產(chǎn)生電路100.3)配有控制單元52.0、52.1、52.2、52.3。把控制單元52.0、52.1、52.2、52.3分別與存儲體B0、…、B3對應(yīng)設(shè)置(以下總稱為控制單元52)。
各個(gè)控制單元52配有構(gòu)成對應(yīng)的動作指令鎖存電路24和對應(yīng)的動作指令輸出電路26的NAND電路42及動作指令控制電路228。
動作指令控制電路228配有邏輯門245和246、NOR電路247、NAND電路248及反相電路249。
動作指令控制電路228與圖2所示的動作指令控制電路28.1的結(jié)構(gòu)相同，但與圖2所示的邏輯門35不同，邏輯門245接收第一輸入節(jié)點(diǎn)上的動作指令信號ZACTF，與第二輸入節(jié)點(diǎn)對應(yīng)的存儲體解碼信號ZBK，以及第三輸入節(jié)點(diǎn)上的測試模式信號ZMS1。由此，動作指令控制電路228分別響應(yīng)對應(yīng)的存儲體解碼信號，根據(jù)外部信號控制動作啟動信號ACTEN的電位電平。
也就是說，動作信號產(chǎn)生電路100.3配有對應(yīng)于各個(gè)存儲體的鎖存激活指令的電路(動作指令鎖存電路24)，同時(shí)還配有控制激活指令信息傳送的控制電路(動作指令控制電路228)。通過這樣的結(jié)構(gòu)，在某些存儲體處于激活狀態(tài)下，能夠獨(dú)立地控制不同存儲體的tRCD期間。
如上所述，本發(fā)明實(shí)施例1的同步型半導(dǎo)體存儲器，實(shí)際上使從輸入動作指令A(yù)CT時(shí)刻延遲后再激活存儲體變?yōu)榭赡埽浣Y(jié)果，tRCD期間比以往的tRCD期間變短。因此，對于進(jìn)行高速動作的存儲器，也能夠使用僅提供低速時(shí)鐘信號的測試器進(jìn)行測試。本發(fā)明實(shí)施例2的同步型半導(dǎo)體存儲器，在測試模式中能夠任意控制存儲體的非激活定時(shí)。
用圖8說明本發(fā)明實(shí)施例2的同步型半導(dǎo)體存儲器2000。
對于與以往的同步型半導(dǎo)體存儲器9000相同的結(jié)構(gòu)要素附以相同的符號，并省略其說明。
圖8所示的同步型半導(dǎo)體存儲器2000與以往的同步型半導(dǎo)體存儲器9000的不同點(diǎn)在于，配有代替預(yù)充電信號產(chǎn)生電路12，能夠延遲輸出預(yù)充電信號的預(yù)充電信號產(chǎn)生電路110。
在測試模式中，預(yù)充電信號產(chǎn)生電路110根據(jù)特定的外部信號調(diào)整向存儲體傳送預(yù)充電指令信息的定時(shí)。此外，在測試模式以外的情況下(正常模式)，與以往同樣，響應(yīng)預(yù)充電指令，把預(yù)充電指令信息傳送為存儲體。
其結(jié)果，在同步型半導(dǎo)體存儲器2000中，在測試模式中，能夠用比以往的同步型半導(dǎo)體存儲器9000的非激活定時(shí)延遲的定時(shí)，使存儲體非激活。
再有，在本發(fā)明實(shí)施例2中，模式調(diào)節(jié)設(shè)定電路4輸出作為檢測特定模式結(jié)果的測試模式信號ZMS2。
下面，用圖9說明本發(fā)明實(shí)施例2的預(yù)充電信號產(chǎn)生電路110的具體結(jié)構(gòu)的一例。
圖9所示的預(yù)充電信號產(chǎn)生電路(以下稱為預(yù)充電信號產(chǎn)生電路110.1)配有NAND電路54、反相電路56、預(yù)充電指令輸出電路60和預(yù)充電指令控制電路62。
NAND電路54和反相電路56依據(jù)從圖8所示的緩沖器17輸出的內(nèi)部控制信號檢測由外部輸入預(yù)充電指令。而且，輸出作為檢測結(jié)果的預(yù)充電指令信號PRECF。預(yù)充電指令輸出電路60，按照后述的預(yù)充電啟動信號ZPEN，根據(jù)對應(yīng)各自存儲體的預(yù)充電信息，輸出對應(yīng)的預(yù)充電開始信號ZPRE。
預(yù)充電指令控制電路62響應(yīng)測試模式信號ZMS2和特定的外部信號(具體地說，是外部控制信號/WE)，輸出使預(yù)充電指令輸出電路60處于啟動狀態(tài)的預(yù)充電啟動信號ZPEN。
下面，說明NAND電路54和反相電路56。
NAND電路54在輸入中接收內(nèi)部控制信號CS、RAS、ZCAS。其中，內(nèi)部控制信號WE是與外部控制信號/WE對應(yīng)的反相內(nèi)部信號。
如果輸入預(yù)充電指令PRE(內(nèi)部控制信號CS、RAS、ZCAS和WE都為H電平)，那么由NAND電路54輸出L電平的信號，由此，從反相電路56H輸出處于H電平的激活狀態(tài)的預(yù)充電指令信號PRECF。
在其以外的情況下(預(yù)充電指令PRE)，由NAND電路54輸出H電平的信號，由此，從反相電路56輸出處于L電平的非激活狀態(tài)的預(yù)充電指令信號PRECF。
下面，說明預(yù)充電指令輸出電路60。
預(yù)充電指令輸出電路60配有NAND電路74.0、74.1、74.2和74.3(以下，總稱為NAND電路74)。NAND電路74分別與存儲體B0、…、B3對應(yīng)設(shè)置。
NAND電路74的各個(gè)第一輸入節(jié)點(diǎn)接收預(yù)充電指令信號PRECF。此外，第二節(jié)點(diǎn)接收對應(yīng)的存儲體解碼信號BK。并且，第三輸入節(jié)點(diǎn)接收測試模式信號ZMS2。
在測試模式(測試模式信號ZMS2為L電平的激活狀態(tài))中，所有NAND電路74的輸出變?yōu)镠電平。
在正常模式(測試模式信號ZMS2為H電平的非激活狀態(tài))情況下，從與指定的存儲體對應(yīng)的NAND電路74輸出L電平的信號，從其他的NAND電路74輸出H電平的信號。
預(yù)充電指令輸出電路60還配有邏輯門75.0、75.1、75.2和75.3及反相電路76.0、76.1、76.2和76.3(以下，總稱為邏輯門75、反相電路76)。邏輯門75和反相電路76分別與存儲體B0、…、B3對應(yīng)設(shè)置。
邏輯門75的各個(gè)第一輸入節(jié)點(diǎn)接收對應(yīng)NAND電路74的輸出信號。此外，各個(gè)第二輸入節(jié)點(diǎn)接收后述的預(yù)充電指令控制電路62輸出的預(yù)充電啟動信號ZPEN。各個(gè)反相電路76接收對應(yīng)的邏輯門75的輸出信號，輸出對應(yīng)的預(yù)充電開始信號ZPRE。
下面，簡單地說明預(yù)充電指令輸出電路60的動作。
在預(yù)充電啟動信號ZPEN為H電平的非激活狀態(tài)的情況(正常模式、測試模式)下，各個(gè)反相電路76的輸出按照對應(yīng)的NAND電路74的輸出信號變化。在測試模式中，由于對應(yīng)的NAND電路74的輸出信號為H電平，所以由對應(yīng)的反相電路76輸出H電平的非激活狀態(tài)的預(yù)充電開始信號ZPRE。
在預(yù)充電啟動信號ZPEN為L電平的激活狀態(tài)的情況下(測試模式)，各個(gè)邏輯門75的輸出信號變?yōu)镠電平，由各個(gè)反相電路76輸出的預(yù)充電開始信號ZPRE都變?yōu)長電平的激活狀態(tài)。
下面，說明預(yù)充電指令控制電路62。
預(yù)充電指令控制電路62配有邏輯門65和66、NOR電路67、NAND電路68、反相電路64和69及單觸發(fā)脈沖產(chǎn)生電路72。
反相電路64接收預(yù)充電指令信號PRECF。邏輯門65的第一輸入節(jié)點(diǎn)接收反相電路64的輸出信號。此外，邏輯門65的第二輸入節(jié)點(diǎn)接收測試模式信號ZMS2。邏輯門66的第一輸入節(jié)點(diǎn)接收邏輯門65的輸出信號。此外，邏輯門66的第二輸入節(jié)點(diǎn)接收NAND電路68的輸出信號。NOR電路67的第一輸入節(jié)點(diǎn)接收測試模式信號ZMS2。此外，NOR電路67的第二輸入節(jié)點(diǎn)從圖8所示的初級輸入16接收信號ZBWE。其中，信號ZBWE是與外部控制信號/WE對應(yīng)的同相內(nèi)部信號。
NAND電路68的第一輸入節(jié)點(diǎn)接收邏輯門66的輸出信號S2。此外，NAND電路68的第二輸入節(jié)點(diǎn)接收NOR電路67的輸出信號。
邏輯門65和66、NOR電路67、NADN電路68及反相電路64構(gòu)成鎖存電路70。在測試模式中，如果信號ZBWE為L電平，鎖存電路70就輸出與信號PRECF對應(yīng)的H電平的信號S2；如果信號ZBWE變?yōu)镠電平，鎖存電路70就輸出L電平的信號S2。在正常模式中，把信號S2固定為H電平。
單觸發(fā)脈沖產(chǎn)生電路72接收邏輯門66的輸出信號S2。單觸發(fā)脈沖產(chǎn)生電路72響應(yīng)信號S2的下降，輸出H電平的單觸發(fā)脈沖。反相電路69使從單觸發(fā)脈沖產(chǎn)生電路72輸出的脈沖反相，輸出L電平的預(yù)充電啟動信號ZPEN。
下面，用作為定時(shí)圖的圖10A～圖10E說明測試模式中預(yù)充電信號產(chǎn)生電路110.1動作。
圖10(A)表示預(yù)充電指令信號PRECF；圖10(B)表示信號S2；圖10(C)表示預(yù)充電啟動信號ZPEN；圖10(D)表示信號ZBWE；圖10(E)表示預(yù)充電開始信號ZPRE。再有，測試模式信號ZMS2處于L電平的激活狀態(tài)(測試模式)。
如圖10A～圖10E所示，在輸入預(yù)充電指令PRE時(shí)刻(時(shí)刻t0)，由于信號ZBWE為L電平，所以在與此對應(yīng)的時(shí)刻t1信號S2升至H電平。由于預(yù)充電啟動信號ZPEN保持H電平，所以不向各存儲體傳送預(yù)充電指令。
在時(shí)刻t2，通過來自外部的控制(把外部控制信號/WE升至H電平)，把信號ZBWE設(shè)定為H電平。接收該信號后，信號S2變?yōu)長電平的狀態(tài)。并且，對應(yīng)于信號S2的下降，從單觸發(fā)脈沖產(chǎn)生電路72產(chǎn)生L電平的脈沖。
結(jié)果，在時(shí)刻t3，預(yù)充電啟動信號ZPEN變?yōu)長電平的激活狀態(tài)。其結(jié)果，使所有的預(yù)充電開始信號ZPRE變?yōu)長電平的激活狀態(tài)。
接收該信號(比實(shí)際的預(yù)充電指令PRE的輸入時(shí)刻延遲)后，開始各個(gè)存儲體的非激活。
此外，通過在預(yù)充電啟動信號ZPEN之后變?yōu)镠電平的非激活狀態(tài)，預(yù)充電開始信號ZPRE變?yōu)镠電平的非激活狀態(tài)。接收該信號后，所有預(yù)充電開始信號ZPRE變?yōu)镠電平的非激活狀態(tài)。
在接著的外部時(shí)鐘信號CLK的輸入定時(shí)中輸入動作指令A(yù)CT的情況下(時(shí)刻t4)，時(shí)刻t3與時(shí)刻t4的間隔變?yōu)閠RP期間。
也就是說，同步型半導(dǎo)體存儲器2000由于通過配置預(yù)充電信號產(chǎn)生電路110.1，能夠調(diào)整對存儲體的預(yù)充電指令信息的傳送，所以使從輸入預(yù)充電指令PRE時(shí)刻充分延遲存儲體的非激活定時(shí)成為可能。
在正常模式的情況下，根據(jù)從外部輸入的預(yù)充電指令PRE的輸入定時(shí)，輸出預(yù)充電開始信號ZPRE。
再有，在圖9中，使用外部控制信號/WE，調(diào)整向預(yù)充電開始信號對應(yīng)的行控制電路的傳送，但是并不限于此，也可以使用外部控制信號/CAS、CKE、DQM等信號達(dá)到同樣的目的。
下面，用圖11說明本發(fā)明實(shí)施例2的預(yù)充電信號產(chǎn)生電路100的其他具體結(jié)構(gòu)的一例。
對于與圖9所示的預(yù)充電信號產(chǎn)生電路110.1相同的結(jié)構(gòu)要素附以相同的符號，并省略其說明。
圖11所示的預(yù)充電信號產(chǎn)生電路(以下稱為預(yù)充電信號產(chǎn)生電路110.2)配有NAND電路54；反相電路56及控制單元78.0、78.1、78.2和78.3。把控制單元78.0、78.1、78.2和78.3分別與B0、…、B3對應(yīng)設(shè)置(以下總稱為控制單元78)。
各個(gè)控制單元78配有對應(yīng)的NAND電路74、對應(yīng)的邏輯門75和對應(yīng)的反相電路76、及預(yù)充電指令控制電路262。
預(yù)充電指令控制電路262配有邏輯門345和346、NOR電路347、NAND電路348及單觸發(fā)脈沖產(chǎn)生電路349。
預(yù)充電指令控制電路262與圖9所示的預(yù)充電指令控制電路62的結(jié)構(gòu)相同，但與圖9所示的邏輯門65不同，邏輯門345接收使與第一輸入節(jié)點(diǎn)對應(yīng)的存儲體解碼信號BK反相的信號(ZBK)，第二輸入節(jié)點(diǎn)上預(yù)充電指令信號PRECF的反相信號，以及第三輸入節(jié)點(diǎn)上的測試模式信號ZMS2。由此，預(yù)充電指令控制電路262分別響應(yīng)對應(yīng)的存儲體解碼信號，根據(jù)外部信號控制預(yù)充電啟動信號ZPREN的電位電平。
也就是說，對應(yīng)于各個(gè)存儲體，預(yù)充電信號產(chǎn)生電路110.2通過配有調(diào)整預(yù)充電指令傳送的電路，在某些特定的存儲體處于激活狀態(tài)下，使獨(dú)立地控制不同存儲體的tRP期間變?yōu)榭赡堋?br> 如上所述，在本發(fā)明實(shí)施例2的同步型半導(dǎo)體存儲器中，實(shí)際上從輸入予充電指令PRE時(shí)刻延遲使存儲體非激活變?yōu)榭赡?，其結(jié)果，tRP期間比以往的tRP期間變短。因此，對于進(jìn)行高速動作的存儲器，也能夠使用僅提供低速時(shí)鐘信號的測試器進(jìn)行測試。本發(fā)明實(shí)施例3的同步型半導(dǎo)體存儲器，在測試模式中能夠任意控制存儲體的激活、非激活的定時(shí)。
用圖12說明本發(fā)明實(shí)施例3的同步型半導(dǎo)體存儲器3000。
對于與以往的同步型半導(dǎo)體存儲器9000相同的結(jié)構(gòu)要素附以相同的符號，并省略其說明。
圖12所示的同步型半導(dǎo)體存儲器3000與以往的同步型半導(dǎo)體存儲器9000的不同點(diǎn)在于，配有預(yù)充電信號產(chǎn)生電路110代替預(yù)充電信號產(chǎn)生電路12，和配有動作信號產(chǎn)生電路100代替動作信號產(chǎn)生電路13。
在同步型半導(dǎo)體存儲器3000中，動作信號產(chǎn)生電路100，如在實(shí)施例1中說明的，使調(diào)整向?qū)?yīng)的存儲體的激活指令信息的傳送變?yōu)榭赡堋４送?，預(yù)充電信號產(chǎn)生電路110，如在實(shí)施例2中說明的，使調(diào)整向存儲體的預(yù)充電指令信息的傳送變?yōu)榭赡堋?br> 下面，用作為定時(shí)圖的圖13A～圖13E說明測試模式中本發(fā)明實(shí)施例3的同步型半導(dǎo)體存儲器3000的動作。
圖13(A)表示外部控制信號/RAS；圖10(B)表示外部控制信號/CAS；圖10(C)表示外部控制信號/WE；圖10(D)表示動作開始信號ZACT；圖10(E)表示預(yù)充電開始信號ZPRE。再有，測試模式信號ZMS1和ZMS2同時(shí)處于L電平的激活狀態(tài)(測試模式)。
如圖13A～圖13E所示，如果在時(shí)刻t1輸入動作指令A(yù)CT，那么在以往的情況下，動作開始信號ZACT在時(shí)刻t1a變?yōu)長電平的激活狀態(tài)(虛線)。與此相反，在本發(fā)明實(shí)施例3中，通過來自外部的控制(使外部控制信號/RAS在時(shí)刻t1b從L電平升至H電平)，在時(shí)刻t1c，動作開始信號ZACT變?yōu)長電平的激活狀態(tài)(實(shí)線)。
并且，在時(shí)刻t3，如果輸入預(yù)充電指令PRE，那么在以往的情況下，預(yù)充電開始信號ZPRE在時(shí)刻t4變?yōu)長電平的激活狀態(tài)(虛線)。與此相反，在本發(fā)明實(shí)施例3中，通過來自外部的控制(使外部控制信號/WE在時(shí)刻t4b從L電平升至H電平)，在時(shí)刻t4c，預(yù)充電開始信號ZPRE變?yōu)長電平的激活狀態(tài)(實(shí)線)。再有，接收該信號后，動作開始信號ZACT升至H電平。
如上所述，本發(fā)明實(shí)施例3的同步型半導(dǎo)體存儲器3000，由于實(shí)際上從輸入動作指令A(yù)CT的時(shí)刻延遲使存儲體激活變?yōu)榭赡?，此外，由于?shí)際上從輸入預(yù)充電指令PRE的時(shí)刻延遲使存儲體非激活變?yōu)榭赡?，所以對于進(jìn)行高速動作的存儲器，也能夠使用僅提供低速時(shí)鐘信號的測試器進(jìn)行測試。本發(fā)明實(shí)施例4的同步型半導(dǎo)體存儲器，在測試模式中能夠控制存儲體的激活定時(shí)。
用圖14說明本發(fā)明實(shí)施例4的同步型半導(dǎo)體存儲器4000。
對于與以往的同步型半導(dǎo)體存儲器9000相同的結(jié)構(gòu)要素附以相同的符號，并省略其說明。
圖14所示的同步型半導(dǎo)體存儲器4000與以往的同步型半導(dǎo)體存儲器9000的不同點(diǎn)在于，配有具有延遲級的動作信號產(chǎn)生電路120代替動作信號產(chǎn)生電路13。
動作信號產(chǎn)生電路120，在測試模式中，通過延遲級輸出與從外部輸入的動作指令A(yù)CT對應(yīng)的激活指令信息。在測試模式以外的情況下(正常模式)，與以往一樣，響應(yīng)動作指令A(yù)CT，把激活指令信息傳送給存儲體。
其結(jié)果，同步型半導(dǎo)體存儲器4000，在測試模式中，通過從以往的同步型半導(dǎo)體存儲器9000中的激活定時(shí)延遲的定時(shí)，使激活存儲體變?yōu)榭赡堋?br> 再有，模式調(diào)節(jié)設(shè)定電路4，根據(jù)外部信號，檢測設(shè)定特定測試模式，輸出測試模式信號ZMS1。
下面，用圖15說明本發(fā)明實(shí)施例4的動作信號產(chǎn)生電路120的具體結(jié)構(gòu)的一例。
圖15的動作信號產(chǎn)生電路(以下稱為動作信號產(chǎn)生電路120.1)配有以往的動作信號產(chǎn)生電路13及控制單元85.0、85.1、85.2和85.3(以下，總稱為控制單元85)。把各個(gè)控制單元85與存儲體B0、…、B3對應(yīng)設(shè)置。以下，為簡單起見，把以往的動作信號產(chǎn)生電路13輸出的動作開始信號記為動作開始信號KZACT(0)、KZACT(1)、KZACT(2)和KZACT(3)。
對于控制單元85的結(jié)構(gòu)，用有代表性的控制單元85.0來說明?？刂茊卧?5.0配有反相電路80和93、NAND電路81、延遲級82及開關(guān)電路83和84。
反相電路80把輸入中接收與從動作信號產(chǎn)生電路13輸出的對應(yīng)的動作開始信號KZACT(0)并使之反相。NAND電路81的第一輸入節(jié)點(diǎn)通過反相電路93接收使測試模式信號ZMS1反相的信號，第二輸入節(jié)點(diǎn)接收反相電路80的輸出信號。
延遲級82延遲輸出NAND電路81的輸出信號。開關(guān)電路83按照測試模式信號ZMS1輸出從延遲級82輸出的信號。另一方面，開關(guān)電路84按照測試模式信號ZMS1輸出對應(yīng)的動作開始信號ZKZCT(0)。把從開關(guān)電路84或83的其中任何一個(gè)輸出的信號作為最終的動作開始信號ZACT輸出給對應(yīng)的存儲體。
具體地說，在測試模式(例如，測試模式信號ZMS1為L電平的激活狀態(tài))中，由開關(guān)電路83把延遲了的信號作為動作開始信號ZACT(0)輸出。另一方面，在正常模式(測試模式以外)的情況下，由開關(guān)電路84把動作開始信號KZACT(0)原封不動地作為動作開始信號ZACT(0)輸出。
對于開關(guān)電路83和84，例如能夠用傳輸門構(gòu)成。
下面，用作為定時(shí)圖的圖16A～圖16C說明測試模式中動作信號產(chǎn)生電路120.1的動作。
圖16(A)表示外部時(shí)鐘信號CLK；圖16(B)表示動作開始信號KZACT(0)；圖16(C)表示最終的動作開始信號ZACT(0)。再有，測試模式信號ZMS1處于L電平的激活狀態(tài)(測試模式)。
如圖16A～圖16C所示，如果在時(shí)刻t0輸入動作指令A(yù)CT，那么在時(shí)刻t1時(shí)，與指定的存儲體(存儲體B0)對應(yīng)的動作開始信號KZACT(0)從H電平變化為L電平狀態(tài)。由延遲級82延遲動作開始信號KZACT(0)。由此，在時(shí)刻t2，產(chǎn)生處于L電平激活狀態(tài)的最終的動作開始信號ZACT(0)。接收該信號后，從實(shí)際的動作指令A(yù)CT的輸入時(shí)刻延遲，開始存儲體B0的激活。
在接著的外部時(shí)鐘信號CLK的輸入定時(shí)中輸入讀出或?qū)懭胫噶?READ/WRITE)時(shí)(時(shí)刻t3)，時(shí)刻t2與時(shí)刻t3的間隔變?yōu)閠RCD期間。
再有，用圖17說明本發(fā)明實(shí)施例4的動作信號產(chǎn)生電路120的其他具體結(jié)構(gòu)的一例。
圖17所示的動作信號產(chǎn)生電路(以下稱為動作信號產(chǎn)生電路120.2)配有以往的動作信號產(chǎn)生電路13及控制單元91.0、91.1、91.2和91.3。把控制單元91.0、91.1、91.2和91.3(以下，總稱為控制單元91)與存儲體B0、…、B3對應(yīng)設(shè)置。
對于控制單元91的結(jié)構(gòu)，用有代表性的控制單元91.0來說明。控制單元91.0配有反相電路86、鎖存電路87、延遲級88及開關(guān)電路89和90。
反相電路86輸入中接收對應(yīng)的動作開始信號KZACT(0)使其反相后輸出。鎖存電路87根據(jù)測試模式信號ZMS1和內(nèi)部時(shí)鐘信號CLK0鎖存反相電路86的輸出信號。延遲級88延遲鎖存電路87的輸出信號S3并輸出。開關(guān)電路89根據(jù)測試模式信號ZMS1輸出從延遲級88輸出的信號。開關(guān)電路90根據(jù)測試模式信號ZMS1輸出動作開始信號KZACT(0)。把從開關(guān)電路89或90中任何一個(gè)輸出的信號作為最終的動作開始信號ZACT(0)輸出給對應(yīng)的存儲體B0。
具體地說，在測試模式中(例如，測試模式信號ZMS1為L電平)，由開關(guān)電路89把從延遲級88輸出的信號作為動作開始信號ZACT(0)輸出。另一方面，在正常模式(測試模式以外)的情況下，通過開關(guān)電路90，把動作開始信號KZACT(0)本身作為最終的動作開始信號ZACT(0)輸出。
下面，用作為定時(shí)圖的圖18A～圖18D說明測試模式中動作信號產(chǎn)生電路120.2動作。
圖18(A)表示外部時(shí)鐘信號CLK；圖18(B)表示動作開始信號KZACT(0)；圖18(C)表示最終的動作開始信號ZACT(0)；圖18(D)表示鎖存電路87的輸出信號S3。再有，測試模式信號ZMS1處于L電平的激活狀態(tài)(測試模式)。
如圖18A～圖18D所示，如果在時(shí)刻t0輸入動作指令A(yù)CT，那么在時(shí)刻t1時(shí)，與指定的存儲體(存儲體B0)對應(yīng)的動作開始信號KZACT(0)從H電平變化為L電平狀態(tài)。在外部時(shí)鐘信號CLK(或內(nèi)部時(shí)鐘信號CLK0)從H電平下降至L電平時(shí)(時(shí)刻t2)，鎖存電路87鎖存從反相電路86輸出的信號并輸出。并且，通過延遲級88延遲鎖存的信號。由此，實(shí)際上從輸入動作指令A(yù)CT的時(shí)刻延遲(時(shí)刻t3)，輸出L電平的最終動作開始信號ZACT(0)。
在隨后的外部時(shí)鐘信號CLK(或內(nèi)部時(shí)鐘信號CLK0)的上升定時(shí)中指定讀出或?qū)懭胫噶?READ/WRITE)時(shí)(時(shí)刻t4)，時(shí)刻t3與時(shí)刻t4的間隔變?yōu)閠RCD期間。
也就是說，同步型半導(dǎo)體存儲器4000由于通過配置動作信號產(chǎn)生電路120，能夠調(diào)整激活指令信息的傳送，所以實(shí)際上從輸入動作指令A(yù)CT的時(shí)刻，使充分延遲存儲體的激活定時(shí)變?yōu)榭赡堋?br> 并且，由于把內(nèi)部時(shí)鐘信號的下降定時(shí)作為觸發(fā)器開始延遲，所以與動作信號產(chǎn)生電路120.1相比，動作信號產(chǎn)生電路120.2能夠使必要的延遲級量較少。
如上所述，在本發(fā)明實(shí)施例4的同步型半導(dǎo)體存儲器中，實(shí)際上從輸入動作指令A(yù)CT時(shí)刻延遲，使激活存儲體變?yōu)榭赡埽浣Y(jié)果，tRCD期間比以往的tRCD期間變短。因此，即使對于進(jìn)行高速動作的存儲器，也能夠使用僅提供低速時(shí)鐘信號的測試器進(jìn)行測試。本發(fā)明實(shí)施例5的同步型半導(dǎo)體存儲器，在測試模式中能夠控制存儲體的非激活定時(shí)。
用圖19說明本發(fā)明實(shí)施例5的同步型半導(dǎo)體存儲器5000。
對于與以往的同步型半導(dǎo)體存儲器9000相同的結(jié)構(gòu)要素附以相同的符號，并省略其說明。
圖19所示的同步型半導(dǎo)體存儲器5000與以往的同步型半導(dǎo)體存儲器9000的不同點(diǎn)在于，配有具有延遲級的預(yù)充電信號產(chǎn)生電路130代替預(yù)充電信號產(chǎn)生電路12。
在測試模式中，預(yù)充電信號產(chǎn)生電路130通過延遲級輸出與從外部輸入的預(yù)充電指令PRE對應(yīng)的預(yù)充電指令信息。在測試模式以外的情況下(正常模式)，與以往一樣，響應(yīng)預(yù)充電指令PRE，把預(yù)充電指令信息傳送給存儲體。
其結(jié)果，在測試模式中，同步型半導(dǎo)體存儲器5000使以從以往的同步型半導(dǎo)體存儲器9000中的非激活定時(shí)延遲的定時(shí)，將存儲體非激活成為可能。
再有，模式調(diào)節(jié)設(shè)定電路4，根據(jù)外部信號，檢測設(shè)定特定測試模式，輸出測試模式信號ZMS2。
下面，用圖20說明本發(fā)明實(shí)施例5的預(yù)充電信號產(chǎn)生電路130的具體結(jié)構(gòu)的一例。
圖20的預(yù)充電信號產(chǎn)生電路(以下稱為預(yù)充電信號產(chǎn)生電路130.1)配有以往的預(yù)充電信號產(chǎn)生電路12及控制單元185.0、185.1、185.2和185.3(以下，總稱為控制單元185)。把各個(gè)控制單元185與存儲體B0、…、B3對應(yīng)設(shè)置。以下，為簡單起見，把以往的預(yù)充電信號產(chǎn)生電路12輸出的預(yù)充電開始信號記為預(yù)充電開始信號KZPRE(0)、KZPRE(1)、KZPRE(2)和KZPRE(3)。
對于控制單元185的結(jié)構(gòu)，用有代表性的控制單元185.0來說明?？刂茊卧?85.0配有反相電路180和94、NAND電路181、延遲級182及開關(guān)電路183和184。
反相電路180輸入中接收從預(yù)充電信號產(chǎn)生電路12輸出的對應(yīng)的動作開始信號KZPRE(0)并使之反相。NAND電路181的第一輸入節(jié)點(diǎn)通過反相電路94接收使測試模式信號ZMS2反相后的信號，第二輸入節(jié)點(diǎn)接收反相電路180的輸出信號。
延遲級182延遲NAND電路181的輸出信號并輸出。開關(guān)電路183接收從延遲級182輸出的信號。開關(guān)電路184接收對應(yīng)的預(yù)充電開始信號KZPRE(0)。在測試模式(例如，測試模式信號ZMS2為L電平的激活狀態(tài))中，由開關(guān)電路183把延遲后的信號作為預(yù)充電開始信號ZPRE(0)輸出。另一方面，在正常模式(測試模式以外)的情況下，由開關(guān)電路184把預(yù)充電開始信號KZPRE(0)照原樣作預(yù)充電開始信號ZPRE(0)輸出。
對于開關(guān)電路183和184，例如能夠用傳輸門構(gòu)成。
下面，用作為定時(shí)圖的圖21A～圖21C說明測試模式中預(yù)充電信號產(chǎn)生電路130.1的動作。
圖21(A)表示外部時(shí)鐘信號CLK；圖21(B)表示預(yù)充電開始信號KZPRE；圖21(C)表示最終的預(yù)充電開始信號ZPRE(0)。再有，測試模式信號ZMS2處于L電平的激活狀態(tài)(測試模式)。
如圖21A～圖21C所示，如果在時(shí)刻t0輸入預(yù)充電指令PRE，那么在時(shí)刻t1時(shí)，與指定的存儲體(存儲體B0)對應(yīng)的預(yù)充電開始信號KZPRE(0)從H電平變化為L電平狀態(tài)。由延遲級182延遲預(yù)充電開始信號KZPRE(0)。由此，在時(shí)刻t2，產(chǎn)生處于L電平激活狀態(tài)的最終的預(yù)充電開始信號ZPRE(0)。
接收該信號后，通過從實(shí)際的預(yù)充電指令PRE的輸入時(shí)刻延遲，開始存儲體B0的非激活。
在接著的外部時(shí)鐘信號CLK的輸入定時(shí)中輸入動作指令A(yù)CT時(shí)(時(shí)刻t3)，時(shí)刻t2與時(shí)刻t3的間隔變?yōu)閠RP期間。
再有，用圖22說明本發(fā)明實(shí)施例5的預(yù)充電信號產(chǎn)生電路130的其他具體結(jié)構(gòu)的一例。
圖22所示的預(yù)充電信號產(chǎn)生電路(以下稱為預(yù)充電信號產(chǎn)生電路130.2)配有以往的預(yù)充電信號產(chǎn)生電路12及控制單元191.0、191.1、191.2和191.3。把控制單元191.0、191.1、191.2和191.3(以下，總稱為控制單元191)分別與存儲體B0、…、B3對應(yīng)設(shè)置。
用有代表性的控制單元191.0來說明控制單元191的結(jié)構(gòu)。控制單元191.0配有反相電路186、鎖存電路187、延遲級188及開關(guān)電路189和190。
反相電路186輸入中接收對應(yīng)的預(yù)充電開始信號KZPRE(0)，并使之反相后輸出。鎖存電路187根據(jù)測試模式信號ZMS2和內(nèi)部時(shí)鐘信號CLK0鎖存反相電路186的輸出信號。
延遲級188延遲鎖存電路187的輸出信號S13并輸出。開關(guān)電路189接收從延遲級188輸出的信號。開關(guān)電路190接收預(yù)充電開始信號KZPRE(0)。在測試模式中(例如，測試模式信號ZMS1為L電平)，由開關(guān)電路189把從延遲級188輸出的信號作為預(yù)充電開始信號ZPRE(0)輸出。另一方面，在正常模式(測試模式以外)的情況下，由開關(guān)電路190把預(yù)充電開始信號KZPRE(0)本身作為最終的預(yù)充電開始信號ZPRE(0)輸出。
下面，用作為定時(shí)圖的圖23A～圖23D說明測試模式中預(yù)充電信號產(chǎn)生電路130.2的動作。
圖23(A)表示外部時(shí)鐘信號CLK；圖23(B)表示預(yù)充電開始信號KZPRE(0)；圖23(C)表示最終的預(yù)充電開始信號ZPRE(0)；圖23(D)表示鎖存電路187的輸出信號S13。再有，測試模式信號ZMS2處于L電平的激活狀態(tài)(測試模式)。
如圖23A～圖23D所示，如果在時(shí)刻t0輸入預(yù)充電指令PRE，那么在時(shí)刻t1時(shí)，對應(yīng)的預(yù)充電開始信號KZPRE(0)下降至L電平狀態(tài)。在外部時(shí)鐘信號CLK(或內(nèi)部時(shí)鐘信號CLK0)從H電平下降至L電平時(shí)(時(shí)刻t2)，鎖存電路187鎖存從反相電路186輸出的信號并輸出。并且，通過延遲級188延遲被鎖存的信號。由此，實(shí)際上從輸入預(yù)充電指令PRE的時(shí)刻延遲(時(shí)刻t3)，輸出L電平的最終預(yù)充電開始信號ZPRE(0)。
在隨后的外部時(shí)鐘信號CLK(或內(nèi)部時(shí)鐘信號CLK0)的上升定時(shí)中輸入預(yù)充電指令PRE時(shí)(時(shí)刻t4)，時(shí)刻t3與時(shí)刻t4的間隔變?yōu)閠RP期間。
也就是說，同步型半導(dǎo)體存儲器5000通過配置預(yù)充電信號產(chǎn)生電路130，能夠調(diào)整預(yù)充電指令信息的傳送，所以實(shí)際上使從輸入預(yù)充電指令PRE的時(shí)刻，充分延遲存儲體的非激活定時(shí)變?yōu)榭赡堋?br> 并且，由于把內(nèi)部時(shí)鐘信號的下降定時(shí)作為觸發(fā)器開始延遲，所以與預(yù)充電信號產(chǎn)生電路130.1相比，預(yù)充電信號產(chǎn)生電路130.2能夠使必要的延遲級量較少。
如上所述，在本發(fā)明實(shí)施例5的同步型半導(dǎo)體存儲器中，實(shí)際上使從輸入予充電指令A(yù)CT時(shí)刻延遲將存儲體非激活變?yōu)榭赡埽浣Y(jié)果，tRP期間比以往的tRP期間變短。因此，對于進(jìn)行高速動作的存儲器，也能夠使用僅提供低速時(shí)鐘信號的測試器進(jìn)行測試。本發(fā)明實(shí)施例6的同步型半導(dǎo)體存儲器，在測試模式中，能夠任意控制存儲體的激活、非激活的定時(shí)。
用圖24說明本發(fā)明實(shí)施例6的同步型半導(dǎo)體存儲器6000。
對于與以往的同步型半導(dǎo)體存儲器9000相同的結(jié)構(gòu)要素附以相同的符號，并省略其說明。
圖24所示的同步型半導(dǎo)體存儲器6000與以往的同步型半導(dǎo)體存儲器9000的不同點(diǎn)在于，配有代替預(yù)充電信號產(chǎn)生電路12的預(yù)充電信號產(chǎn)生電路130，并配有代替動作信號產(chǎn)生電路13的動作信號產(chǎn)生電路120。
在同步型半導(dǎo)體存儲器6000中，如在實(shí)施例4說明的，動作信號產(chǎn)生電路120能夠調(diào)整對應(yīng)的向存儲體的激活指令信息的傳送。此外，如在實(shí)施例5說明的，預(yù)充電信號產(chǎn)生電路130能夠調(diào)整向存儲體的預(yù)充電指令信息的傳送。
其結(jié)果，在本發(fā)明實(shí)施例6的同步型半導(dǎo)體存儲器6000中，由于實(shí)際上從輸入動作指令A(yù)CT的時(shí)刻延遲，使激活存儲體變?yōu)榭赡埽蛯?shí)際上從輸入預(yù)充電指令PRE的時(shí)刻延遲，使非激活存儲體變?yōu)榭赡埽詫τ谶M(jìn)行高速動作的存儲器，也能夠使用僅提供低速時(shí)鐘信號的測試器進(jìn)行測試。本發(fā)明實(shí)施例7的同步型半導(dǎo)體存儲器，在測試模式中，根據(jù)附加外部時(shí)鐘信號的其他外部信號，能夠產(chǎn)生高頻的內(nèi)部時(shí)鐘信號。
用圖25說明本發(fā)明實(shí)施例7的同步型半導(dǎo)體存儲器7000整體結(jié)構(gòu)的一例。
對于與以往的同步型半導(dǎo)體存儲器9000相同的結(jié)構(gòu)要素附以相同的符號，并省略其說明。
圖25所示的同步型半導(dǎo)體存儲器7000與以往的同步型半導(dǎo)體存儲器9000的不同點(diǎn)在于，配有代替內(nèi)部時(shí)鐘產(chǎn)生電路2的、輸出以往內(nèi)部時(shí)鐘信號倍增頻率的內(nèi)部時(shí)鐘信號CLKN的內(nèi)部時(shí)鐘產(chǎn)生電路150。
模式調(diào)節(jié)設(shè)定電路4響應(yīng)外部信號，檢測是否設(shè)定有特定的測試模式，輸出測試模式信號ZMS。
內(nèi)部時(shí)鐘產(chǎn)生電路150響應(yīng)測試模式信號ZMS，生成高于通常內(nèi)部時(shí)鐘信號(以下，為簡單起見記為CLK1)頻率的內(nèi)部時(shí)鐘信號CLKN并輸出。
下面，用圖26說明本發(fā)明實(shí)施例7的內(nèi)部時(shí)鐘產(chǎn)生電路150具體結(jié)構(gòu)的一例。
圖26的內(nèi)部時(shí)鐘產(chǎn)生電路150包括內(nèi)部時(shí)鐘產(chǎn)生電路2.1和2.2；測試模式時(shí)鐘產(chǎn)生電路152和開關(guān)電路154。內(nèi)部時(shí)鐘產(chǎn)生電路2.1和2.2有與以往的內(nèi)部時(shí)鐘產(chǎn)生電路2相同的結(jié)構(gòu)，對于輸入的時(shí)鐘信號輸出相位同步的時(shí)鐘信號(即相位同步和頻率同步)。
根據(jù)外部時(shí)鐘信號CLK和作為外部控制信號之一的外部時(shí)鐘啟動信號CKE，測試模式時(shí)鐘產(chǎn)生電路152與測試模式信號ZMS對應(yīng)地輸出時(shí)鐘信號CLK3。內(nèi)部時(shí)鐘產(chǎn)生電路2.1取入時(shí)鐘信號CLK，輸出內(nèi)部時(shí)鐘信號CLK1。內(nèi)部時(shí)鐘產(chǎn)生電路2.2取入時(shí)鐘信號CLK3，輸出內(nèi)部時(shí)鐘信號CLK2。
開關(guān)電路154響應(yīng)測試模式信號ZMS，把內(nèi)部時(shí)鐘信號CLK1或內(nèi)部時(shí)鐘信號CLK2中的任一個(gè)作為內(nèi)部時(shí)鐘信號CLKN輸出。同步型半導(dǎo)體存儲器7000根據(jù)該內(nèi)部時(shí)鐘信號CLKN進(jìn)行動作。
下面，說明測試模式時(shí)鐘產(chǎn)生電路152的具體結(jié)構(gòu)。測試模式時(shí)鐘產(chǎn)生電路152配有EXOR電路200、單觸發(fā)脈沖產(chǎn)生電路202和204、反相電路206及邏輯門208。
EXOR電路200獲得外部時(shí)鐘信號CLK與外部時(shí)鐘啟動信號CKE的同邏輯和。單觸發(fā)脈沖產(chǎn)生電路202在EXOR電路200的輸出信號S4的上升定時(shí)中產(chǎn)生L電平的單觸發(fā)脈沖。此外，單觸發(fā)脈沖產(chǎn)生電路204在向EXOR電路200的輸出信號S4的L電平的下降定時(shí)中產(chǎn)生H電平的單觸發(fā)脈沖。
反相電路206使單觸發(fā)脈沖產(chǎn)生電路204的輸出反相并輸出。邏輯門208在輸入中接收單觸發(fā)脈沖產(chǎn)生電路202的輸出信號和反相電路206的輸出信號，輸出時(shí)鐘信號CLK3。
下面，用作為定時(shí)圖的圖27A～圖27D說明測試模式中內(nèi)部時(shí)鐘產(chǎn)生電路150的動作。
圖27(A)表示外部時(shí)鐘信號CLK；圖27(B)表示外部時(shí)鐘啟動信號CKE；圖27(C)表示EXOR電路200的輸出信號S4；圖27(D)表示內(nèi)部時(shí)鐘信號CLKN。再有，假設(shè)處于測試模式(例如，測試模式信號ZMS處于L電平的激活狀態(tài))。
外部時(shí)鐘信號CLK在時(shí)刻ti×4(但是，i為0以上的整數(shù))從L電平升至H電平，在時(shí)刻ti×4+2從H電平下降至L電平。與此對應(yīng)，使外部時(shí)鐘啟動信號CKE在時(shí)刻ti×4+1(但是，i為0以上的整數(shù))從L電平上升至H電平，在時(shí)刻ti×2從H電平下降至L電平。
EXOR電路200找出外部時(shí)鐘信號CLK與外部時(shí)鐘啟動信號CKE的電平變化的定時(shí)差。因此人EXOR電路200輸出的信號在ti×2時(shí)刻從L電平上升到H電平，在ti×2+1時(shí)刻從H電平下降到L電平。
由此，從單觸發(fā)脈沖產(chǎn)生電路202和204分別在時(shí)刻ti×2、時(shí)刻ti×2+1產(chǎn)生脈沖，從接收該脈沖的內(nèi)部時(shí)鐘產(chǎn)生電路2.2輸出外部時(shí)鐘信號CLK的2倍頻率的內(nèi)部時(shí)鐘信號CLK2。開關(guān)電路154把內(nèi)部時(shí)鐘信號CLK2作為內(nèi)部時(shí)鐘信號CLKN輸出。再有，在這種情況下，使在內(nèi)部輸入外部時(shí)鐘啟動信號CKE的引線電壓成為固定電位。
如上所述，同步型半導(dǎo)體存儲器7000，對于外部時(shí)鐘信號CLK的電平變化的定時(shí)，通過控制外部時(shí)鐘啟動信號CKE的電平變化定時(shí)，能夠生成以往內(nèi)部時(shí)鐘信號的倍增頻率的內(nèi)部時(shí)鐘信號CLKN，其結(jié)果，能夠容易地縮短tRCD期間、tRP期間。本發(fā)明實(shí)施例8的同步型半導(dǎo)體存儲器，在測試模式中，根據(jù)外部信號，能夠更直接地調(diào)整存儲體的激活。
用圖28說明本發(fā)明實(shí)施例8的同步型半導(dǎo)體存儲器8000整體結(jié)構(gòu)的一例。
對于與以往的同步型半導(dǎo)體存儲器9000相同的結(jié)構(gòu)要素附以相同的符號，并省略其說明。
圖28所示的同步型半導(dǎo)體存儲器8000與以往的同步型半導(dǎo)體存儲器9000的不同點(diǎn)在于，配有代替動作信號產(chǎn)生電路13的動作信號產(chǎn)生電路160。
模式調(diào)節(jié)設(shè)定電路4響應(yīng)外部信號，檢測是否設(shè)定有特定的測試模式，輸出測試模式信號ZMS1。
動作信號產(chǎn)生電路160，在測試模式中，延遲與從外部輸入的動作指令A(yù)CT對應(yīng)的激活指令信息并輸出。在測試模式以外(正常模式)的情況下，與以往一樣，響應(yīng)動作指令A(yù)CT，把激活指令信息傳送給存儲體。
下面，用圖29說明本發(fā)明實(shí)施例8的動作信號產(chǎn)生電路160的具體結(jié)構(gòu)的一例。
圖29所示的動作信號產(chǎn)生電路160配有NAND電路22、動作指令電路24.0、24.1、24.2、24.3和動作指令輸出電路210.0、210.1、210.2、210.3。
用實(shí)施例1預(yù)先說明了NAND電路22和動作指令鎖存電路24。把動作指令輸出電路210.0、210.1、210.2、210.3分別與存儲體B0、B1、B2、B3對應(yīng)設(shè)置(以下，總稱為動作指令輸出電路210)。
動作指令輸出電路210響應(yīng)測試模式信號ZMS1和特定的外部信號(具體地說，為外部控制信號DQM)，輸出動作開始信號ZACT。
下面，用動作指令輸出電路210.0，說明動作指令輸出電路210的結(jié)構(gòu)。
動作指令輸出電路210.0配有NAND電路161、162和163及反相電路164、165、166和167。
反相電路166從圖28所示的初級輸入16接收信號BDQM，并使其反相后輸出。
反相電路167在輸入中接收反相電路166的輸出信號，并把其反相后輸出。NAND電路163的第一輸入節(jié)點(diǎn)，通過反相電路165接收使測試模式信號ZMS1反相后的信號，第二輸入節(jié)點(diǎn)接收反相電路167的輸出信號。
NAND電路161的第一輸入節(jié)點(diǎn)接收用對應(yīng)的動作指令鎖存電路24保持的信號ACTF(0)，第二輸入節(jié)點(diǎn)接收測試模式信號ZMS1。NAND電路162的第一輸入節(jié)點(diǎn)接收NAND電路161的輸出信號，第二輸入節(jié)點(diǎn)接收NAND電路163的輸出信號。反相電路164接收NAND電路162的輸出信號。由各個(gè)反相電路164輸出對應(yīng)的動作開始信號ZACT。
下面，用作為定時(shí)圖的圖30A～圖30D說明測試模式中動作信號產(chǎn)生電路160的動作。
圖30(A)表示外部控制信號/RAS；圖30(B)表示外部控制信號/CAS；圖30(C)表示外部控制信號DQM；圖30(D)表示動作開始信號ZACT(0)。再有，測試模式信號ZMS1處于L電平的激活狀態(tài)(測試模式)。
如圖30所示，在輸入動作指令A(yù)CT的時(shí)刻(時(shí)刻t0)，由于外部控制信號DQM為L電平，所以不輸出動作開始信號ZACT。
接著，通過來自外部的控制(把外部控制信號DQM設(shè)定為從L電平到H電平)，把信號BDQM設(shè)定為H電平。由此，在時(shí)刻t1，動作開始信號ZACT(0)變?yōu)長電平的激活狀態(tài)。
其結(jié)果，從實(shí)際的動作指令A(yù)CT的輸入時(shí)刻延遲，開始存儲體B0的激活。
在隨后的外部時(shí)鐘信號的輸入定時(shí)中輸入讀出或?qū)懭胫噶?READ/WRITE)的情況下(時(shí)刻t2)，時(shí)刻t1與時(shí)刻t2的間隔變?yōu)閠RCD期間。在這種情況下，在內(nèi)部把與外部控制信號DQM對應(yīng)的內(nèi)部控制信號固定在L電平，不需要讀出(寫入)屏蔽。
另一方面，在正常模式情況下，根據(jù)從外部輸入的動作指令A(yù)CT的輸入定時(shí)，輸出與各個(gè)存儲體對應(yīng)的存儲體開始信號ZACT。
如上所述，在本發(fā)明實(shí)施例8的同步型半導(dǎo)體存儲器中，更直接地從輸入動作指令A(yù)CT的時(shí)刻延遲，使激活存儲體變?yōu)榭赡?，其結(jié)果，使tRCD期間短于以往的tRCD期間。因此，對于進(jìn)行高速動作的存儲器，也能夠使用僅提供低速時(shí)鐘信號的測試器進(jìn)行測試。
再有，在以上說明中，說明了傳送激活指令信息的定時(shí)的調(diào)整，但也適用于傳送預(yù)充電指令信息的定時(shí)的調(diào)整。
此外，使用外部控制信號DQM，可調(diào)整向動作開始信號的對應(yīng)的行控制電路的傳送，但并不限于此，采用其他的外部信號也能夠達(dá)到同樣的目的。
本發(fā)明的同步型半導(dǎo)體存儲器將外部信號本身作為激活指令信息、非激活指令信息。其結(jié)果，在測試模式中，能通過來自外部的控制，直接調(diào)整字線的激活、非激活定時(shí)，在正常模式中能以通常的定時(shí)進(jìn)行動作。
本發(fā)明的同步型半導(dǎo)體存儲器，由于能在內(nèi)部時(shí)鐘信號的下降時(shí)刻開始激活指令信息、非激活指令信息的延遲，所以能減少延遲級數(shù)。
權(quán)利要求
1．一種同步型半導(dǎo)體存儲器，配有多個(gè)存儲體，包括有按行列配置的多個(gè)存儲單元的存儲單元陣列和分別與所述存儲單元陣列的行對應(yīng)設(shè)置的多條字線；內(nèi)部時(shí)鐘產(chǎn)生裝置，輸出與外部時(shí)鐘信號同步的內(nèi)部時(shí)鐘信號；測試模式檢測裝置，響應(yīng)從外部輸入的測試模式指定信號，檢測指定特定的測試模式，輸出作為檢測結(jié)果的測試模式信號；和激活控制裝置，檢測與所述內(nèi)部時(shí)鐘信號同步輸入的使所述字線激活的激活指令，輸出使所述字線激活的激活開始信號；所述激活控制裝置，響應(yīng)所述測試模式信號，從所述激活指令的輸入定時(shí)延遲，把所述激活開始信號輸出給對應(yīng)的所述存儲體。
2．如權(quán)利要求1所述的同步型半導(dǎo)體存儲器，其特征在于，所述激活控制裝置包括鎖存裝置，生成并鎖存與所述激活指令對應(yīng)的所述激活開始信號；控制裝置，響應(yīng)所述測試模式信號，根據(jù)從外部輸入的外部信號電平變化的定時(shí)，輸出啟動信號；和輸出裝置，響應(yīng)所述啟動信號，根據(jù)所述鎖存裝置的輸出，輸出與所述存儲體對應(yīng)的所述激活開始信號。
3．如權(quán)利要求1所述的同步型半導(dǎo)體存儲器，其特征在于，所述激活控制裝置包括第一輸出裝置，生成并輸出與所述激活指令對應(yīng)的所述激活開始信號；第二輸出裝置，響應(yīng)所述測試模式信號，延遲并輸出所述第一輸出裝置輸出的所述激活開始信號；和控制裝置，響應(yīng)所述測試模式信號，把所述第一輸出裝置的輸出或第二輸出裝置的輸出中的任一個(gè)作為所述激活開始信號輸出。
4．如權(quán)利要求1所述的同步型半導(dǎo)體存儲器，其特征在于，所述激活控制裝置包括輸出裝置，響應(yīng)所述測試模式信號，把從外部輸入的外部信號作為與所述激活指令對應(yīng)的所述激活開始信號輸出。
5．如權(quán)利要求3所述的同步型半導(dǎo)體存儲器，其特征在于，所述第二輸出裝置包括鎖存裝置，響應(yīng)所述測試模式信號，在決定所述激活指令的取入定時(shí)的所述內(nèi)部時(shí)鐘信號的下降定時(shí)中，鎖存并輸出所述第一輸出裝置的輸出；和延遲裝置，延遲所述鎖存裝置的輸出。
6．一種同步型半導(dǎo)體存儲器，配有多個(gè)存儲體，包括具有以行列配置的多個(gè)存儲單元的存儲單元陣列和與所述存儲單元陣列的行對應(yīng)設(shè)置的多條字線；內(nèi)部時(shí)鐘產(chǎn)生裝置，輸出與外部時(shí)鐘信號同步的內(nèi)部時(shí)鐘信號；測試模式檢測裝置，響應(yīng)從外部輸入的測試模式指定信號，檢測指定特定的測試模式，輸出作為檢測結(jié)果的測試模式信號；和非激活控制裝置，檢測使與所述內(nèi)部時(shí)鐘信號同步輸入的所述字線非激活的非激活指令，輸出使所述字線非激活的非激活開始信號；所述非激活控制裝置，響應(yīng)所述測試模式信號，通過延遲所述非激活指令的輸入定時(shí)，把所述非激活開始信號輸出給對應(yīng)的所述存儲體。
7．如權(quán)利要求6所述的同步型半導(dǎo)體存儲器，其特征在于，所述非激活控制裝置包括鎖存裝置，生成并鎖存與所述非激活指令對應(yīng)的所述非激活開始信號；控制裝置，響應(yīng)所述測試模式信號，根據(jù)從外部輸入的外部信號電平變化的定時(shí)，輸出啟動信號；和輸出裝置，響應(yīng)所述啟動信號，根據(jù)所述鎖存裝置的輸出，輸出與所述存儲體對應(yīng)的所述非激活開始信號。
8．如權(quán)利要求6所述的同步型半導(dǎo)體存儲器，其特征在于，所述非激活控制裝置包括第一輸出裝置，生成并輸出與所述非激活指令對應(yīng)的所述非激活開始信號；第二輸出裝置，響應(yīng)所述測試模式信號，延遲并輸出所述第一輸出裝置輸出的所述非激活開始信號；和控制裝置，響應(yīng)所述測試模式信號，把所述第一輸出裝置的輸出或第二輸出裝置的輸出中的任一個(gè)作為所述非激活開始信號輸出。
9．如權(quán)利要求6所述的同步型半導(dǎo)體存儲器，其特征在于，所述非激活控制裝置包括輸出裝置，響應(yīng)所述測試模式信號，把從外部輸入的外部信號作為與所述非激活指令對應(yīng)的所述非激活開始信號輸出。
10．如權(quán)利要求8所述的同步型半導(dǎo)體存儲器，其特征在于，所述第二輸出裝置包括鎖存裝置，響應(yīng)所述測試模式信號，在決定所述非激活指令的取入定時(shí)的所述內(nèi)部時(shí)鐘信號的下降定時(shí)中，鎖存并輸出所述第一輸出裝置的輸出；和延遲裝置，延遲所述鎖存裝置的輸出。
11．一種同步型半導(dǎo)體存儲器，配有多個(gè)存儲體，包括具有以行列配置的多個(gè)存儲單元的存儲單元陣列和與所述存儲單元陣列的行對應(yīng)設(shè)置的多條字線；內(nèi)部時(shí)鐘產(chǎn)生裝置，輸出與外部時(shí)鐘信號同步的內(nèi)部時(shí)鐘信號；測試模式檢測裝置，響應(yīng)從外部輸入的測試模式指定信號，檢測指定特定的測試模式，輸出作為檢測結(jié)果的測試模式信號；激活控制裝置，檢測與所述內(nèi)部時(shí)鐘信號同步輸入的使所述字線激活的激活指令，輸出使所述字線非激活的非激活開始信號；和非激活控制裝置，檢測與所述內(nèi)部時(shí)鐘信號同步輸入的使所述字線非激活的非激活指令，輸出使所述字線非激活的非激活開始信號；所述激活控制裝置，響應(yīng)所述測試模式信號，延遲所述激活指令的輸入定時(shí)，把所述激活開始信號輸出給對應(yīng)的所述存儲體；所述非激活控制裝置，響應(yīng)所述測試模式信號，延遲所述非激活指令的輸入定時(shí)，把所述非激活開始信號輸出給對應(yīng)的所述存儲體。
12．如權(quán)利要求11所述的同步型半導(dǎo)體存儲器，其特征在于，所述激活控制裝置包括第一鎖存裝置，生成并鎖存與所述激活指令對應(yīng)的所述激活開始信號；第一控制裝置，響應(yīng)所述測試模式信號，根據(jù)從外部輸入的第一外部信號電平變化的定時(shí)，輸出第一啟動信號；和第一輸出裝置，響應(yīng)所述第一啟動信號，根據(jù)所述第一鎖存裝置的輸出，輸出與所述存儲體對應(yīng)的所述激活開始信號；所述非激活控制裝置包括第二鎖存裝置，生成并鎖存與所述非激活指令對應(yīng)的所述非激活開始信號；第二控制裝置，響應(yīng)所述測試模式信號，根據(jù)從外部輸入的第二外部信號電平變化的定時(shí)，輸出第二啟動信號；和第二輸出裝置，響應(yīng)所述第二啟動信號，根據(jù)所述第二鎖存裝置的輸出，輸出與所述存儲體對應(yīng)的所述非激活開始信號。
13．如權(quán)利要求11所述的同步型半導(dǎo)體存儲器，其特征在于，所述激活控制裝置包括第一輸出裝置，生成并輸出與所述激活指令對應(yīng)的所述激活開始信號；第二輸出裝置，響應(yīng)所述測試模式信號，延遲并輸出所述第一輸出裝置輸出的所述激活開始信號；和第一控制裝置，響應(yīng)所述測試模式信號，把所述第一輸出裝置的輸出或第二輸出裝置的輸出中任一個(gè)作為所述激活開始信號輸出；所述非激活控制裝置包括第三輸出裝置，生成并輸出與所述非激活指令對應(yīng)的所述非激活開始信號；第四輸出裝置，響應(yīng)所述測試模式信號，延遲并輸出所述第三輸出裝置輸出的所述非激活開始信號；和第二控制裝置，響應(yīng)所述測試模式信號，把所述第三輸出裝置的輸出或第四輸出裝置的輸出中的任一個(gè)作為所述非激活開始信號輸出。
14．如權(quán)利要求11所述的同步型半導(dǎo)體存儲器，其特征在于，所述激活控制裝置包括第一輸出裝置，響應(yīng)所述測試模式信號，把從外部輸入的第一外部信號作為與所述激活指令對應(yīng)的所述激活開始信號輸出；所述非激活控制裝置包括第二輸出裝置，響應(yīng)所述測試模式信號，把從外部輸入的第二外部信號作為與所述非激活指令對應(yīng)的所述非激活開始信號輸出。
15．如權(quán)利要求13所述的同步型半導(dǎo)體存儲器，其特征在于，所述第二輸出裝置包括第一鎖存裝置，響應(yīng)所述測試模式信號，在決定所述激活指令取入定時(shí)的所述內(nèi)部時(shí)鐘信號的下降定時(shí)中，鎖存并輸出所述第一輸出裝置的輸出；和第一延遲裝置，延遲所述第一鎖存裝置的輸出；所述第四輸出裝置包括第二鎖存裝置，響應(yīng)所述測試模式信號，在決定所述激活指令取入定時(shí)的所述內(nèi)部時(shí)鐘信號的下降定時(shí)中，鎖存并輸出所述第三輸出裝置的輸出；和第二延遲裝置，延遲所述第二鎖存裝置的輸出。
全文摘要
本發(fā)明的同步型半導(dǎo)體存儲器的動作信號產(chǎn)生電路配有:動作指令鎖存電路;動作指令輸出電路和動作指令控制電路。動作指令鎖存電路鎖存從外部接收的激活指令信息。動作指令輸出電路響應(yīng)啟動信號ACTEN,輸出激活存儲體的動作開始信號ZACT。動作指令控制電路響應(yīng)測試模式中的外部控制信號/RAS的電平變化,使啟動信號ACTEN的電平變化。其結(jié)果,使把激活指令信息延遲后傳送給存儲體變?yōu)榭赡堋?br> 文檔編號G01R31/28GK1217546SQ98116008
公開日1999年5月26日 申請日期1998年7月13日 優(yōu)先權(quán)日1997年11月13日
發(fā)明者櫻井干夫 申請人:三菱電機(jī)株式會社