專利名稱：半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括用于挽救故障單元等的冗余電路的半導(dǎo)體存儲(chǔ)器。
一些半導(dǎo)體存儲(chǔ)器例如DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)包括用于改變預(yù)存儲(chǔ)器單元、地址和存儲(chǔ)器單元之間對應(yīng)關(guān)系的電路(以后稱為冗余電路)，因此即使存儲(chǔ)器單元不能正常運(yùn)行，存儲(chǔ)器也能夠作為存儲(chǔ)器裝置工作。
用于上述半導(dǎo)體存儲(chǔ)器的稱為冗余電路的電路可以是采用ATD(地址轉(zhuǎn)換檢測器)的電路和稱為移位冗余電路的電路。這些電路中采用ATD的冗余電路的電路結(jié)構(gòu)復(fù)雜，啟動(dòng)列線所需的時(shí)間長。因此，采用移位冗余電路的半導(dǎo)體存儲(chǔ)器由于其電路結(jié)構(gòu)簡單和啟動(dòng)列線迅速而日益得到廣泛的應(yīng)用。
下面參照

圖13說明現(xiàn)有技術(shù)的移位冗余電路的結(jié)構(gòu)和工作情況。
如圖所示，冗余電路主要由Y地址解碼器10、選擇電路15、列線切換電路20和列驅(qū)動(dòng)器40構(gòu)成。
Y地址解碼器10包括輸入列地址AY的M個(gè)輸入端(未示出)和N(＝2M)個(gè)與非門111-11N。在這些輸入端和各個(gè)與非門11之間有多個(gè)邏輯門(未示出)，用來使對應(yīng)于AY的一個(gè)與非門11輸出“L”電平信號(hào)。
選擇電路15由熔斷器161-16N和鎖存電路17構(gòu)成。熔斷器161-16N串聯(lián)連接，鎖存電路17與熔斷器16N相連。當(dāng)訪問半導(dǎo)體存儲(chǔ)器時(shí)電平從“H”變?yōu)椤癓”的信號(hào)BSEL輸入至熔斷器161。BSEL還輸入至鎖存電路17。鎖存電路17用來當(dāng)無熔斷器16斷開時(shí)將電平對應(yīng)于BSEL變化的一個(gè)信號(hào)輸出至熔斷器16N，而當(dāng)熔斷器16斷開時(shí)輸出“H”電平信號(hào)。
列線切換電路20由反相器211-21N、反相器221-22N、NMOS231-23N、NMOS241-24N、PMOS251-25N+1和PMOS261-26N+1構(gòu)成。反相器21K(K＝1至N-1)的輸入端與選擇電路15中的熔斷器16K和熔斷器16K+1之間的連接部分相連。此外，反相器21N的輸入端與熔斷器16N+1和鎖存電路17之間的連接部分相連。
反相器21K(K＝1至N)的輸出端與PMOS23K的柵極、PMOS26K的柵極和反相器22K的輸入端相連。反相器22K的輸出端與PMOS24K的柵極和PMOS25K+1的柵極相連。NMOS23K(K＝1至N)的源極與NMOS24K的源極相連。來自地址解碼器10中的與非門11K的信號(hào)輸入至它們之間的連接部分。
PMOS25K(K＝1至N+1)的源極與電源線(圖中用箭頭表示)相連。PMOS261的漏極與NMOS231的漏極相連，PMOS26K(K＝2至N)的漏極與NMOS23K的漏極和NMOS23K-1的漏極相連。此外，PMOS26N+1的漏極與NMOS23N的漏極相連。
于是，“N+1”個(gè)信號(hào)從與NMOS261-26N的源極相關(guān)的連接部分取出，并被送至列驅(qū)動(dòng)器40。
列驅(qū)動(dòng)器40由“N+1”個(gè)電路構(gòu)成，每個(gè)電路包括PMOS41和反相器42。PMOS41K(K＝1至N+1)的源極與電源線相連。PMOS41K的漏極和柵極分別與反相器42K的輸入端和輸出端相連，反相器42K的輸出送至列選擇開關(guān)SWK，用于控制列線CLK。
這就是說，當(dāng)該半導(dǎo)體存儲(chǔ)器被訪問時(shí)，選擇電路15根據(jù)熔斷器16的狀態(tài)，輸出“N”個(gè)“L”或“H”電平信號(hào)。例如，當(dāng)熔斷器16P斷開時(shí)，選擇電路15將“P-1”個(gè)“L”電平信號(hào)送至反相器211-21P-1，將“N-P+1”個(gè)“H”電平信號(hào)送至反相器21P-21N。
結(jié)果，其柵極被輸入“H”電平信號(hào)的NMOS231-23P-1導(dǎo)通。而其柵極被輸入來自反相器221-22P-1的“L”電平信號(hào)的NMOS241-24P-1截止。此外，其柵極被輸入“L”電平信號(hào)的NMOS23P-23N截止，而其柵極被輸入“H”電平信號(hào)的NMOS24P-24N導(dǎo)通。
因此，來自Y地址解碼器10中的與非門111-11P-1的信號(hào)分別經(jīng)NMOS231-23P-1送至列解碼器40中的反相器421-42P-1。此外，來自與非門11P-11N的信號(hào)分別經(jīng)NMOS24P-24N送至列解碼器40中的反相器42P+1-42N+1。
這之后，當(dāng)熔斷器16P斷開時(shí)，來自與非門111-11P-1的信號(hào)分別送至用于控制列線CL1-CLP-1的列選擇開關(guān)SW1-SWP-1，而來自與非門11P-11N的信號(hào)分別送至用于控制列線CLP+1-CLN和冗余列線RCL的列選擇開關(guān)SWP+1-SWN+1。這就是說，半導(dǎo)體存儲(chǔ)器在未啟動(dòng)與列線CLP相連的存儲(chǔ)器單元的情況下工作。
于是，該半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)使得即使在存在故障存儲(chǔ)單元的情況下，也能正常工作。然而具有上述結(jié)構(gòu)的冗余電路有一個(gè)固有的問題，就是只可以挽救半導(dǎo)體存儲(chǔ)器中一條列線。
因此，本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體存儲(chǔ)器，即使當(dāng)兩列(或行)不能正常運(yùn)行時(shí)，它也能夠進(jìn)行工作。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明，一種半導(dǎo)體存儲(chǔ)器包括(N+2)個(gè)存儲(chǔ)器單元組，一個(gè)地址解碼器，一個(gè)主選擇信號(hào)輸出電路，一個(gè)副選擇信號(hào)輸出電路，一個(gè)第一切換電路和一個(gè)第二切換電路。
(N+2)個(gè)存儲(chǔ)器單元組首先分別通過(N+2)條控制信號(hào)線連接。當(dāng)?shù)谝浑妱蓦娖叫盘?hào)送至第一至第(N+2)條控制信號(hào)線時(shí)，存儲(chǔ)器單元組導(dǎo)通。根據(jù)輸入的地址信號(hào)，地址解碼器輸出第一至第N個(gè)控制信號(hào)，其中一個(gè)假定是第一電勢電平，其余假定是第二電勢電平。
主選擇信號(hào)輸出電路輸出第一信號(hào)電平信號(hào)作為第一至第P個(gè)主選擇信號(hào)，輸出第二信號(hào)電平信號(hào)作為第(P+1)個(gè)至第N個(gè)主選擇信號(hào)。構(gòu)造主選擇信號(hào)輸出電路，使其能夠設(shè)置P的值。能夠設(shè)置Q的值的副選擇信號(hào)輸出電路輸出第一信號(hào)電平信號(hào)作為第一至第Q個(gè)副選擇信號(hào)，輸出第二信號(hào)電平信號(hào)作為第(Q+1)個(gè)至第(N+1)個(gè)副選擇信號(hào)。
第一切換電路具有第一至第(N+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)和第一至第N個(gè)主控制信號(hào)輸入節(jié)點(diǎn)，第一至第N個(gè)控制信號(hào)從地址解碼器輸入至這些輸入節(jié)點(diǎn)。根據(jù)來自主選擇信號(hào)輸出電路的第一至第N個(gè)主選擇信號(hào)，第一切換電路將第一至第P個(gè)主控制信號(hào)輸入節(jié)點(diǎn)分別與所述第一至第P個(gè)主控制信號(hào)輸出節(jié)點(diǎn)電連接。此外，第一切換電路將第(P+1)至第N個(gè)主控制信號(hào)節(jié)點(diǎn)分別與第(P+2)至第(N+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)電連接。另外，第一切換電路將第二電勢電平信號(hào)輸出至第(P+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)。
第二切換電路具有與第一至第(N+2)條控制信號(hào)線相連的第一至第(N+2)個(gè)副控制信號(hào)輸出節(jié)點(diǎn)，和與第一切換電路的第一至第(N+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)相連的第一至第(N+1)個(gè)副控制信號(hào)輸入節(jié)點(diǎn)。第二切換電路將第一至第Q個(gè)副控制信號(hào)輸入節(jié)點(diǎn)分別與第一至第Q個(gè)控制信號(hào)輸出節(jié)點(diǎn)電連接，并且將第(Q+1)至第(N+1)個(gè)副控制信號(hào)輸入節(jié)點(diǎn)分別與第(Q+2)至第(N+2)個(gè)副控制信號(hào)輸出節(jié)點(diǎn)電連接，以及根據(jù)副選擇信號(hào)輸出電路給出的第一至第(N+1)個(gè)副選擇信號(hào)，將第二電勢電平信號(hào)輸出至第(Q+1)個(gè)副控制信號(hào)輸出節(jié)點(diǎn)。
根據(jù)這樣構(gòu)成的半導(dǎo)體存儲(chǔ)器，被訪問的N個(gè)存儲(chǔ)器單元組的組合可以通過設(shè)置P和Q來加以改變。因此，即使當(dāng)兩個(gè)存儲(chǔ)器單元組(兩列或行線)不能正常運(yùn)行時(shí)，該半導(dǎo)體存儲(chǔ)器也能夠正常地工作。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器實(shí)際上包括采用第一切換電路，該電路包括第一至第N個(gè)常態(tài)NMOS和第一至第N個(gè)冗余NMOS，以及第二切換電路，該電路包括第一至第(N+1)個(gè)常態(tài)NMOS和第一至第(N+1)個(gè)冗余NMOS。
當(dāng)?shù)贙個(gè)主選擇信號(hào)假定是第一信號(hào)電平時(shí)，第一切換電路中的第K(K＝1至N)個(gè)常態(tài)NMOS將第K個(gè)主控制信號(hào)輸入節(jié)點(diǎn)與第K個(gè)主控制信號(hào)輸出節(jié)點(diǎn)電相連。當(dāng)?shù)贙個(gè)主選擇信號(hào)假定是第二信號(hào)電平時(shí)，第一切換電路中的第K個(gè)冗余NMOS將第K個(gè)主控制信號(hào)輸入節(jié)點(diǎn)與第(K+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)電相連。
當(dāng)?shù)贙個(gè)副選擇信號(hào)假定是第一信號(hào)電平時(shí)，第二切換電路中的第K(K＝1至N+1)個(gè)常態(tài)NMOS將第K個(gè)副控制信號(hào)輸入節(jié)點(diǎn)與第K個(gè)副控制信號(hào)輸出節(jié)點(diǎn)電相連。當(dāng)?shù)贙個(gè)副選擇信號(hào)假定是第二信號(hào)電平時(shí)，第二切換電路中的第K個(gè)冗余NMOS將第K個(gè)副控制信號(hào)輸入節(jié)點(diǎn)與第(K+1)個(gè)副控制信號(hào)輸出節(jié)點(diǎn)電相連。
此外，包括主熔斷器電路和鎖存電路的電路可以用作主選擇信號(hào)輸出電路。主熔斷器電路由串聯(lián)連接的第一至第N個(gè)主熔斷器構(gòu)成，從第一主熔斷器向該主熔斷器電路輸入產(chǎn)生電平隨時(shí)間變化的信號(hào)的選擇信號(hào)。主鎖存電路與主熔斷器電路的所述第N個(gè)主熔斷器相連，當(dāng)?shù)谝恢恋贜個(gè)主熔斷器斷開時(shí)，向第N個(gè)主熔斷器輸出第二信號(hào)電平信號(hào)，而當(dāng)?shù)谝恢恋贜個(gè)主熔斷器未斷開時(shí)，向所述第N個(gè)主熔斷器輸出具有相同電平的信號(hào)作為產(chǎn)生信號(hào)的選擇信號(hào)。應(yīng)注意的是第一至第N個(gè)主選擇信號(hào)是從第一至第N個(gè)主熔斷器的主鎖存電路側(cè)的端部取出的。
此外，包括副熔斷器電路和副鎖存電路的電路可以用作副選擇信號(hào)輸出電路。
副熔斷器電路由串聯(lián)連接的第一至第N個(gè)副熔斷器構(gòu)成，從第一主熔斷器向該副熔斷器電路輸入產(chǎn)生信號(hào)的選擇信號(hào)。
副鎖存電路與副熔斷器電路的所述第(N+1)個(gè)副熔斷器相連，當(dāng)?shù)谝恢恋?N+1)個(gè)副熔斷器斷開時(shí)，向第(N+1)個(gè)主熔斷器輸出第二信號(hào)電平信號(hào)，而當(dāng)?shù)谝恢恋?N+1)個(gè)副熔斷器未斷開時(shí)，向所述第(N+1)個(gè)副熔斷器輸出具有相同電平的信號(hào)作為產(chǎn)生信號(hào)的選擇信號(hào)。第一至第(N+1)個(gè)副選擇信號(hào)是從第一至第(N+1)個(gè)副熔斷器的副鎖存電路側(cè)的端部取出的。
當(dāng)用NMOS構(gòu)成第一切換電路時(shí)，可以將第一至第N個(gè)常態(tài)PMOS和第一至第N個(gè)冗余PMOS加到第一切換電路中。
當(dāng)饋送具有第一信號(hào)電平的第K個(gè)主選擇信號(hào)時(shí)，其漏極和柵極與第K個(gè)常態(tài)NMOS的漏極和源極相連的第K(K＝1至N)個(gè)常態(tài)PMOS變?yōu)閷?dǎo)通狀態(tài)。當(dāng)饋送具有第二信號(hào)電平的第K個(gè)主選擇信號(hào)時(shí)，其漏極和柵極與第K個(gè)常態(tài)NMOS的漏極和柵極相連的第K個(gè)冗余PMOS變?yōu)閷?dǎo)通狀態(tài)。
此外，可以將第一至第(N+1)個(gè)常態(tài)PMOS和第一至第(N+1)個(gè)冗余PMOS加到第二切換電路中。
當(dāng)饋送具有第一信號(hào)電平的第K個(gè)副選擇信號(hào)時(shí)，其漏極和柵極與第K個(gè)常態(tài)NMOS的漏極和源極相連的第K(K＝1至N+1)個(gè)常態(tài)PMOS變?yōu)閷?dǎo)通狀態(tài)。當(dāng)饋送具有第二信號(hào)電平的第K個(gè)主選擇信號(hào)時(shí)，其漏極和源極與第K個(gè)常態(tài)NMOS的漏極和源極相連的第K個(gè)冗余PMOS變?yōu)閷?dǎo)通狀態(tài)。
當(dāng)通過增加PMOS構(gòu)成第一和/或第二切換電路時(shí)，可以得到高速運(yùn)行的半導(dǎo)體存儲(chǔ)器。
通過結(jié)合附圖所作的說明，本發(fā)明的其它目的和優(yōu)點(diǎn)將變得更清楚，附圖中圖1是表示第一實(shí)施例的半導(dǎo)體存儲(chǔ)器中提供的冗余電路的電路圖；圖2是表示第一實(shí)施例的冗余電路中提供的鎖存電路的電路圖；圖3是說明BSEL的時(shí)序圖；圖4是說明當(dāng)熔斷器未斷開時(shí)冗余電路的工作情況的電路圖；圖5是說明當(dāng)熔斷器未斷開時(shí)冗余電路的工作情況的時(shí)序圖；圖6是說明當(dāng)一個(gè)熔斷器斷開時(shí)冗余電路的工作情況的電路圖；圖7是說明當(dāng)一個(gè)熔斷器斷開時(shí)冗余電路的工作情況的時(shí)序圖；圖8是說明當(dāng)兩個(gè)熔斷器斷開時(shí)冗余電路的工作情況的電路圖；圖9是說明當(dāng)兩個(gè)熔斷器斷開時(shí)冗余電路的工作情況的時(shí)序圖；圖10是說明當(dāng)與兩列線有關(guān)的兩個(gè)熔斷器不相鄰時(shí)冗余電路的工作情況的框圖；圖11是表示第二實(shí)施例的半導(dǎo)體存儲(chǔ)器中提供的冗余電路的電路圖；圖12是表示第三實(shí)施例的半導(dǎo)體存儲(chǔ)器中提供的冗余電路的電路圖；以及圖13是表示現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)器中提供的移位冗余電路的電路圖。
下面參照附圖討論本發(fā)明的實(shí)施例。
第一實(shí)施例先說明根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)器的概況。第一實(shí)施例中的半導(dǎo)體存儲(chǔ)器具有4(N+2)×L個(gè)存儲(chǔ)器單元，排列成L行和4(N+2)列的矩陣。對應(yīng)于各行的4(N+2)個(gè)存儲(chǔ)器單元各自與一行線(字線)相連。行線與構(gòu)成一個(gè)行驅(qū)動(dòng)器和一個(gè)行解碼器的電路相連。輸入該電路的是定義為該半導(dǎo)體存儲(chǔ)器的一個(gè)地址的一部分的行地址AX。然后，通過輸出假定為具有一個(gè)預(yù)定電平的信號(hào)，該電路啟動(dòng)與那條行線相連的存儲(chǔ)器單元。應(yīng)注意的是，行線(存儲(chǔ)器單元)(雖然此處省略具體的說明)被分成許多組，并且由與屬于各個(gè)組的行線相連的存儲(chǔ)器單元形成一塊。
每塊中的存儲(chǔ)器單元分別與列線(數(shù)據(jù)線)相連。4(N+2)列線中的每條都通過一個(gè)列選擇開關(guān)與一條I/O線相連。在與啟動(dòng)的行線相連的存儲(chǔ)器單元中，與具有控制在導(dǎo)通狀態(tài)的列選擇開關(guān)的列線相連的存儲(chǔ)器單元與I/O線電連接。
根據(jù)本實(shí)施例中的半導(dǎo)體存儲(chǔ)器，如果除4(N+2)中的8(＝4×2)條列線之外的其余一條(或兩條)列線不能正常工作，那么為了挽救該列線，采用8條列線。然后，本半導(dǎo)體存儲(chǔ)器具有如圖1所示的冗余電路，用于通過對列選擇開關(guān)進(jìn)行導(dǎo)通-截止控制，進(jìn)行上述挽救處理。
如圖所示，冗余電路主要包括Y地址解碼器10、選擇電路15、第一列線切換電路20、第二列線切換電路30、列驅(qū)動(dòng)器40和列組選擇電路45。
Y地址解碼器10包括輸入列地址AY的一些位(圖中用AY’表示)的M個(gè)輸入端(未示出)和N(＝2M)個(gè)與非門111-11N。具體地說，Y地址解碼器10具有輸入列地址AY的第二至第七位的6個(gè)輸入端和64個(gè)與非門11。
在輸入端和各個(gè)與非門11之間有多個(gè)邏輯門(未示出)，用于輸出來自對應(yīng)于從6個(gè)輸入端輸入的6位AY’內(nèi)容的與非門的每個(gè)取“L”(“0”)電平信號(hào)。例如在與非門111和輸入端之間有邏輯門，用于產(chǎn)生列地址AY的第二至第四位的值“與”(AY234)和第五至第七位的值“與”(AY567)。因此，僅當(dāng)列地址AY的第二至第七位的所有值都是“1”時(shí)，與非門111輸出“0”，而在其它情況下輸出“1”(假定是“H”電平信號(hào))。在與非門11N和輸入端之間還有邏輯門，用于產(chǎn)生AY的第二至第四位的反相值“與”(AY234)和第五至第七位的反相值“與”(AY567)。因此，僅當(dāng)列地址AY的第二至第七位的所有值都是“0”時(shí)，與非門11N輸出“0”，而在其它情況下輸出“1”。
于是，Y地址解碼器10的構(gòu)成使得當(dāng)輸入AY(AY’)時(shí)，與非門111-11N中的對應(yīng)于AY’的一個(gè)與非門11輸出“L”電平信號(hào)，而除上述與非門外的其余與非門11輸出“H”電平信號(hào)。
選擇電路15由熔斷器161-16N、熔斷器181-18N+1、鎖存電路17和鎖存電路19構(gòu)成。如圖所示，熔斷器161-16N串聯(lián)連接，鎖存電路17與熔斷器16N相連。熔斷器181-18N+1也是串聯(lián)連接，鎖存電路19與熔斷器18N+1相連。然后，塊選擇信號(hào)(BSEL)輸入至熔斷器161、181和鎖存電路17、19。
圖2表示鎖存電路17(19)的結(jié)構(gòu)。如圖2所示，鎖存電路17(19)由反相器61、64和PMOS(P溝道金屬氧化物半導(dǎo)體晶體管)62、PMOS63構(gòu)成。PMOS63的漏極與PMOS62的漏極以及反相器61的輸入端相連。反相器61的輸出端與PMOS62的柵極相連。輸入BSEL的反相器64的輸出端與PMOS63的柵極相連。PMOS62和PMOS63的源極與電源線(圖中用箭頭表示)相連。然后，PMOS62和PMOS63的漏極以及反相器61的輸入端與熔斷器16N(或熔斷器18N+1)相連。
下面參照圖3描述BSEL的概況。已經(jīng)說過，在本實(shí)施例的半導(dǎo)體存儲(chǔ)器中，存儲(chǔ)器單元(行線)被分成許多塊。BSEL是用于選擇對應(yīng)于一個(gè)行地址AX的一塊的信號(hào)，如圖所示，是根據(jù)一個(gè)行地址選通RAS和行地址AX產(chǎn)生的。應(yīng)注意的是，當(dāng)被選擇時(shí)，信號(hào)BSEL是取“L”(0)電平的信號(hào)，并且在假定BSEL是“L”電平之后，AY被輸入至Y地址解碼器10。
回過頭來參照圖1，下面將繼續(xù)說明冗余電路的結(jié)構(gòu)。
第一列線切換電路20由反相器211-21N、反相器221-22N、NMOS231-23N、NMOS241-24N、PMOS251-25N+1和PMOS261-26N+1構(gòu)成。
反相器21K(K＝1至N-1)的輸入端與選擇電路15中的熔斷器16K和熔斷器16K+1之間的連接部分相連。此外，反相器21N的輸入端與熔斷器16N+1和鎖存電路17之間的連接部分相連。
反相器21K(K＝1至N)的輸出端與PMOS23k的柵極、PMOS26k的柵極和反相器22K的輸入端相連。反相器22K的輸出端與PMOS25K+1的柵極相連。NMOS23K(K＝1至N)的源極與NMOS24K的源極相連。然后，來自地址解碼器17中的與非門11K的信號(hào)被輸入至之間的連接部分。
PMOS25K(K＝1至N+1)的源極與電源線(圖中用箭頭表示)相連，PMOS261的漏極與NMOS231的漏極相連，PMOS26K(K＝2至N)的漏極與NMOS23K的漏極和NMOS23K-1的漏極相連。此外，PMOS26N+1的漏極與NMOS23N的漏極相連。
然后，從這些PMOS261-26N的源極的連接部分取出送至第二列線切換電路30的信號(hào)。
從圖中可以看出，第二列線切換電路30的結(jié)構(gòu)基本與第一列線切換電路20相同。然而，第二列線切換電路30包括(N+1)個(gè)反相器311-31N+1，用于接收來自選擇電路15的信號(hào)。此外，對應(yīng)于NMOS23和NMOS24的NMOS33和NMOS34的源極不與Y地址解碼器10相連，而是與第一列線切換電路20相連。然后，從對應(yīng)于NMOS26的NMOS361-36N+1的漏極取出送至列驅(qū)動(dòng)器40的“N+2”個(gè)信號(hào)。
列驅(qū)動(dòng)器40由“N+2”個(gè)電路構(gòu)成，每個(gè)電路由PMOS41和反相器42構(gòu)成。PMOS41K(K＝1至N+2)的源極與電源線相連，PMOS41K的漏極和柵極分別與反相器42K的輸入端和輸出端相連。
來自第二列線切換電路30中的PMOS36K(K＝1至N+2)的漏極的連接部分的信號(hào)被輸入至與PMOS41K的漏極相連的反相器42K的輸入端，反相器42K輸出與輸入信號(hào)的電平相反的信號(hào)。
列組選擇電路45主要由與非門46Z_K和反相器47Z_K(Z＝A至D，K＝1至N+2)構(gòu)成。列驅(qū)動(dòng)器40中的反相器42K(K＝1至N+2)的輸出端與四個(gè)與非門46Z_K(Z＝A至D)中的一個(gè)輸入端相連。分別輸入至與非門46Z_K的其它輸入端的是根據(jù)列地址AY的第0位和第1位產(chǎn)生的AY01、AY01、AY01和AY01。與非門46Z_K的輸出端與反相器47Z_K的輸入端相連，反相器47Z_K的輸出送至與列線CLZ_K相連的列選擇開關(guān)SWZ_K。
例如，列地址AY的第0位和第1位的值都是“1”(“H”電平)，那么將“0”從一個(gè)輸入端輸入至與非門46Z_K(Z≠A，K＝1至N+2)。因此，在與來自列驅(qū)動(dòng)器40的信號(hào)無關(guān)的情況下，這些與非門46輸出“H”電平信號(hào)。結(jié)果，反相器47Z_K(Z≠A，K＝1至N+2)輸出“L”電平信號(hào)。此外，在這種情況下，來自列驅(qū)動(dòng)器40的“H”電平信號(hào)被輸入至與非門46A_K(K＝1至N+2)。因此，與非門46A_K輸出來自列驅(qū)動(dòng)器40的信號(hào)的反相信號(hào)，而反相器47Z_K輸出與來自列驅(qū)動(dòng)器40的信號(hào)的電平相同的信號(hào)。
因此，列組選擇電路45向?qū)儆趯?yīng)于列地址AY的第0位和第1位內(nèi)容的組的“N+2”個(gè)列選擇開關(guān)SW提供“N+2”個(gè)二進(jìn)制信號(hào)，并且向?qū)儆谏鲜鼋M以外的組的其余列選擇開關(guān)分別提供“L”電平信號(hào)。
下面將具體描述實(shí)施例中采用半導(dǎo)體存儲(chǔ)器(冗余電路)的方法及其工作過程。首先參照圖4和5描述在這樣一種狀態(tài)下的工作過程，其中熔斷器未斷開，即列線未被挽救，以及用來判斷是否應(yīng)挽救列線的檢驗(yàn)狀態(tài)。
順便說明以下，圖4表示圖3中的電路，以及信號(hào)通路。參照圖4，然而，屬于由列組選擇電路45選擇的列組的列線CLZ_K(K＝1至N+2)分別標(biāo)以CL1-CLN、RCL1和RCL2，因此省略了對列組選擇電路的表示。此外，圖5是說明當(dāng)熔斷器未斷開時(shí)的工作情況的時(shí)序圖。
如已經(jīng)說明的那樣，當(dāng)控制信號(hào)和地址被輸入至半導(dǎo)體存儲(chǔ)器中時(shí)，BSEL電平從“H”電平變?yōu)椤癓”電平。由于在這種情況下鎖存電路17、19中的PMOS62的源極通過熔斷器16、18與BSEL輸出源相連，所以由鎖存電路17、19鎖存的“H”電平信號(hào)被BSEL的變化清除。因此，選擇電路15向第一和第二列線切換電路20、30輸出總共“2N+1”個(gè)信號(hào)，這些信號(hào)的電平以與BSEL相同的方式隨時(shí)間改變。
這就是說，如圖5(a)至5(c)所示，當(dāng)BSEL假定是熔斷器未斷開的狀態(tài)下的“L”電平時(shí)，“L”電平信號(hào)分別輸入至第一列線切換電路20中的反相器211-21N和第二列線切換電路30中的反相器311-31N+1。結(jié)果，“H”電平信號(hào)被輸入至NMOS231-23N，從而NMOS231-23N導(dǎo)通。此外，從反相器221-22N向NMOS241-24N輸入信號(hào)(“L”電平信號(hào))，NMOS241-24N截止。
因此，來自Y地址解碼器10中與非門11K(K＝1至N)的信號(hào)通過NMOS23K送至第二列線切換電路30中NMOS33K和NMOS34K的源極的連接部分。然后，由于反相器31K被輸送“L”電平信號(hào)，所以第二列線切換電路30中NMOS33K和NMOS34K分別控制在導(dǎo)通/截止?fàn)顟B(tài)。因此，從與非門11K(K＝1至N)送至第二列線切換電路30的信號(hào)通過NMOS33K輸入至列驅(qū)動(dòng)器40中的反相器42K。
總之，當(dāng)沒有熔斷器斷開時(shí)，來自與非門11K(K＝1至N)的信號(hào)按粗箭頭所示，通過NMOS23K和NMOS33K輸入至列驅(qū)動(dòng)器40中的反相器42K。此外，如已經(jīng)所說明的那樣，當(dāng)輸入具有一定內(nèi)容的AY’時(shí)，僅從對應(yīng)于AY’的一個(gè)與非門11中輸出“L”電平信號(hào)。因此，“L”電平信號(hào)被送至反相器421-42N中的僅一個(gè)反相器42，而其它反相器42被輸送“H”電平信號(hào)。
例如，列地址AY的第二至第七位都是“1”，如圖5(d)和5(e)所示，僅從Y地址解碼器10中的與非門111輸出“L”電平信號(hào)。因此，如圖5(f)所示，從反相器421輸出“H”電平信號(hào)。然后，相應(yīng)的與非門11向反相器422-42N輸出“H”電平信號(hào)，從反相器422-42N輸出“L”電平信號(hào)。
此外，第一列線切換電路20中的PMOS26N+1的柵極接地，PMOS25N+1受選擇電路15給出的信號(hào)的控制，處于導(dǎo)通狀態(tài)。因此，“H”電平信號(hào)被送至第二列線切換電路30中的NMOS33N+1和nMOS34N+1的源極之間的連接部分。接下來，NMOS33N+1也受選擇電路15給出的信號(hào)的控制，處于導(dǎo)通狀態(tài)，反相器42N+1被輸送“H”電平信號(hào)。類似地，PMOS35N+2和PMOS36N+2都處于導(dǎo)通狀態(tài)，于是“H”電平信號(hào)從PMOS36N+2的漏極送至反相器42N+2。
總之，列地址AY的第二至第七位都是“1”，如圖5(g)所示，于是從除反相器421以外的全部反相器42中輸出“L”電平信號(hào)。接下來，來自反相器421-42N+2的“N+2”個(gè)信號(hào)被分別送至與列線CL1-CLN、RCL1和RCL2相連的列選擇開關(guān)SW1至SWN+2。結(jié)果，只有與列線CL1有關(guān)的存儲(chǔ)器單元才與I/O線電連接。
如上所述，在無熔斷器斷開的狀態(tài)下，與冗余列線RCL1和RCL2相連的列選擇開關(guān)SWN+1和SWN+2受到控制，處于截止?fàn)顟B(tài)，只有與列線CL1-CLN中的一條相連的、對應(yīng)于AY’的列選擇開關(guān)受到控制，處于導(dǎo)通狀態(tài)。
應(yīng)注意的是，第一列線切換電路20中的PMOS251的柵極接地，反相器221-22N-1的輸出分別被輸入至PMOS252-PMOS25N的柵極。因此，當(dāng)“L”電平信號(hào)被輸入至反相器211-21N時(shí)，所有PMOS25都受到控制，處于導(dǎo)通狀態(tài)。然而，反相器211-21N的輸出被輸入至與PMOS251-PMOS25N相連的PMOS261-PMOS26N的柵極，因此PMOS261-PMOS26N受到控制，處于截止?fàn)顟B(tài)。由于這一原因，由PMOS25K和PMOS26K(K＝1至N)構(gòu)成的組件不對輸入至第二列線切換電路30的信號(hào)產(chǎn)生影響。
下面將參照圖6和7描述一個(gè)熔斷器斷開的狀態(tài)下冗余電路的工作情況，以列線CLN異常為例。
在這種情況下，如圖6所示，對應(yīng)于列線CLN的熔斷器16N斷開以后，采用半導(dǎo)體存儲(chǔ)器。
當(dāng)訪問存儲(chǔ)器單元的信號(hào)輸入至熔斷器16N斷開的半導(dǎo)體存儲(chǔ)器中時(shí)，即使BSEL從“H”變到“L”，由鎖存電路17鎖存的信號(hào)也不被清除。因此，即使當(dāng)BSEL處于“L”電平，鎖存電路17也持續(xù)輸出“H”電平信號(hào)。另一方面，當(dāng)BSEL變?yōu)椤癓”時(shí)，鎖存電路19的輸出如同熔斷器未斷開時(shí)那樣也變?yōu)椤癓”。結(jié)果，如圖7(a)至7(c)所示，BSEL變?yōu)椤癓”以后，第一列線切換電路20中的反相器21N被輸送“H”電平信號(hào)，第二列線切換電路30中除反相器21N以外的反相器21和反相器31都被輸送“L”電平信號(hào)。
更具體地說，下標(biāo)為1至N-1的MOS和反相器分別以與熔斷器未斷開時(shí)相同的方式工作，結(jié)果，列選擇開關(guān)SW至列線CL1-CLN-1都被輸送來自與非門111-11N-1的信號(hào)的反相信號(hào)。
另一方面，當(dāng)BSEL變?yōu)椤癓”時(shí)，與熔斷器未斷開的情況相反，與反相器21N相關(guān)的NMOS23N和NMOS24N分別取截止和導(dǎo)通狀態(tài)。此外，與熔斷器未斷開的情況相反，PMOS26N和PMOS25N+1也分別取截止和導(dǎo)通狀態(tài)。結(jié)果，來自與非門11N的信號(hào)傳給第一列線切換電路20中的NMOS24N并送至第二列線切換電路30中NMOS33N+1和NMOS34N+1的源極之間的連接部分。然后，第二列線切換電路30中的MOS受到控制，處于與熔斷器未斷開的情況相同的狀態(tài)，因此送至第二列線切換電路30中NMOS33N+1和NMOS34N+1的源極之間的連接部分的信號(hào)經(jīng)NMOS33N+1送至反相器42N+1。這就是說，當(dāng)熔斷器16N斷開時(shí)，圖6中用粗箭頭表示的來自與非門11N的信號(hào)送至與列選擇開關(guān)SW相連的反相器42N+1，以便控制冗余列線RCL1。
此外，由于來自反相器21N的信號(hào)使PMOS26N處于導(dǎo)通狀態(tài)，所以不是來自與非門11N而是來自PMOS26N的源極的信號(hào)被輸入至第二列線切換電路30中NMOS33N和NMOS34N的源極之間的連接部分。然后，由來自反相器31N的信號(hào)控制，NMOS33N處于導(dǎo)通狀態(tài)，因此，送至NMOS33N和NMOS34N的源極之間的連接部分的信號(hào)經(jīng)NMOS33N輸入至反相器42N。這就是說，與列線CLN相連的列選擇開關(guān)SWN總是被施加“L”電平信號(hào)。接下來，第二列線切換電路30中的PMOS35N+2和PMOS36N+2的狀態(tài)象它們在熔斷器未斷開時(shí)那樣保持不變。因此，控制冗余列線RCL2的列切換開關(guān)SWN+2在全部時(shí)間都被施加“L”電平信號(hào)。
這樣在只有熔斷器16N斷開的情況下，切換信號(hào)通路，使得來自與非門11N的信號(hào)不是送至反相器42N而是送至反相器42N+1，進(jìn)一步地反相器42N總是施加“L”電平信號(hào)。因此，如圖7(d)所示，輸入具有給定內(nèi)容的AY’(全“1”)，并且與非門11N的輸出變成“L”。在這種情況下，如圖7(e)和7(f)所示，只有反相器42N+1輸出“H”電平信號(hào)，結(jié)果，存儲(chǔ)器單元不與非正常工作的列線CLN相連，而是與正常工作的冗余列線RCL1(確保正常工作)相連，該存儲(chǔ)器單元與I/O線相連。
雖然省略了對除熔斷器16N以外的熔斷器斷開情況的具體描述，但是從以上說明可以清除地看到，當(dāng)熔斷器16P(P≠N)斷開時(shí)，來自與非門111-11P的信號(hào)分別輸入至用于控制列線CL1-CLP-1的列選擇開關(guān)SW1-SWP-1，而來自與非門11P-11N的信號(hào)分別輸入至用于控制列線CLP+1-CLN和冗余列線RCL1的列選擇開關(guān)SWP+1-SWN+1。然后，控制列線CLP和冗余列線RCL2的列選擇開關(guān)SWP被施加用于控制開關(guān)處于截止?fàn)顟B(tài)的信號(hào)。
此外，當(dāng)進(jìn)行操作檢驗(yàn)，檢測到兩條列線都工作不正常時(shí)，對應(yīng)于這些列線的兩個(gè)熔斷器斷開以后，使用半導(dǎo)體存儲(chǔ)器。如果例如如圖8所示檢驗(yàn)到列線CLN-1和CLN中出現(xiàn)不正常時(shí)，斷開對應(yīng)于列線CLN-1的熔斷器16N-1(未示出)和對應(yīng)于列線CLN的熔斷器18N。
在熔斷器16N-1和18N斷開的狀態(tài)下，鎖存電路17和19都施加從“H”變到“L”的BSEL，結(jié)果即使BSEL是“L”電平信號(hào)，它們也都不輸出“L”電平信號(hào)。這就是說，如圖9(a)和9(b)所示，當(dāng)BSEL變?yōu)椤癓”時(shí)，“H”電平信號(hào)被送至第一列線切換電路20中的反相器21N-1、21N，和第二列線切換電路30中的反相器31N、31N+1。此外，如圖9(c)所示，除上述反相器以外的反相器21和31根據(jù)BSEL的變化被輸送“L”電平信號(hào)。
因此，控制列線CL1-CLN-2的列選擇開關(guān)象在熔斷器未斷開時(shí)那樣，分別被輸送來自與非門111-11N-2的信號(hào)的反相信號(hào)。
此外，相對于反相器21N-1、21N的MOS以與只有第一列線切換電路20中的熔斷器16N斷開時(shí)相同的方式受到控制。因此，由PMOS25N-1和PMOS26N-1將“H”電平信號(hào)送至第二列線切換電路30中的NMOS33N-1和NMOS34N-1的源極。然后，PMOS33N-1和PMOS34N-1分別由來自反相器31N-1的信號(hào)控制，處于導(dǎo)通和截止?fàn)顟B(tài)，因此，來自PMOS26N-1漏極的“H”電平信號(hào)經(jīng)NMOS33N-1送至控制列線CLN-1的反相器42N-1。這就是說，控制列線CLN-1的開關(guān)總是被施加“L”電平信號(hào)，而與Y地址解碼器10的輸出無關(guān)。
另外，通過來自反相器31N的“L”電平信號(hào)的控制，NMOS36N變?yōu)閷?dǎo)通狀態(tài)，而通過來自反相器32N-1的“L”電平信號(hào)(反相器31N-1的輸出的反相信號(hào))的控制，NMOS35N變?yōu)閷?dǎo)通狀態(tài)。因此，控制列線CLN的反相器42N總是被施加“L”電平信號(hào)。
此外，來自與非門11N-1的信號(hào)通過NMOS24N-1送至第二列線切換電路30中NMOS33N和NMOS34N的源極之間的連接部分。接下來，由于第二列線切換電路30中的反相器31N輸出“H”電平信號(hào)，所以NMOS33N和NMOS34N分別取截止和導(dǎo)通狀態(tài)。因此，送至NMOS33N和NMOS34N的源極之間的連接部分的信號(hào)向NMOS34N的方向傳輸，并提供給列驅(qū)動(dòng)器40中的反相器42N+1。
象反相器21N-1的情況那樣，“H”電平信號(hào)也輸入至第一列線切換電路20中的反相器21N，因此，來自與非門11N的信號(hào)送至第二列線切換電路30中NMOS33N+1和NMOS34N+1的源極之間的連接部分。接下來，該信號(hào)向通過反相器32N+1控制處于導(dǎo)通狀態(tài)的NMOS34N+1的方向傳輸，并提供給列驅(qū)動(dòng)器40中的反相器42N+2。
于是，如果熔斷器16N-1和熔斷器18N斷開，那么信號(hào)通路被切換，因此來自與非門11N-1和11N的信號(hào)分別送至反相器42N+1和42N。然后，反相器42N-1和42N總是不施加來自與非門11的信號(hào)，而是施加“H”電平信號(hào)。
因此，如圖9(d)和9(e)所示，輸入具有給定內(nèi)容的AY’(全“1”)，并且只有與非門11N的輸出變成“L”。在這種情況下，如圖9(f)所示，只有反相器42N+2輸出“H”電平信號(hào)，結(jié)果，存儲(chǔ)器單元不與非正常工作的列線CLN相連，而是與正常工作的冗余列線RCL2(確保正常工作)相連，該存儲(chǔ)器單元與I/O線相連。
至此已經(jīng)說明了應(yīng)挽救兩條相鄰列線的情況下冗余電路的工作情況。然而可以由本冗余電路挽救的列線不限于那些連續(xù)的列線。例如，如果應(yīng)挽救列線CLN-2和CLN，那么可以在斷開冗余電路中的熔斷器16N-2和18N以后，使用半導(dǎo)體存儲(chǔ)器。
當(dāng)斷開這些熔斷器時(shí)，如圖10所示，第一列線切換電路20分別輸出從Y地址解碼器10輸入的第一至第(N-3)個(gè)信號(hào)DE1-DEN-3，作為第一至第(N-3)個(gè)信號(hào)SA1-SAN-3。此外，第一列線切換電路20分別輸出從Y地址解碼器10輸入的第(N-2)至第N個(gè)信號(hào)DEN-2-DEN，作為第(N-1)至第(N+1)個(gè)信號(hào)SA1-SAN-3，并輸出“H”電平信號(hào)作為第(N-2)個(gè)信號(hào)SAN-2。此外，第二列線切換電路30分別輸出第N個(gè)和第(N+1)個(gè)信號(hào)SAN和SAN+1，作為第(N+1)和第(N+2)個(gè)信號(hào)SBN+1和SBN+2，并輸出“H”電平信號(hào)作為第N個(gè)信號(hào)SBN。
然后，列驅(qū)動(dòng)器40將來自第二列線切換電路30的信號(hào)SB1-SBN+2的反相信號(hào)送至列選擇開關(guān)SW，以便控制列線CL1-CLN和冗余列線RCL1、RCL2。
這樣，信號(hào)DE1-DEN-3，DEN-2，DEN-1和DEN分別被送至列選擇開關(guān)，以便控制列線CL1-CLN-3，CLN-1和冗余列線RCL1、RCL2，通過斷開熔斷器16N-1、18N，從中消除了不能正常工作的列線CLN-2、CLN。
第二實(shí)施例圖11表示第二實(shí)施例中半導(dǎo)體存儲(chǔ)器中采用的冗余電路的結(jié)構(gòu)。
如圖所示，冗余電路具有通過將PMOS27K和PMOS28K(K＝1至N)加到第一列線切換電路20中構(gòu)成的第一列線切換電路20’。PMOS27K和PMOS28K(K＝1至N)的源極和漏極分別與PMOS23K和PMOS24K的源極和漏極相連。PMOS28K的柵極與反相器21K的輸出端相連，PMOS27K的柵極與反相器22K的輸出端相連。
這就是說，構(gòu)成冗余電路，使得當(dāng)“L”電平信號(hào)送至反相器21K時(shí)，該冗余電路將來自與非門11K的信號(hào)經(jīng)NMOS23K和PMOS27K送至第二列線切換電路30。此外，構(gòu)成冗余電路，使得當(dāng)“H”電平信號(hào)送至反相器21K時(shí)，該冗余電路將來自與非門11K的信號(hào)經(jīng)NMOS24K和PMOS28K送至第二列線切換電路30。
由于在該冗余電路中第一列線切換電路20’這樣通過兩個(gè)MOS將來自與非門11的信號(hào)送至第二列線切換電路30，所以電源信號(hào)(VCC)被送至第二列線切換電路30中的NMOS33和NMOS34。結(jié)果，與第一實(shí)施例中的半導(dǎo)體存儲(chǔ)器相比，第二實(shí)施例中的半導(dǎo)體存儲(chǔ)器的運(yùn)行速度更快，在第一實(shí)施例中來自與非門11的信號(hào)通過一個(gè)MOS送至第二列線切換電路30，這就是說，送至第二列線電路的信號(hào)電平限制在“VCC-VT”(VT是NMOS的閾值電壓)。此外，半導(dǎo)體存儲(chǔ)器能夠用低的VCC穩(wěn)定地工作。
第三實(shí)施例圖12表示第三實(shí)施例中半導(dǎo)體存儲(chǔ)器中采用的冗余電路的結(jié)構(gòu)。
如圖所示，冗余電路具有通過將PMOS37K和PMOS38K(K＝1至N+1)加到第二列線切換電路30中構(gòu)成的第二列線切換電路30’。PMOS37K和PMOS38K(K＝1至N+1)的源極和漏極分別與PMOS33K和PMOS34K的源極和漏極相連。PMOS38K的柵極與反相器31K的輸出端相連，PMOS37K的柵極與反相器32K的輸出端相連。
這就是說，構(gòu)成冗余電路，使得當(dāng)“L”電平信號(hào)送至反相器31K時(shí)，該冗余電路將來自第一列線切換電路20’的信號(hào)經(jīng)NMOS33K和PMOS37K送至列驅(qū)動(dòng)器40。此外，構(gòu)成冗余電路，使得當(dāng)“H”電平信號(hào)送至反相器31K時(shí)，該冗余電路將來自第一列線切換電路20’的信號(hào)經(jīng)NMOS24K和PMOS28K送至列驅(qū)動(dòng)器40。
由于在該冗余電路中第二列線切換電路30’這樣通過兩個(gè)MOS將來自第一列線切換電路20’的信號(hào)送至列驅(qū)動(dòng)器40，所以電源信號(hào)(VCC)被送反相器42。因此，與第二實(shí)施例中的半導(dǎo)體存儲(chǔ)器相比，第三實(shí)施例中的半導(dǎo)體存儲(chǔ)器的運(yùn)行速度更快。
在不背離本發(fā)明的精神和范圍的情況下，可以對本發(fā)明作各種修改。本發(fā)明不限于上述具體的實(shí)施例。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，包括(N+2)個(gè)存儲(chǔ)器單元組，當(dāng)?shù)谝浑妱蓦娖叫盘?hào)送至第一至第(N+2)條控制信號(hào)線時(shí)，每個(gè)存儲(chǔ)器單元組導(dǎo)通；地址解碼器，用于根據(jù)輸入的地址信號(hào)，輸出第一至第N個(gè)控制信號(hào)，其中一個(gè)假定是第一電勢電平，其余假定是第二電勢電平；主選擇信號(hào)輸出電路，能夠設(shè)置P的值，用于輸出第一信號(hào)電平信號(hào)作為第一至第P個(gè)主選擇信號(hào)，輸出第二信號(hào)電平信號(hào)作為第(P+1)個(gè)至第N個(gè)主選擇信號(hào)；副選擇信號(hào)輸出電路，能夠設(shè)置Q的值，用于輸出電路輸出第一信號(hào)電平信號(hào)作為第一至第Q個(gè)副選擇信號(hào)，輸出第二信號(hào)電平信號(hào)作為第(Q+1)個(gè)至第(N+1)個(gè)副選擇信號(hào)；第一切換電路，具有第一至第(N+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)和第一至第N個(gè)主控制信號(hào)輸入節(jié)點(diǎn)，第一至第N個(gè)控制信號(hào)從地址解碼器輸入至這些輸入節(jié)點(diǎn)，根據(jù)來自所述主選擇信號(hào)輸出電路的第一至第N個(gè)主選擇信號(hào)，第一切換電路將第一至第P個(gè)主控制信號(hào)輸入節(jié)點(diǎn)分別與第一至第P個(gè)主控制信號(hào)輸出節(jié)點(diǎn)電連接，并且將所述第(P+1)至第N個(gè)主控制信號(hào)節(jié)點(diǎn)分別與所述第(P+2)至第(N+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)電連接，以及將第二電勢電平信號(hào)輸出至第(P+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)；以及第二切換電路，具有與第一至第(N+2)條控制信號(hào)線相連的第一至第(N+2)個(gè)副控制信號(hào)輸出節(jié)點(diǎn)，和與所述第二切換電路的第一至第(N+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)相連的第一至第(N+1)個(gè)副控制信號(hào)輸入節(jié)點(diǎn)，將所述第一至第Q個(gè)副控制信號(hào)輸入節(jié)點(diǎn)分別與所述第一至第Q個(gè)控制信號(hào)輸出節(jié)點(diǎn)電連接，并且將所述第(Q+1)至第(N+1)個(gè)副控制信號(hào)輸入節(jié)點(diǎn)分別與所述第(Q+2)至第(N+2)個(gè)副控制信號(hào)輸出節(jié)點(diǎn)電連接，以及根據(jù)所述副選擇信號(hào)輸出電路給出的第一至第(N+1)個(gè)副選擇信號(hào)，將第二電勢電平信號(hào)輸出至所述第(Q+1)個(gè)副控制信號(hào)輸出節(jié)點(diǎn)。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述第一切換電路包括第一至第N個(gè)常態(tài)NMOS，用于當(dāng)分別饋送具有第一信號(hào)電平的第一至第N個(gè)主選擇信號(hào)時(shí)，將第一至第N個(gè)主控制信號(hào)輸入節(jié)點(diǎn)與第一至第N個(gè)主控制信號(hào)輸出節(jié)點(diǎn)電相連；以及第一至第N個(gè)冗余NMOS，用于當(dāng)分別饋送具有第二信號(hào)電平的第一至第N個(gè)主選擇信號(hào)時(shí)，將第一至第N個(gè)主控制信號(hào)輸入節(jié)點(diǎn)與第二至第(N+1)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)電相連，所述第二切換電路包括第一至第(N+1)個(gè)常態(tài)NMOS，用于當(dāng)分別饋送具有第二信號(hào)電平的第一至第(N+1)個(gè)副選擇信號(hào)時(shí)，將第一至第(N+1)個(gè)副控制信號(hào)輸入節(jié)點(diǎn)與第一至第(N+1)個(gè)副控制信號(hào)輸出節(jié)點(diǎn)電相連；以及第一至第(N+1)個(gè)冗余NMOS，用于當(dāng)分別饋送具有第二信號(hào)電平的第一至第(N+1)個(gè)主選擇信號(hào)時(shí)，將第一至第(N+1)個(gè)主控制信號(hào)輸入節(jié)點(diǎn)與第二至第(N+2)個(gè)主控制信號(hào)輸出節(jié)點(diǎn)電相連。
3.根據(jù)權(quán)利要求2的半導(dǎo)體存儲(chǔ)器，其中所述主選擇信號(hào)輸出電路包括由串聯(lián)連接的第一至第N個(gè)主熔斷器構(gòu)成的主熔斷器電路，從所述第一主熔斷器側(cè)向該主熔斷器電路輸入產(chǎn)生電平隨時(shí)間變化的信號(hào)的選擇信號(hào)；以及與所述主熔斷器電路的所述第N個(gè)主熔斷器相連的主鎖存電路，所述主熔斷器電路被輸入產(chǎn)生信號(hào)的選擇信號(hào)，當(dāng)所述第一至第N個(gè)主熔斷器中的一個(gè)斷開時(shí)，所述主鎖存電路向所述第N個(gè)主熔斷器輸出第二信號(hào)電平信號(hào)，而當(dāng)所述第一至第N個(gè)主熔斷器未斷開時(shí)，向所述第N個(gè)主熔斷器輸出具有相同電平的信號(hào)作為產(chǎn)生信號(hào)的選擇信號(hào)，所述第一至第N個(gè)主選擇信號(hào)是從所述第一至第N個(gè)主熔斷器的所述主鎖存電路側(cè)的端部取出的，所述副選擇信號(hào)輸出電路包括由串聯(lián)連接的第一至第(N+1)個(gè)副熔斷器構(gòu)成的副熔斷器電路，從所述第一主熔斷器側(cè)向該副熔斷器電路輸入產(chǎn)生信號(hào)的選擇信號(hào)；以及與所述副熔斷器電路的所述第(N+1)個(gè)副熔斷器相連的副鎖存電路，所述副熔斷器電路被輸入產(chǎn)生信號(hào)的選擇信號(hào)，當(dāng)所述第一至第(N+1)個(gè)副熔斷器中的一個(gè)斷開時(shí)，所述副鎖存電路向所述第(N+1)個(gè)副熔斷器輸出第二信號(hào)電平信號(hào)，而當(dāng)所述第一至第(N+1)個(gè)主熔斷器未斷開時(shí)，向所述第(N+1)個(gè)主熔斷器輸出具有相同電平的信號(hào)作為產(chǎn)生信號(hào)的選擇信號(hào)，第一至第(N+1)個(gè)主選擇信號(hào)是從所述第一至第(N+1)個(gè)副熔斷器的所述副鎖存電路側(cè)的端部取出的。
4.根據(jù)權(quán)利要求2的半導(dǎo)體存儲(chǔ)器，其中所述第一切換電路進(jìn)一步包括第一至第N個(gè)常態(tài)PMOS，其漏極和柵極與所述第一至第N個(gè)常態(tài)NMOS的漏極和源極相連，當(dāng)分別饋送具有第一信號(hào)電平的第一至第N個(gè)主選擇信號(hào)時(shí)變?yōu)閷?dǎo)通狀態(tài)；以及第一至第N個(gè)冗余PMOS，其漏極和柵極與所述第一至第N個(gè)冗余NMOS的漏極和源極相連，當(dāng)分別饋送具有第二信號(hào)電平的第一至第N個(gè)主選擇信號(hào)時(shí)變?yōu)閷?dǎo)通狀態(tài)。
5.根據(jù)權(quán)利要求4的半導(dǎo)體存儲(chǔ)器，其中所述第二切換電路進(jìn)一步包括第一至第(N+1)個(gè)常態(tài)PMOS，其漏極和柵極與所述第一至第(N+1)個(gè)常態(tài)NMOS的漏極和源極相連，當(dāng)分別饋送具有第一信號(hào)電平的第一至第(N+1)個(gè)主選擇信號(hào)時(shí)變?yōu)閷?dǎo)通狀態(tài)；以及第一至第(N+1)個(gè)冗余PMOS，其漏極和柵極與所述第一至第(N+1)個(gè)冗余NMOS的漏極和源極相連，當(dāng)分別饋送具有第二信號(hào)電平的第一至第(N+1)個(gè)主選擇信號(hào)時(shí)變?yōu)閷?dǎo)通狀態(tài)。
全文摘要
一種半導(dǎo)體存儲(chǔ)器，即使當(dāng)兩列(或行)不能正常運(yùn)行時(shí)，它也能夠進(jìn)行工作。為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明，該半導(dǎo)體存儲(chǔ)器包括(N+2)個(gè)存儲(chǔ)器單元組，一個(gè)地址解碼器，一個(gè)主選擇信號(hào)輸出電路，一個(gè)副選擇信號(hào)輸出電路，一個(gè)第一切換電路和一個(gè)第二切換電路。
文檔編號(hào)G11C29/04GK1162817SQ9710281
公開日1997年10月22日 申請日期1997年2月22日 優(yōu)先權(quán)日1996年2月23日
發(fā)明者佐藤賢治, 松下裕一 申請人:沖電氣工業(yè)株式會(huì)社