專利名稱：呈電路陣列結構供高速操作的半導體存儲器的制作方法
技術領域：
本發(fā)明涉及半導體存儲器，更具體地說，涉及一種能最大限度減少高速存儲器工作過程中因數(shù)據(jù)位不齊而引起的速度上的損失且縮小存儲電路陣列大小的存儲電路陣列結構。
這項關于存儲電路陣列結構的專利申請是根據(jù)韓國專利申請18291/1995號提出的，這里也把該專利申請包括進來，供各種用途參考。
通常，半導體存儲器特別是動態(tài)隨機存取存儲器(RAM)，其體積隨著存儲器容量的增加而大幅度擴大。工藝技術的發(fā)展使總線的寬度顯著減小，從而增加了存儲電路在技術上的負擔。盡管如此，在未來的存儲器技術領域中，對高速的、耗電量小、字節(jié)寬的產(chǎn)品的需求將會不斷增長。作為對這種趨勢的回應，各色各樣的存儲器結構與連同提高性能有關的各種技術都在不斷地發(fā)展。


圖1示出了一般技術的數(shù)據(jù)通路和電路陣列。參看圖1，圖中示出了存儲單元陣列塊100、配置在兩存儲單元陣列之間的列解碼器40、朝各存儲單元陣列塊的芯片中心部分配置的行解碼器30、配置在存儲單元陣列塊100水平方向中心右側的數(shù)據(jù)輸入/輸出緩沖器4、和數(shù)據(jù)讀出放大器及數(shù)據(jù)輸；入驅動器2，該放大器及驅動器2將各個或多個數(shù)據(jù)/輸入線路1與開關裝置20連接起來。輸出數(shù)據(jù)線路3一直敷設到芯片的中心，與開關裝置20連接。這樣，一段或幾段數(shù)據(jù)就傳送到與數(shù)據(jù)輸入/輸出緩沖器4連接的數(shù)據(jù)總線5上。
在這種結構的存儲器中，當由存儲單元陣列塊100兩側邊的各單元存取數(shù)據(jù)時，兩段數(shù)據(jù)之間傳輸速度上的差別隨著存儲芯片容量的增加明顯變大。此外，由于各個或多個與存儲單元陣列塊100構制在一起的數(shù)據(jù)輸入/輸出線路1都配有數(shù)據(jù)讀出放大器2，因而大大增加了存儲電路陣列的面積。另外，為擴大帶寬而在存儲單元陣列中同時輸出多段數(shù)據(jù)時，必然需要擴大電路陣列的面積從而增加了耗電量。
因此，本發(fā)明的目的是提供一種能最大限度減小高速存儲器工作時傳輸速度因數(shù)據(jù)位之間不齊引起損失的存儲電路陣列結構。
本發(fā)明的另一個目的是提供一種在電路工作過程中無論在耗電量方面和電路陣列的面積方面都比高帶寬半導體器件中一般技術小的存儲電路陣列結構。
因此，為達到上述目的，本發(fā)明提供的半導體存儲器至少有四個存儲單元陣列塊，它們由多個存儲單元和行解碼器及列解碼器排成陣列構成，用以分別控制配置在各存儲單元陣列塊內的字線和位線，所述半導體存儲器包括輸入/輸出線路，供輸入/輸出存儲單元陣列塊的數(shù)據(jù)；輸入/輸出裝置，與輸入/輸出線路相連接，供控制和驅動數(shù)據(jù)的輸入/輸出；第一數(shù)據(jù)線路，供傳輸數(shù)據(jù)用，配置在一個存儲單元陣列塊的輸入/輸出裝置與另一個垂直于所述一個存儲單元陣列塊配置的存儲單元陣列塊的輸入/輸出裝置之間；第二數(shù)據(jù)線路，用以通過連接在水平方向配置的至少兩個存儲單元陣列塊的第一數(shù)據(jù)線路來傳輸數(shù)據(jù)；數(shù)據(jù)讀出放大器，與第二數(shù)據(jù)線路連接，供讀出和放大數(shù)據(jù)用；和數(shù)據(jù)輸出裝置，與數(shù)據(jù)讀出裝置連接，用以將放大后的數(shù)據(jù)輸出給外引線架。
圖1是一般技術的數(shù)據(jù)通路和電路陣列示意圖。
圖2是本發(fā)明的數(shù)據(jù)通路和電路陣列示意圖。
參看圖2，圖中示出了存儲單元陣列塊200。行解碼器30配置在兩個存儲單元陣列之間，供控制字線用；列解碼器40配置在各存儲單元陣列芯片的中心部分，從而最大限度地縮短了垂直配置的輸入/輸出線路7的數(shù)據(jù)通路。分別由這兩個存儲單元陣列塊構成的至少四個構件圍繞芯片的中心部分配置。芯片中心左右兩側的各存儲單元陣列塊構件都有各自的數(shù)據(jù)輸出小緩沖器(DO)，這是本發(fā)明的特點。
此外，與數(shù)據(jù)讀出放大器和各輸入/輸出線路相連接的一般技術相比，本發(fā)明設置了在讀出過程中起作用的開關裝置和在寫入過程中起作用的輸入/輸出驅動器。輸入/輸出開關和輸入/輸出驅動器8在各存儲單元陣列塊200中處于同樣的位置，與第一數(shù)據(jù)線路20連接，然后構成這樣一種形式的第二數(shù)據(jù)線組6第二數(shù)據(jù)線路15偏移一定距離，沿芯片中心部分的水平方向取向。這樣可以有效地最大限度減小兩獨立數(shù)據(jù)線路20之問傳輸速度的差異。
此外，通過將數(shù)據(jù)讀出放大器9和數(shù)據(jù)輸入/輸出緩沖器及輸出小緩沖器100配置在第二數(shù)據(jù)線路15的各中心部分，大大減小了各數(shù)據(jù)輸出小緩沖器之間在數(shù)據(jù)存取時間上的差異。存儲單元陣列塊制成上述結構，多個存儲單元按行地址和列地址選取的數(shù)據(jù)就可以加到輸入/輸出線路7上。這時，只有一個輸入/輸出開關和輸入/輸出驅動器8按地址而起作用，從而將輸入/輸出線路7與垂直第一數(shù)據(jù)線路20連接起來，使數(shù)據(jù)可以傳輸給數(shù)據(jù)讀出放大器9。因此，由于一個數(shù)據(jù)讀出放大器9共用四個或多個配置在各存儲單元陣列塊的輸入/輸出線路7，且有選擇地按地址輸入信息連接，因而數(shù)據(jù)讀出放大器9在整個存儲芯片中的數(shù)目比一般技術的減少了3/4。
鑒于未來半導體存儲器的發(fā)展趨勢是在諸如同步DRAM之類可以同時讀/寫大量數(shù)據(jù)的存儲器中實現(xiàn)高帶寬，因而配置在存儲單元陣列中的輸入/輸出線路其數(shù)量會大幅度增加。于是，隨著輸入/輸出線路數(shù)量的增加，需要象輸入/輸出讀出放大器或輸入/輸出驅動器之類的輸入/輸出線路控制電路。所以，在高帶寬的半導體存儲器中，本發(fā)明具有這樣的作用，即可以制取總面積較小，電路工作期間耗電量小的半導體存儲器。
不言而喻，本發(fā)明并不局限于本說明書所公開的作為本發(fā)明最佳實施例的特殊實施例，除所附權利要求書中所述之外，本發(fā)明不局限于本說明書所舉的一些具體實施例。
權利要求
1.一種半導體存儲器，至少有四個存儲單元陣列塊，它們由多個存儲單元和行解碼器及列解碼器排成陣列構成，用以分別控制配置在各存儲單元陣列塊內的字線和位線，所述半導體存儲器包括輸入/輸出線路，供輸入/輸出所述存儲單元陣列塊的數(shù)據(jù)；輸入/輸出裝置，與所述輸入/輸出線路相連接，供控制和驅動數(shù)據(jù)的輸入/輸出；第一數(shù)據(jù)線路，供傳輸數(shù)據(jù)用，配置在一個存儲單元陣列塊的所述輸入/輸出裝置與另一個垂直于所述一個存儲單元陣列塊配置的存儲單元陣列塊的所述輸入/輸出裝置之間；第二數(shù)據(jù)線路，用以通過連接在水平方向配置的至少兩個存儲單元陣列塊的所述第一數(shù)據(jù)線路來傳輸數(shù)據(jù)；數(shù)據(jù)讀出放大器，與所述第二數(shù)據(jù)線路連接，供讀出和放大數(shù)據(jù)用；和數(shù)據(jù)輸出裝置，與所述數(shù)據(jù)讀出裝置連接，用以將放大后的數(shù)據(jù)輸出給外引線架。
2.如權利要求1所述的半導體存儲器，其特征在于，所述輸入/輸出裝置由一個輸入/輸出開關和一個輸入/輸出驅動器組成。
3.如權利要求1所述的半導體存儲器，其特征在于，所述數(shù)據(jù)輸出裝置由一個數(shù)據(jù)輸入/輸出出緩沖器和一個數(shù)據(jù)輸出小緩沖器組成。
4.一種半導體存儲器，至少有兩個存儲單元陣列塊，它們由多個排成陣列的存儲單元構成，并垂直于一個小緩沖器層，還有一個列解碼器，供控制配置在各所述存儲單元陣列塊內的位線，所述半導體存儲器包括輸入/輸出線路，供輸入/輸出所述存儲單元陣列塊的數(shù)據(jù)；輸入/輸出裝置，與所述輸入/輸出線路相連接，供控制和驅動數(shù)據(jù)的輸入/輸出；第一數(shù)據(jù)線路，供傳輸數(shù)據(jù)用，配置在一個存儲單元陣列塊的所述輸入/輸出裝置與另一個垂直于所述一個存儲單元陣列塊配置的存儲單元陣列塊的所述輸入/輸出裝置之間；第二數(shù)據(jù)線路，用以通過連接在水平方向配置的至少兩個存儲單元陣列塊的所述第一數(shù)據(jù)線路來傳輸數(shù)據(jù)；其中所述第一數(shù)據(jù)線路與所述小緩沖器層之間的所述存儲單元陣列塊的所述輸入/輸出裝置連接。
5.如權利要求4所述的半導體存儲器，其特征在于，所述輸入/輸出裝置由一個數(shù)據(jù)讀出放大器和一個寫入驅動器組成。
6.如權利要求4所述的半導體存儲器，其特征在于，所述數(shù)據(jù)輸出裝置由一個數(shù)據(jù)輸入/輸出緩沖器和一個數(shù)據(jù)輸出小緩沖器組成。
7.如權利要求4所述的半導體存儲器，其特征在于，它包括至少4個或8個所述存儲單元陣列塊。
全文摘要
一種半導體存儲器，至少有四個存儲單元陣列塊，它們由存儲單元、行和列解碼器陣列構成，以分別控制陣列塊內的字線和位線。該存儲器包括輸入/輸出線路；輸入/輸出裝置，供控制和驅動數(shù)據(jù)的輸入/輸出；第一數(shù)據(jù)線路，供傳輸數(shù)據(jù)；第二數(shù)據(jù)線路，連接至少兩個陣列塊的第一數(shù)據(jù)線路來傳輸數(shù)據(jù)；數(shù)據(jù)讀出放大器，供讀出和放大數(shù)據(jù)；數(shù)據(jù)輸出裝置，用以將放大的數(shù)據(jù)輸出給外引線架。本發(fā)明可以制取總面積和耗電量小的半導體存儲器。
文檔編號G11C7/10GK1147675SQ9610829
公開日1997年4月16日 申請日期1996年6月29日 優(yōu)先權日1995年6月29日
發(fā)明者柳濟煥, 李中和 申請人:三星電子株式會社