基于串聯(lián)晶體管型的改進的差分架構(gòu)Nor flash存儲單元的制作方法
【專利摘要】本發(fā)明公開了一種基于串聯(lián)晶體管型的改進的差分架構(gòu)Nor?flash存儲單元，包括一個由PMOS晶體管和浮柵晶體管組成的兩管串聯(lián)型Nor?flash單元，浮柵晶體管的漏極與PMOS晶體管的源極相連，特別地，增加一條由另一個組成結(jié)構(gòu)相同的兩管串聯(lián)型Nor?flash單元組成的支路，形成差分對稱結(jié)構(gòu)，兩條支路的位線作為一組差分對輸入到靈敏放大器中，對比讀出數(shù)據(jù)。本發(fā)明采用差分結(jié)構(gòu)，減小管子尺寸，表面上管子的數(shù)目增加了一倍，整體上對管子的要求降低，存儲單元面積變化不會很大；制造工藝與傳統(tǒng)制造工藝相兼容，減小了設(shè)計難度，對低容量應(yīng)用，面積減小，成本降低；采用差分輸入方案，不需要設(shè)置基準(zhǔn)電壓源，擴大了可區(qū)分的電流范圍，工作電壓，溫度范圍擴大，可靠性增強。
【專利說明】基于串聯(lián)晶體管型的改進的差分架構(gòu)Nor flash存儲單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及Nor flash存儲器領(lǐng)域，具體涉及一種基于串聯(lián)晶體管型的改進的差分架構(gòu)Nor flash存儲單元。
【背景技術(shù)】
[0002]NOR Flash是一種非易失性的存儲器，具有存儲容量大、數(shù)據(jù)保存時間長的特點，其擦寫次數(shù)多達(dá)10萬次，數(shù)據(jù)更新速度比EEPROM要快很多，在斷電的情況下也能保存數(shù)據(jù)，常用來保存一些重要的配置信息。應(yīng)用程序可以直接在NOR Flash內(nèi)運行，用戶不必把代碼再讀到RAM中運行。NOR Flash的傳輸效率很高，在小容量時具有很高的成本效益。
[0003]Intel于1988年首先開發(fā)出NOR flash技術(shù)FLASH技術(shù)是采用特殊的浮柵場效應(yīng)管作為存儲單元。這種場效應(yīng)管的結(jié)構(gòu)與普通場管有很大區(qū)別。它具有兩個柵極，一個如普通場效應(yīng)管柵極一樣，用導(dǎo)線引出，稱為“選擇柵”;另一個則處于二氧化硅的包圍之中不與任何部分相連，這個不與任何部分相連的柵極稱為“浮柵”。通常情況下，浮柵不帶電荷，則場效應(yīng)管處于不導(dǎo)通狀態(tài)，場效應(yīng)管的漏極電平為高，則表示數(shù)據(jù)I。編程時，場效應(yīng)管的漏極和選擇柵都加上較高的編程電壓，源極則接地，利用了熱電子效應(yīng)，使得信息得以保存。擦除時，源極加上較高的編程電壓，選擇柵接地，漏極開路。根據(jù)隧道效應(yīng)和量子力學(xué)的原理，浮柵上的電子將穿過勢壘到達(dá)源極，浮柵上沒有電子后，就意味著信息被擦除了。
[0004]在專利US7348237B2中，提出了一種垂直柵結(jié)構(gòu)的存儲單元，將浮柵晶體管垂直地放置在基底之上，該浮柵晶體管包括第一源漏區(qū)和第二源漏區(qū)以及它們之間的溝道區(qū)。浮柵通過柵氧化物與溝道隔離，控制柵通過柵氧化物與浮柵隔離，源線在臨近浮柵晶體管的溝道中形成并連接到第一源漏區(qū)，傳輸線連接到第二源漏區(qū)，字線連接到控制柵并垂直于源線。這種結(jié)構(gòu)的存儲單元所占面積很小，每個管子只占2F，比傳統(tǒng)的Nor flash占用面積小一倍，增加了儲存密度，提升了存儲速度。但是，這是設(shè)計與傳統(tǒng)的Nor flash工藝不符，設(shè)計難度加大，成本增多。
[0005]MLC(Mult1-level Cell)技術(shù)，這是INTEL提出的一種旨在提高存儲密度的新技術(shù)。通常數(shù)據(jù)存儲中存在一個閾值電壓，低于這個電壓表示數(shù)據(jù)0，高于這個電壓表示數(shù)據(jù)1，所以一個基本存儲單元(即一個場效應(yīng)管)可存儲一位數(shù)據(jù)(O或者I)?，F(xiàn)在將閾值電壓變?yōu)?種，則一個基本存儲單元可以輸出四種不同的電壓，令這四種電壓分別對應(yīng)二進制數(shù)據(jù)00、01、10、11，則可以看出，每個基本存儲單元一次可存儲兩位數(shù)據(jù)(00或者01或者10或者11)。如果閾值電壓變?yōu)?種，則一個基本存儲單元一次可存儲3位數(shù)據(jù)。閾值電壓越多，則一個基本存儲單元可存儲的數(shù)據(jù)位數(shù)也越多。這樣一來，存儲密度大大增加，同樣面積的硅片上就可以做到更大的存儲容量。不過閾值電壓越多，干擾也就越嚴(yán)重，對設(shè)計工藝的要求很高。
[0006]在專利US6，307，781中，英飛凌公司提出了一種統(tǒng)一的溝道擦除/編程方法，把flash存儲器陣列中的存儲單元的源端連接起來。運用FN穿隧機理,使載荷子通過柵氧化層由溝道區(qū)進入浮柵，達(dá)到編程目的。由于源端是連在一起的，存儲設(shè)備的柵極需要施加最負(fù)電壓，比如-3V，通過共源線來選擇不同的位線。由于在編程過程中有這種偏置條件，編程禁止電壓(3?4V)用來隔離存儲設(shè)備。然而，如果存儲單元中的溝道長度按比例縮小，漏端便會產(chǎn)生漏電流。因此，存儲單元將變得很大，存儲密度降低。
[0007]在專利US6980472中，提出了串聯(lián)晶體管結(jié)構(gòu)的Nor flash存儲單元，由一個存儲晶體管和一個選擇晶體管組成，其中存儲晶體管是浮柵晶體管。當(dāng)選擇柵從第一電壓轉(zhuǎn)到第二電壓時使存儲柵浮置。具中，第一電壓低于第二電壓。在寫入數(shù)據(jù)時用到了熱電子注入，擦除時用到了隧道效應(yīng)。由于要產(chǎn)生熱電子，在編程時就需要更大的編程電流。該器件相鄰存儲狀態(tài)間的電流差很小，使得管子的可靠性降低。
[0008]有鑒于此,有必要提出一種改進的Nor flash存儲單元結(jié)構(gòu)來優(yōu)化這些問題。

【發(fā)明內(nèi)容】

[0009]針對現(xiàn)有技術(shù)中的不足，本發(fā)明提供了一種基于串聯(lián)晶體管型的改進的差分架構(gòu)Nor flash存儲單元,在傳統(tǒng)串聯(lián)晶體管型Nor flash存儲單元的基礎(chǔ)上,讀取時采用兩條支路對比輸入差分放大器，避免了采用基準(zhǔn)電路帶來的準(zhǔn)確性問題，極大地提高了讀取的穩(wěn)定性。
[0010]傳統(tǒng)的串聯(lián)晶體管型構(gòu)架包括一個由PMOS晶體管和浮柵晶體管組成的兩管串聯(lián)型Nor flash單元，PMOS晶體管作為選通晶體管，PMOS晶體管的柵極作為整體器件的選擇柵，PMOS晶體管的漏極作為整體器件的位線；浮柵晶體管作為存儲晶體管，包括一個浮柵和一個控制柵，控制柵作為整體器件的字線，浮柵晶體管的源極作為整體器件的源線，浮柵晶體管的漏極與PMOS晶體管的源極相連。
[0011]在上述傳統(tǒng)串聯(lián)晶體管型構(gòu)架的基礎(chǔ)上，增加一條由另一個兩管串聯(lián)型Norflash單元組成的支路，形成差分對稱結(jié)構(gòu)，兩條支路的位線作為一組差分對輸入到靈敏放大器中，然后對比讀出數(shù)據(jù)。另一個兩管串聯(lián)型Nor flash單元，也是由一個PMOS晶體管和一個浮柵晶體管以相同的連接方式組成，浮柵晶體管的漏極與PMOS晶體管的源極相連。所述兩管串聯(lián)型Nor flash單元的上部設(shè)置位線BL控制電路模塊和靈敏放大電路模塊，該位線BL控制電路模塊和靈敏放大電路模塊包括另外一個編譯碼電路，提供電壓信號，同時靈敏放大電路還承擔(dān)讀取數(shù)據(jù)的任務(wù)；所述兩管串聯(lián)型Nor flash單元的下部設(shè)置源線SL控制電路模塊，該源線SL控制電路模塊包括一個編譯碼電路，通過地址信號控制，同時承擔(dān)編程時提供電源的任務(wù)。
[0012]有益效果:
[0013]本發(fā)明采用差分結(jié)構(gòu)，減小管子尺寸，表面上管子的數(shù)目增加了一倍，整體上對管子的要求降低，存儲單元的面積變化不會很大；制造工藝與傳統(tǒng)的Nor flash制造工藝相兼容，減小了設(shè)計難度，對低容量應(yīng)用，面積減小，成本降低；采用差分輸入方案，不需要設(shè)置基準(zhǔn)電壓源，擴大了可區(qū)分的電流范圍，工作電壓，溫度范圍擴大，可靠性增強。
[0014]上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，并可依照說明書的內(nèi)容予以實施，以下以本發(fā)明的較佳實施例并配合附圖詳細(xì)說明如后。本發(fā)明的【具體實施方式】由以下實施例及其附圖詳細(xì)給出。
【專利附圖】

【附圖說明】[0015]圖1為串聯(lián)晶體管型的Nor flash存儲單元。
[0016]圖2為基于串聯(lián)晶體管型的改進的差分架構(gòu)Nor flash存儲單元。
【具體實施方式】
[0017]實施例1
[0018]如圖1所示，傳統(tǒng)的串聯(lián)晶體管型構(gòu)架由一個普通的PMOS管與一個浮柵晶體管組成，PMOS晶體管作為選通晶體管，PMOS管柵極作為整體器件的選擇柵，PMOS管的漏極作為整體器件的位線；浮柵晶體管作為存儲晶體管，包括一個浮柵和一個控制柵，控制柵作為整體器件的字線，浮柵晶體管的源極作為整體器件的源線，浮柵晶體管的漏極與PMOS晶體管的源極相連。結(jié)合圖2所示，本發(fā)明在傳統(tǒng)的串聯(lián)晶體管型架構(gòu)的基礎(chǔ)上，采用差分對稱結(jié)構(gòu)，每條支路由一個兩管串聯(lián)型Nor flash單元組成，兩條支路的位線作為一組差分對輸入到靈敏放大器中，然后對比讀出數(shù)據(jù)。
[0019]結(jié)合圖2所示，本發(fā)明的一種基于串聯(lián)晶體管型的改進的差分架構(gòu)Nor flash存儲單元，存儲單元電路主要包括四個晶體管，其中晶體管Ml和浮柵晶體管M2構(gòu)成一個串聯(lián)晶體管型Nor flash單元，同理晶體管M3和浮柵晶體管M4也構(gòu)成一個同樣的串聯(lián)晶體管型Nor flash單元,它們整體采用對稱結(jié)構(gòu)組成了差分型Nor flash存儲單元。其中Ml和M3作為選通晶體管，通過柵極施加的信號Vsg控制。M2和M4作為存儲晶體管。最上面的是位線BL控制電路模塊和靈敏放大電路模塊，該模塊包括另外一個編譯碼電路，提供電壓信號，同時靈敏放大電路還承擔(dān)讀取數(shù)據(jù)的重任。最下面的源線SL控制電路模塊，該模塊包括一個編譯碼電路，通過地址信號控制，同時承擔(dān)編程時提供電源的任務(wù)。
[0020]在擦除狀態(tài)時，CG上加上一個負(fù)電壓，他們的襯底加上相應(yīng)的高電壓，根據(jù)隧道效應(yīng)和量子力學(xué)的原理，浮柵上的電子將穿過勢壘到達(dá)源極，浮柵上沒有電子后，就意味著信息被擦除了。
[0021]編程狀態(tài)時，當(dāng)SG端給一個低電平時，Ml和M3導(dǎo)通，存儲單元工作。在CG端加上一個編程高壓VPP1，SLl接0，SL2接一個略低于VPPl的電壓VPP2，BL也接VPP2。這時左邊Ml和M2支路工作，利用熱電子效應(yīng)，電子被注入M2的浮柵FG1。由于浮柵為負(fù)，控制柵為正，在存儲器電路中，SLl接0，所以相當(dāng)于場效應(yīng)管導(dǎo)通，漏極電平為低，即數(shù)據(jù)O被寫入。右邊支路M3和M4支路也工作，但是由于BL2接了電壓VPP2，電子沒有被注入M4的浮柵FG2，由于BL2與SL2都接的VPP2，所以M4不導(dǎo)通，M4的漏極仍然為高電平，被寫入I。這時我們定義整體差分存儲架構(gòu)被寫入O。同理，如果BL施加電壓VPP2，SLl接VPP2，SL2接0，則M2不導(dǎo)通，M2的漏極為高電平，被寫入1，而M4導(dǎo)通，M4的漏極位低電平，被寫入
O。這種情況下我們定義整體差分存儲架構(gòu)被寫入I。
[0022]讀取狀態(tài)時，SG端給低電平，Ml和M3導(dǎo)通，存儲單元工作。在CG上施加一個讀取電壓VCC，SL接低電平，BL端接一個電壓VSS，保證M2和M4都導(dǎo)通。浮柵在沒有電子的狀態(tài)下(數(shù)據(jù)為I)下，源極和漏極之間由于大量的電子流動，就會產(chǎn)生電流。而浮柵有電子的狀態(tài)(數(shù)據(jù)位O)下，溝道中傳導(dǎo)的電子就會減少，因為施加在柵極的電壓被浮柵電子吸收后，很難對溝道產(chǎn)生影響。把Il和12輸入靈敏放大器，如果11〈12，則讀出O ;如果11>12，則讀出I。
[0023]以上所述，僅是本發(fā)明的較佳實施案例，并非對本發(fā)明作任何限制，凡是根據(jù)本發(fā)明實質(zhì)對以上實施例所作的任何簡單修改、變更、采用類似的方式替代以及等效結(jié)構(gòu)的變化，均仍屬于本發(fā)明技術(shù)方案的保護范圍內(nèi)。
【權(quán)利要求】
1.基于串聯(lián)晶體管型的改進的差分架構(gòu)Norflash存儲單元，包括一個由PMOS晶體管和浮柵晶體管組成的兩管串聯(lián)型Nor flash單元，所述浮柵晶體管的漏極與PMOS晶體管的源極相連，其特征在于，增加一條由另一個兩管串聯(lián)型Nor flash單元組成的支路，形成差分對稱結(jié)構(gòu)，兩條支路的位線作為一組差分對輸入到靈敏放大器中，然后對比讀出數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的基于串聯(lián)晶體管型的改進的差分架構(gòu)Norflash存儲單元，其特征在于，所述另一個兩管串聯(lián)型Nor flash單元，也是由一個PMOS晶體管和一個浮柵晶體管組成，浮柵晶體管的漏極與PMOS晶體管的源極相連。
3.根據(jù)權(quán)利要求1或2所述的基于串聯(lián)晶體管型的改進的差分架構(gòu)Norflash存儲單元，其特征在于，在每個兩管串聯(lián)型Nor flash單元中，PMOS晶體管的柵極作為整體器件的選擇柵，PMOS管的漏極作為整體器件的位線。
4.根據(jù)權(quán)利要求1或2所述的基于串聯(lián)晶體管型的改進的差分架構(gòu)Norflash存儲單元，其特征在于，在每個兩管串聯(lián)型Nor flash單元中，浮柵晶體管作為存儲晶體管，包括一個浮柵和一個控制柵，控制柵作為整體器件的字線，浮柵晶體管的源極作為整體器件的源線。
5.根據(jù)權(quán)利要求1或2所述的基于串聯(lián)晶體管型的改進的差分架構(gòu)Norflash存儲單元，其特征在于，所述兩管串聯(lián)型Nor flash單元的上部設(shè)置位線BL控制電路模塊和靈敏放大電路模塊。
6.根據(jù)權(quán)利要求5所述的基于串聯(lián)晶體管型的改進的差分架構(gòu)Norflash存儲單元，其特征在于，所述位線BL控制電路模塊和靈敏放大電路模塊包括另外一個編譯碼電路。
7.根據(jù)權(quán)利要求1所述的基于串聯(lián)晶體管型的改進的差分架構(gòu)Norflash存儲單元，其特征在于，所述兩管串聯(lián)型Nor flash單元的下部設(shè)置源線SL控制電路模塊。
8.根據(jù)權(quán)利要求7所述的基于串聯(lián)晶體管型的改進的差分架構(gòu)Norflash存儲單元，其特征在于，所述源線SL控制電路模塊包括一個編譯碼電路，通過地址信號控制。
【文檔編號】G11C16/06GK103456359SQ201310393042
【公開日】2013年12月18日 申請日期:2013年9月3日 優(yōu)先權(quán)日:2013年9月3日
【發(fā)明者】翁宇飛, 李力南 申請人:蘇州寬溫電子科技有限公司