專利名稱：一種多讀單寫(xiě)片內(nèi)存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計(jì)技術(shù)領(lǐng)域，特別是一種多讀單寫(xiě)片內(nèi)存儲(chǔ)器。
背景技術(shù)：
在大規(guī)模集成電路設(shè)計(jì)中，幾乎所有的芯片都具有片內(nèi)存儲(chǔ)器，以提供快速訪問(wèn)的片內(nèi)數(shù)據(jù)存儲(chǔ)空間。片內(nèi)存儲(chǔ)器最重要的兩個(gè)要素是速度和成本(面積)。常見(jiàn)的片內(nèi)存儲(chǔ)器有SRAM、鎖存器陣列和寄存器文件3種。依據(jù)速度和成本的考慮，隨著存儲(chǔ)容量的減少，所采用的存儲(chǔ)器依次為SRAM、鎖存器陣列和寄存器文件。在數(shù)據(jù)通路中，通常需要大量的小容量緩存存儲(chǔ)器，該小容量緩存存儲(chǔ)器一般都用鎖存器陣列或寄存器文件實(shí)現(xiàn)。比如CPU內(nèi)的寄存器文件。這些緩存存儲(chǔ)器一般支持多端口讀寫(xiě)，特別是一讀一寫(xiě)(IRlW)的雙端口類型。雖然單個(gè)緩存存儲(chǔ)器的面積較小，但是由于它們的數(shù)量眾多，在整個(gè)芯片面積中占據(jù)了可觀的比例。又由于它們被使用在數(shù)據(jù)通路中直接參與核心運(yùn)算，它們的速度對(duì)芯片的性能有重大影響。在存儲(chǔ)容量不是特別小時(shí)，鎖存器陣列通常比寄存器文件面積更小， 但是它們速度較慢，并且不能像寄存器那樣支持同一個(gè)存儲(chǔ)單元的同時(shí)讀寫(xiě)。相反，寄存器文件的存儲(chǔ)單元為單個(gè)寄存器，至少在存儲(chǔ)單元上消耗比鎖存器更大的面積，這也是導(dǎo)致當(dāng)容量增大時(shí)，寄存器文件不再有吸引力的一個(gè)重要原因。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問(wèn)題有鑒于此，本發(fā)明的主要目的在于提供一種多讀單寫(xiě)片內(nèi)存儲(chǔ)器，以實(shí)現(xiàn)接近鎖存器的存儲(chǔ)單元面積，同時(shí)保持寄存器文件的讀寫(xiě)特點(diǎn)，即任一讀端口可以和寫(xiě)端口在同一個(gè)時(shí)鐘周期內(nèi)訪問(wèn)同一個(gè)存儲(chǔ)單元。( 二 )技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種多讀單寫(xiě)片內(nèi)存儲(chǔ)器，包括一個(gè)寫(xiě)地址譯碼器、d(d> I)個(gè)門(mén)控時(shí)鐘邏輯電路、第一級(jí)d個(gè)主鎖存器、η個(gè)d輸入級(jí)間傳輸電路、第二級(jí) η個(gè)從鎖存器、讀數(shù)據(jù)輸出通路、以及一個(gè)讀地址譯碼及相同地址判斷模塊，其中，如果所述第一級(jí)d個(gè)主鎖存器為負(fù)鎖存器，則所述第二級(jí)η個(gè)從鎖存器為正鎖存器；如果所述第一級(jí) d個(gè)主鎖存器為正鎖存器，則所述第二級(jí)η個(gè)從鎖存器為負(fù)鎖存器。上述方案中，所述寫(xiě)地址譯碼器根據(jù)寫(xiě)地址和寫(xiě)使能輸入產(chǎn)生d位的獨(dú)熱碼信號(hào)，作為所述d個(gè)門(mén)控時(shí)鐘邏輯電路的使能輸入端。上述方案中，所述d個(gè)門(mén)控時(shí)鐘邏輯電路的時(shí)鐘輸入端連接于該多讀單寫(xiě)片內(nèi)存儲(chǔ)器的輸入時(shí)鐘，其輸出的門(mén)控時(shí)鐘分別作為所述第一級(jí)d個(gè)主鎖存器的時(shí)鐘輸入。上述方案中，所述第一級(jí)d個(gè)主鎖存器的輸入為該多讀單寫(xiě)片內(nèi)存儲(chǔ)器的寫(xiě)數(shù)據(jù)輸入，每一個(gè)主鎖存器的輸出都分別連接到每一個(gè)級(jí)間傳輸電路的相同位置的輸入端口。上述方案中，對(duì)于所述η個(gè)d輸入級(jí)間傳輸電路中的任意一個(gè)，其每一個(gè)輸入端都有一個(gè)可控的開(kāi)關(guān)，開(kāi)關(guān)打開(kāi)時(shí)，輸入信號(hào)導(dǎo)通；開(kāi)關(guān)關(guān)閉時(shí)，輸入信號(hào)關(guān)斷。上述方案中，所述η個(gè)d輸入級(jí)間傳輸電路的輸出分別連接到所述第二級(jí)η個(gè)從鎖存器的數(shù)據(jù)輸入端。上述方案中，所述第二級(jí)η個(gè)從鎖存器的輸入時(shí)鐘是該多讀單寫(xiě)片內(nèi)存儲(chǔ)器輸入時(shí)鐘，其輸出都連接到所述讀數(shù)據(jù)輸出通路。上述方案中，所述讀數(shù)據(jù)輸出通路有η個(gè)輸出分別連接到η個(gè)I比特讀數(shù)據(jù)輸出端口。上述方案中，所述讀地址譯碼及相同地址判斷模塊的輸入為η個(gè)讀地址，產(chǎn)生d個(gè)選通信號(hào)，其中僅有X(X <= η)個(gè)選通信號(hào)為有效電平，當(dāng)有多個(gè)讀地址相同時(shí)，只產(chǎn)生I 個(gè)有效選通信號(hào)，d個(gè)選通信號(hào)分別連接到每一個(gè)級(jí)間傳輸電路的d個(gè)輸入端的可控開(kāi)關(guān)上；同時(shí)產(chǎn)生輸出控制信號(hào)，輸入到所述讀數(shù)據(jù)輸出通路。上述方案中，在所述讀地址譯碼及相同地址判斷模塊的控制下，讀地址不與其它讀地址相同的讀數(shù)據(jù)端口的輸出來(lái)自相應(yīng)的從鎖存器輸出，讀地址與其它讀地址相同但相應(yīng)選通信號(hào)有效的讀數(shù)據(jù)端口的輸出來(lái)自相應(yīng)的從鎖存器輸出，讀地址與其它讀地址相同但相應(yīng)選通信號(hào)無(wú)效的讀數(shù)據(jù)端口的輸出來(lái)自相同地址的選通信號(hào)有效的端口相應(yīng)的從鎖存器輸出。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果I、本發(fā)明提供的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，存儲(chǔ)器的面積由主鎖存器主導(dǎo)。當(dāng)d較大時(shí)，從鎖存器的面積可以忽略。當(dāng)使用二維結(jié)構(gòu)構(gòu)成位寬為w的存儲(chǔ)器時(shí)，w個(gè)一維1-bit 存儲(chǔ)器共享寫(xiě)地址譯碼器、讀地址譯碼及相同地址判斷模塊、以及門(mén)控時(shí)鐘邏輯。因此，其面積和鎖存器陣列相當(dāng)，比寄存器文件小，實(shí)現(xiàn)了接近鎖存器的存儲(chǔ)單元面積，同時(shí)保持寄存器文件的讀寫(xiě)特點(diǎn)，即任一讀端口可以和寫(xiě)端口在同一個(gè)時(shí)鐘周期內(nèi)訪問(wèn)同一個(gè)存儲(chǔ)單2、本發(fā)明提供的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，具有類似于寄存器文件的讀些時(shí)序，因此允許同一個(gè)存儲(chǔ)單元同時(shí)被讀取和寫(xiě)入，從而在某些計(jì)算中節(jié)省時(shí)鐘周期。3、本發(fā)明提供的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，由于使用了較少的晶體管，以及內(nèi)嵌的門(mén)控時(shí)鐘，存儲(chǔ)器的功耗應(yīng)比未采用低功耗設(shè)計(jì)的鎖存器陣列和寄存器文件都低。


圖構(gòu)示意圖
圖示意圖
圖
2是依照本發(fā)明第一實(shí)施例的深度為4數(shù)據(jù)位寬為Ibit的IRlW存儲(chǔ)器的結(jié)構(gòu)示意圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明提供的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，是一種nRlW(n>= I)多端口存儲(chǔ)器，該nRlW 多端口存儲(chǔ)器的結(jié)構(gòu)如圖I所示，其深度為d (d > = 2)，寬度為lbit，該nRlW多端口存儲(chǔ)器的輸入包括一個(gè)輸入時(shí)鐘、一個(gè)寫(xiě)地址、一個(gè)Ibit寫(xiě)數(shù)據(jù)、一個(gè)寫(xiě)使能信號(hào)、η個(gè)讀地址； 該nRlW多端口存儲(chǔ)器的輸出包括n個(gè)Ibit讀數(shù)據(jù)。參照?qǐng)D1，該nRlW多端口存儲(chǔ)器由兩級(jí)構(gòu)成，第一級(jí)的核心部件是d個(gè)主鎖存器， 第二級(jí)的核心部件是η個(gè)從鎖存器。兩級(jí)共用同一個(gè)輸入時(shí)鐘，在兩級(jí)之間存在η個(gè)級(jí)間傳輸電路。每一個(gè)級(jí)間傳輸電路有d個(gè)輸入,分別通過(guò)一個(gè)可控開(kāi)關(guān)電連接到一個(gè)主鎖存器的輸出。每一個(gè)級(jí)間傳輸電路有一個(gè)輸出，分別連接到一個(gè)從鎖存器的輸入。如果主鎖存器為負(fù)鎖存器，則從鎖存器為正鎖存器。如果主鎖存器為正鎖存器，則從鎖存器為負(fù)鎖存器。由于兩種主從鎖存器搭配產(chǎn)生的是對(duì)偶的結(jié)構(gòu)，為方便起見(jiàn)，下面只敘述主鎖存器為負(fù)鎖存器的情形。另外，電平的O和I也是對(duì)偶的，以下只敘述I為有效的情況。第一級(jí)還包括寫(xiě)地址譯碼器和門(mén)控時(shí)鐘電路。寫(xiě)地址譯碼器根據(jù)寫(xiě)地址和寫(xiě)使能輸入產(chǎn)生d位的獨(dú)熱碼信號(hào)，作為d個(gè)門(mén)控時(shí)鐘邏輯電路的使能輸入端，這d個(gè)門(mén)控時(shí)鐘邏輯電路的時(shí)鐘輸入是存儲(chǔ)器輸入時(shí)鐘，所輸出的門(mén)控時(shí)鐘信號(hào)分別作為第一級(jí)主鎖存器的時(shí)鐘信號(hào)輸入。而主鎖存器的數(shù)據(jù)輸入則為存儲(chǔ)器的寫(xiě)數(shù)據(jù)。第一級(jí)負(fù)責(zé)完成數(shù)據(jù)的寫(xiě)入過(guò)程。其過(guò)程如下I、寫(xiě)地址譯碼器根據(jù)寫(xiě)地址和寫(xiě)使能進(jìn)行寫(xiě)地址解碼。如果寫(xiě)使能信號(hào)為0，所有的輸出都為O。如果寫(xiě)使能信號(hào)為1，只有和寫(xiě)地址對(duì)應(yīng)的輸出為I。2、門(mén)控時(shí)鐘電路在得到寫(xiě)地址譯碼器輸出后，產(chǎn)生門(mén)控時(shí)鐘輸入信號(hào)。當(dāng)門(mén)控時(shí)鐘電路的使能輸入為O時(shí)，輸出始終為1，時(shí)鐘被關(guān)閉。當(dāng)門(mén)控時(shí)鐘電路的使能輸入為I時(shí)， 門(mén)控時(shí)鐘的輸出復(fù)制輸入時(shí)鐘信號(hào)，時(shí)鐘被打開(kāi)。3、主鎖存器米樣。門(mén)控時(shí)鐘輸入被打開(kāi)的那個(gè)主鎖存器在它的輸入時(shí)鐘為O時(shí)， 采樣輸入數(shù)據(jù)。在時(shí)鐘的上升沿將輸入鎖存。其它主鎖存器始終保持在鎖存狀態(tài)。寫(xiě)地址應(yīng)至少維持一個(gè)時(shí)鐘周期后再發(fā)生變化。寫(xiě)地址改變導(dǎo)致的門(mén)控時(shí)鐘使能輸入的改變應(yīng)該發(fā)生在存儲(chǔ)器輸入時(shí)鐘為I時(shí)。這樣，門(mén)控時(shí)鐘的輸出不會(huì)發(fā)生變化。并且，所有主鎖存器都在此時(shí)處于鎖存狀態(tài)。寫(xiě)數(shù)據(jù)需要滿足建立時(shí)間和保持時(shí)間的要求。為了滿足上述要求，寫(xiě)地址和寫(xiě)數(shù)據(jù)應(yīng)和存儲(chǔ)器輸入時(shí)鐘的上升沿同步。第二級(jí)還包括讀數(shù)據(jù)輸出通路和讀地址譯碼及相同地址判斷模塊。讀地址譯碼及相同地址判斷模塊的輸入為η個(gè)讀地址，產(chǎn)生選通信號(hào)和輸出控制信號(hào)。其中，d個(gè)選通信號(hào)控制η個(gè)級(jí)間傳輸電路的輸入開(kāi)關(guān)。第i個(gè)選通信號(hào)，控制所有級(jí)間傳輸電路的第i各輸入，對(duì)應(yīng)第一級(jí)第i個(gè)主鎖存器。除此之外，輸出控制信號(hào)控制η個(gè)從鎖存器的輸出到η 個(gè)讀數(shù)據(jù)輸出端口的數(shù)據(jù)輸出通路。第二級(jí)負(fù)責(zé)完成數(shù)據(jù)的讀出過(guò)程。對(duì)于η = I的情況，只存在一個(gè)讀數(shù)據(jù)端口，其過(guò)程為I、讀地址譯碼及相同地址判斷模塊解碼輸入的讀地址，并產(chǎn)生選通控制信號(hào)。只有和讀地址對(duì)應(yīng)的一個(gè)選通控制信號(hào)輸出為1，其余為O。2、選通信號(hào)為I會(huì)使得所控制的開(kāi)關(guān)打開(kāi)，與之對(duì)應(yīng)的第一級(jí)主鎖存器的輸出將通過(guò)級(jí)間傳輸電路到達(dá)第二級(jí)從鎖存器的輸入端。a)如果選通信號(hào)在時(shí)鐘為O時(shí)到達(dá)(應(yīng)接近上一個(gè)下降沿)，從鎖存器處于保持狀態(tài)，主鎖存器的輸出到達(dá)從鎖存器后不能立刻到達(dá)從鎖存器的輸出端，要等到始終上升沿到來(lái)后，從鎖存器對(duì)輸入采樣，其輸出才能發(fā)生變化。由存儲(chǔ)器外部來(lái)看，讀數(shù)據(jù)在讀地址發(fā)出后的下一個(gè)時(shí)鐘周期才開(kāi)始更新。等效于讀地址延遲一個(gè)時(shí)鐘周期起作用。這種情況下，讀數(shù)據(jù)傳播延遲較小，允許較高的時(shí)鐘頻率，但讀地址要提前給出。b)如果選通信號(hào)在時(shí)鐘為I時(shí)到達(dá)(應(yīng)接近上一個(gè)上升沿)，從鎖存器處于采樣狀態(tài)，主鎖存器的輸出經(jīng)過(guò)一段傳播后最終到達(dá)讀數(shù)據(jù)端口。由存儲(chǔ)器外部來(lái)看，讀數(shù)據(jù)在讀地址發(fā)出后的同一個(gè)時(shí)鐘周期開(kāi)始更新。這種情況下，讀數(shù)據(jù)傳播延遲較大，允許的時(shí)鐘頻率不高，但只要一個(gè)時(shí)鐘周期完成一個(gè)讀操作。對(duì)于η > I的情況，當(dāng)一個(gè)讀端口所對(duì)應(yīng)的讀地址不與其它讀地址沖突時(shí)，數(shù)據(jù)讀出過(guò)程和上述過(guò)程相同。當(dāng)有m個(gè)讀地址相同時(shí)，只有一個(gè)讀端口所對(duì)應(yīng)的級(jí)間傳輸電路被選通。輸出控制信號(hào)控制其它讀端口的輸出來(lái)自那個(gè)被選通的端口所對(duì)應(yīng)的從鎖存器。 這樣避免了相同讀地址導(dǎo)致同一個(gè)主鎖存器同時(shí)驅(qū)動(dòng)多個(gè)級(jí)間傳輸電路的情況，保證一致的產(chǎn)播延時(shí)。當(dāng)讀地址和寫(xiě)地址相同時(shí)，所涉及的主從鎖存器構(gòu)成一般的邊沿觸發(fā)寄存器，新的數(shù)據(jù)在時(shí)鐘上升沿寫(xiě)入主鎖存器，在此之前，因?yàn)閺逆i存器的鎖存，讀端口輸出的是舊的數(shù)據(jù)。這樣允許在同一個(gè)時(shí)鐘周期對(duì)同一個(gè)存儲(chǔ)單元同時(shí)讀寫(xiě)而不產(chǎn)生時(shí)序錯(cuò)誤。除了上述時(shí)序要求，最重要的是級(jí)間傳輸電路的設(shè)計(jì)。當(dāng)d較大時(shí)，應(yīng)采用多級(jí)邏輯電路以降低電容負(fù)載，從而降低延遲和功耗。比如采用多級(jí)多路選通器(multiplexer)。 還可以采用上拉和下拉電路等等。實(shí)施例I :一個(gè)實(shí)施例是一個(gè)數(shù)據(jù)端口位寬為Ι-bit，存儲(chǔ)容量為4bit的IRlW雙端口存儲(chǔ)器，如附圖2所示。該存儲(chǔ)器的輸入輸出端口如下
端口名稱端口方向端口位寬端口說(shuō)明elk輸入I存儲(chǔ)器輸入時(shí)鐘信號(hào)wena輸入I存儲(chǔ)器寫(xiě)使能信號(hào)waddr輸入2存儲(chǔ)器寫(xiě)地址wdata輸入I存儲(chǔ)器寫(xiě)數(shù)據(jù)raddr輸入2存儲(chǔ)器讀地址rdata輸出I存儲(chǔ)器讀數(shù)據(jù)
該存儲(chǔ)器第一級(jí)包含一個(gè)寫(xiě)地址譯碼器、4個(gè)門(mén)控時(shí)鐘電路、和4個(gè)負(fù)鎖存器。寫(xiě)地址譯碼器的輸入是clk、wena和waddr,產(chǎn)生4個(gè)解碼后的和elk上升沿同步的地址控制輸出信號(hào)wl，w2, w3, w4。其邏輯關(guān)系如下面真值表所示
權(quán)利要求
1.一種多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，包括一個(gè)寫(xiě)地址譯碼器、d(d> I)個(gè)門(mén)控時(shí)鐘邏輯電路、第一級(jí)d個(gè)主鎖存器、η個(gè)d輸入級(jí)間傳輸電路、第二級(jí)η個(gè)從鎖存器、讀數(shù)據(jù)輸出通路、以及一個(gè)讀地址譯碼及相同地址判斷模塊，其中，如果所述第一級(jí)d個(gè)主鎖存器為負(fù)鎖存器，則所述第二級(jí)η個(gè)從鎖存器為正鎖存器；如果所述第一級(jí)d個(gè)主鎖存器為正鎖存器，則所述第二級(jí)η個(gè)從鎖存器為負(fù)鎖存器。
2.根據(jù)權(quán)利要求I所述的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，所述寫(xiě)地址譯碼器根據(jù)寫(xiě)地址和寫(xiě)使能輸入產(chǎn)生d位的獨(dú)熱碼信號(hào)，作為所述d個(gè)門(mén)控時(shí)鐘邏輯電路的使能輸入端。
3.根據(jù)權(quán)利要求I所述的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，所述d個(gè)門(mén)控時(shí)鐘邏輯電路的時(shí)鐘輸入端連接于該多讀單寫(xiě)片內(nèi)存儲(chǔ)器的輸入時(shí)鐘，其輸出的門(mén)控時(shí)鐘分別作為所述第一級(jí)d個(gè)主鎖存器的時(shí)鐘輸入。
4.根據(jù)權(quán)利要求I所述的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，所述第一級(jí)d個(gè)主鎖存器的輸入為該多讀單寫(xiě)片內(nèi)存儲(chǔ)器的寫(xiě)數(shù)據(jù)輸入，每一個(gè)主鎖存器的輸出都分別連接到每一個(gè)級(jí)間傳輸電路的相同位置的輸入端口。
5.根據(jù)權(quán)利要求I所述的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，對(duì)于所述η個(gè)d輸入級(jí)間傳輸電路中的任意一個(gè)，其每一個(gè)輸入端都有一個(gè)可控的開(kāi)關(guān)，開(kāi)關(guān)打開(kāi)時(shí)，輸入信號(hào)導(dǎo)通；開(kāi)關(guān)關(guān)閉時(shí)，輸入信號(hào)關(guān)斷。
6.根據(jù)權(quán)利要求I所述的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，所述η個(gè)d輸入級(jí)間傳輸電路的輸出分別連接到所述第二級(jí)η個(gè)從鎖存器的數(shù)據(jù)輸入端。
7.根據(jù)權(quán)利要求I所述的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，所述第二級(jí)η個(gè)從鎖存器的輸入時(shí)鐘是該多讀單寫(xiě)片內(nèi)存儲(chǔ)器輸入時(shí)鐘，其輸出都連接到所述讀數(shù)據(jù)輸出通路。
8.根據(jù)權(quán)利要求I所述的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，所述讀數(shù)據(jù)輸出通路有η 個(gè)輸出分別連接到η個(gè)I比特讀數(shù)據(jù)輸出端口。
9.根據(jù)權(quán)利要求I所述的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，所述讀地址譯碼及相同地址判斷模塊的輸入為η個(gè)讀地址，產(chǎn)生d個(gè)選通信號(hào)，其中僅有X (X <= η)個(gè)選通信號(hào)為有效電平，當(dāng)有多個(gè)讀地址相同時(shí)，只產(chǎn)生I個(gè)有效選通信號(hào)，d個(gè)選通信號(hào)分別連接到每一個(gè)級(jí)間傳輸電路的d個(gè)輸入端的可控開(kāi)關(guān)上；同時(shí)產(chǎn)生輸出控制信號(hào),輸入到所述讀數(shù)據(jù)輸出通路。
10.根據(jù)權(quán)利要求9所述的多讀單寫(xiě)片內(nèi)存儲(chǔ)器，其特征在于，在所述讀地址譯碼及相同地址判斷模塊的控制下，讀地址不與其它讀地址相同的讀數(shù)據(jù)端口的輸出來(lái)自相應(yīng)的從鎖存器輸出，讀地址與其它讀地址相同但相應(yīng)選通信號(hào)有效的讀數(shù)據(jù)端口的輸出來(lái)自相應(yīng)的從鎖存器輸出，讀地址與其它讀地址相同但相應(yīng)選通信號(hào)無(wú)效的讀數(shù)據(jù)端口的輸出來(lái)自相同地址的選通信號(hào)有效的端口相應(yīng)的從鎖存器輸出。
全文摘要
本發(fā)明公開(kāi)了一種多讀單寫(xiě)片內(nèi)存儲(chǔ)器，包括一個(gè)寫(xiě)地址譯碼器、d(d＞1)個(gè)門(mén)控時(shí)鐘邏輯電路、第一級(jí)d個(gè)主鎖存器、n個(gè)d輸入級(jí)間傳輸電路、第二級(jí)n個(gè)從鎖存器、讀數(shù)據(jù)輸出通路、以及一個(gè)讀地址譯碼及相同地址判斷模塊，其中，如果所述第一級(jí)d個(gè)主鎖存器為負(fù)鎖存器，則所述第二級(jí)n個(gè)從鎖存器為正鎖存器；如果所述第一級(jí)d個(gè)主鎖存器為正鎖存器，則所述第二級(jí)n個(gè)從鎖存器為負(fù)鎖存器。利用本發(fā)明，實(shí)現(xiàn)了接近鎖存器的存儲(chǔ)單元面積，同時(shí)保持寄存器文件的讀寫(xiě)特點(diǎn)，即任一讀端口可以和寫(xiě)端口在同一個(gè)時(shí)鐘周期內(nèi)訪問(wèn)同一個(gè)存儲(chǔ)單元。
文檔編號(hào)G11C8/00GK102610269SQ20121001534
公開(kāi)日2012年7月25日 申請(qǐng)日期2012年1月17日 優(yōu)先權(quán)日2012年1月17日
發(fā)明者吳南健, 妙維 申請(qǐng)人:中國(guó)科學(xué)院半導(dǎo)體研究所