專利名稱：用于非易失性存儲器的基于行的交替讀寫的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于非易失性存儲器的技術(shù)。
背景技術(shù)：
半導(dǎo)體存儲器己變得較普遍用于各種電子裝置中。舉例來說，非易失性半導(dǎo)體存儲 器用于蜂窩式電話、數(shù)碼相機、個人數(shù)字助理、移動計算裝置、非移動計算裝置和其它 裝置中。電可擦除可編程只讀存儲器(EEPROM)和快閃存儲器是最普遍的非易失性半 導(dǎo)體存儲器之一。
EEPROM與快閃存儲器利用定位于半導(dǎo)體襯底中的溝道區(qū)域上且與所述溝道區(qū)域 絕緣的浮動?xùn)艠O。所述浮動?xùn)艠O定位于源極區(qū)域與漏極區(qū)域之間?？刂茤艠O提供于浮動 柵極上且與所述浮動?xùn)艠O絕緣。晶體管的閾值電壓由保持于浮動?xùn)艠O上的電荷的量加以 控制。即，在接通晶體管以允許其源極與漏極之間的傳導(dǎo)之前必須施加到控制柵極的電 壓的最小量由浮動?xùn)艠O上的電荷的電平加以控制。
當(dāng)編程EEPROM或快閃存儲器裝置(例如NAND快閃存儲器裝置)時，通常將編 程電壓施加到控制柵極且將位線接地。電子從溝道注入浮動?xùn)艠O中。當(dāng)電子在浮動?xùn)艠O 中累積時，浮動?xùn)艠O變成帶負(fù)電的且存儲器單元的閾值電壓升高以致存儲器單元在編程 狀態(tài)。關(guān)于編程的更多信息可參閱2003年3月5日申請的題為"自升壓技術(shù)(Self-Boosting Technique)"的美國專利申請案10/379,608,和2003年7月29日申請的題為"在已編 程存儲器上檢測(Detecting Over Programmed Memory)"的美國專利申請案10/629,068; 所述兩個申請案的全文均以引用的方式并入本文中。
一些EEPROM和快閃存儲器裝置具有用于存儲兩個范圍的電荷的浮動?xùn)艠O，且因 此可在兩個狀態(tài)(擦除狀態(tài)和已編程狀態(tài))之間編程/擦除存儲器單元。此類快閃存儲器 裝置有時稱作二元快閃存儲器裝置。
多狀態(tài)快閃存儲器裝置通過識別由禁用范圍分開的多個不同所容許/有效編程闊值 電壓范圍加以實施。每一不同閾值電壓范圍對應(yīng)于在存儲器裝置中編碼的一組數(shù)據(jù)位的 預(yù)定值。
可由于基于存儲于鄰近浮動?xùn)艠O中的電荷的電場的耦合而出現(xiàn)存儲于浮動?xùn)艠O上 的表觀電荷的移位。此浮動?xùn)艠O到浮動?xùn)艠O耦合現(xiàn)象描述于美國專利5，867，429中，所 述專利的全文以引用的方式并入本文中。目標(biāo)浮動?xùn)艠O的鄰近浮動?xùn)艠O可包括在同一位 線上的相鄰浮動?xùn)艠O、在同一字線上的相鄰浮動?xùn)艠O，或在目標(biāo)浮動?xùn)艠O對面的浮動?xùn)?極(因為其在相鄰位線與相鄰字線上)。
浮動?xùn)艠O到浮動?xùn)艠O耦合現(xiàn)象最明顯地出現(xiàn)于已在不同時間編程的鄰近存儲器單 元組之間。舉例來說，編程第一存儲器單元以將一電荷電平添加到其對應(yīng)于一組數(shù)據(jù)的 浮動?xùn)艠O。隨后，編程一個或一個以上鄰近存儲器單元以將一電荷電平添加到其對應(yīng)于 第二組數(shù)據(jù)的浮動?xùn)艠O。當(dāng)已編程一個或一個以上所述鄰近存儲器單元之后，從第一存 儲器單元讀取的電荷電平由于耦合到所述第一存儲器單元的鄰近存儲器單元上的編程
電荷的效應(yīng)而看來似乎不同于最初被編程的電荷電平。來自鄰近存儲器單元的耦合可使 從目標(biāo)單元讀取的表觀電荷電平移位一足夠量以導(dǎo)致對存儲于所述目標(biāo)單元中的數(shù)據(jù) 的錯誤讀取。
因為在多狀態(tài)裝置中，所容許閾值電壓范圍和禁用范圍窄于二元裝置中的范圍，所 以浮動?xùn)艠O到浮動?xùn)艠O耦合的影響對于多狀態(tài)裝置較為重要。因此，浮動?xùn)艠O到浮動?xùn)?極耦合可導(dǎo)致存儲器單元從所容許閾值電壓范圍移位到禁用范圍。
隨著存儲器單元的大小持續(xù)縮小，預(yù)期由于短溝道效應(yīng)、較大氧化物厚度/耦合比變 化和較多溝道摻雜劑波動而導(dǎo)致閾值電壓的固有編程和擦除分布增加，從而減少鄰近狀 態(tài)之間的可用分離。與僅使用兩個狀態(tài)的存儲器(二元存儲器)相比，此效應(yīng)對于多狀 態(tài)存儲器較為顯著。此外，字線之間的空間和位線之間的空間的減少還將增加鄰近浮動 柵極之間的耦合。
因此，需要減少浮動?xùn)艠O之間的耦合的效應(yīng)。

發(fā)明內(nèi)容
以鄰近于用于一組存儲元件的選擇柵極線的字線WLn開始而編程所述組存儲元件。 在編程所述第一字線之后，跳過鄰近于所述第一字線的下一字線WLn+l且編程鄰近于 WLn+l的下一字線WLn+2。接著編程WLn+l。根據(jù)序列(WLn+4、 WLn+3、 WLn+6、 WLn+5，…)繼續(xù)編程直到已編程所述組中除最后字線外的所有字線為止。接著編程最 后的字線。通過以此方式進(jìn)行編程，所述組中的一些字線(WLn+l、 WLn+3等)不具 有經(jīng)隨后編程的相鄰字線。這些字線的存儲器單元將不會經(jīng)歷從隨后編程的相鄰存儲器 單元的與浮動?xùn)艠O到浮動?xùn)艠O耦合有關(guān)的容限(margin)移位。在不使用基于相鄰存儲
器單元的偏移或補償?shù)那闆r下讀取不具有隨后編程的相鄰字線的字線。使用基于隨后編 程的兩個相鄰字線的補償而讀取其它字線。
在一個實施例中，提供一種編程一組非易失性存儲元件的方法，所述方法包括編 程耦合(即，電連接)到鄰近于所述組非易失性存儲元件的選擇柵極線的第一字線的非 易失性存儲元件；在編程耦合到所述第一字線的非易失性存儲元件之后，編程耦合到第 三字線的非易失性存儲元件。所述第三字線鄰近于第二字線且所述第二字線鄰近于第一 字線。在編程耦合到所述第三字線的非易失性存儲元件之后，所述方法編程耦合到所述 第二字線的非易失性存儲元件。編程耦合到第二字線的非易失性存儲元件開始于編程耦 合到第三字線的非易失性存儲元件開始之后。
在一個實施例中，提供一種非易失性存儲器系統(tǒng)，其包括耦合到鄰近于選擇柵極線 的第一字線的第一組非易失性存儲元件、耦合到鄰近于所述第一字線的第二字線的第二 組非易失性存儲元件，和耦合到鄰近于所述第二字線的第三字線的第三組非易失性存儲 元件。所述第三組非易失性存儲元件編程于第一組非易失性存儲元件之后和第二子組非 易失性存儲元件之前。對耦合到第二字線的非易失性存儲元件的編程開始于編程耦合到 第三字線的非易失性存儲元件開始之后。
在一個實施例中，提供一種讀取非易失性存儲裝置的方法，所述方法包括響應(yīng)于來 自第一組非易失性存儲元件的數(shù)據(jù)請求而讀取第二組非易失性存儲元件和第三組非易 失性存儲元件。所述第二組編程于所述第一組之后且鄰近于所述第一組。第三組編程于 第一組之后且鄰近于所述第一組。在讀取第二組和第三組之后，使用一組讀取過程來讀 取第一組非易失性存儲元件，所述組讀取過程包括使用一個或一個以上讀取比較點的第 一讀取過程和使用一個或一個以上經(jīng)調(diào)整的讀取比較點的至少一第二讀取過程?；趯?來自第二組的鄰近非易失性存儲元件的讀取和對來自第三組的鄰近非易失性存儲元件 的讀取而從所述讀取過程中的一個適當(dāng)讀取過程提供用于第一組的每一非易失性存儲 元件的最終數(shù)據(jù)。
在一個實施例中，提供一種非易失性存儲器系統(tǒng)，其包括一組非易失性存儲元件和 與所述組非易失性存儲元件通信的管理電路。所述管理電路通過基于存儲于第一鄰近非 易失性存儲元件中的電荷電平和存儲于第二鄰近非易失性存儲元件中的電荷電平而確 定所述組非易失性存儲元件的至少一子組中的每一非易失性存儲元件從預(yù)定組的偏移 的偏移，來讀取所述組非易失性存儲元件。所述第一和第二鄰近非易失性存儲元件編程 于所述子組中的每一非易失性存儲元件之后。管理電路對所述組非易失性存儲元件執(zhí)行 一組讀取過程，其中每一讀取過程使用來自所述預(yù)定組偏移的所述偏移中的一個不同偏
移且對所述組非易失性存儲元件中的所有非易失性存儲元件執(zhí)行每一讀取過程。所述子 組中每一非易失性存儲元件從與為所述子組中每一非易失性存儲元件而確定的偏移相 關(guān)聯(lián)的讀取過程中的一個適當(dāng)讀取過程提供最終數(shù)據(jù)。


圖1是NAND串的俯視圖。
圖2是NAND串的等效電路圖。
圖3是NAND串的橫截面圖。
圖4是NAND快閃存儲器單元的一陣列的框圖。
圖5是非易失性存儲器系統(tǒng)的框圖。
圖6是描繪感測區(qū)塊的一個實施例的框圖。
圖7是描述用于編程非易失性存儲器的過程的一個實施例的流程圖。 圖8是應(yīng)用于非易失性存儲器單元的控制柵極的例示性波形。 圖9描繪例示性組的閾值電壓分布。 圖IO描繪例示性組的閾值電壓分布。
圖11描繪在編程一組或一組以上鄰近存儲器單元之前和之后， 一組存儲器單元的 例示性組的閾值電壓分布。
圖12是根據(jù)一個實施例的編程序列的圖。
圖13A到圖13E是描繪根據(jù)各種實施例編程非易失性存儲器的次序的表。
圖14是描述用于讀取非易失性存儲器的過程的一個實施例的流程圖。
圖15是描述用于對非易失性存儲器執(zhí)行讀取操作的過程的一個實施例的流程圖。
圖16是描述用于對非易失性存儲器執(zhí)行讀取操作的過程的一個實施例的流程圖。
圖17是描述用于讀取使用全序列編程而編程的數(shù)據(jù)的過程的一個實施例的流程圖。
圖18A是描繪在有關(guān)字線之后編程的兩個鄰近字線的經(jīng)組合耦合值的表。
圖18B是描繪用于補償兩個字線的各種經(jīng)組合耦合值的讀取偏移值的表。
圖19是描述用于讀取使用全序列編程而編程的數(shù)據(jù)的過程的一個實施例的流程圖。
圖20是描述用于從下頁讀取數(shù)據(jù)的過程的一個實施例的流程圖。
圖21是描述從上頁讀取數(shù)據(jù)的過程的一個實施例的流程圖。
圖22是描述從多個字線讀取數(shù)據(jù)的過程的一個實施例的流程圖。
具體實施例方式
適合實施本發(fā)明的實施例的存儲器系統(tǒng)的一個實例使用NAND快閃存儲器結(jié)構(gòu)，其 包括在兩個選擇柵極之間串聯(lián)配置多個晶體管。所述串聯(lián)晶體管和所述選擇柵極被稱作 NAND串。圖1是展示例示性NAND串50的俯視圖。圖2是其等效電路。描繪于圖1 和圖2中的NAND串包括串聯(lián)且夾在第一選擇柵極20與第二選擇柵極22之間的晶體管 10、 12、 14和16。在一個實施例中，晶體管10、 12、 14和16每一者形成所述NAND 串的個別存儲器單元。在其它實施例中，NAND串的存儲器單元可包括多個晶體管或可 不同于圖l和圖2中所描繪的存儲器單元。NAND串可包括任何數(shù)目的存儲器單元，其 可小于或大于如所描繪的四個(例如2、 8、 16、 32等等)。本文的論述并不限于NAND 串中任何特定數(shù)目的存儲器單元。選擇柵極20將NAND串連接到漏極端子26,所述漏 極端子26又連接到位線(未圖示)。選擇柵極22將NAND串連接到源極端子24，所述 源極端子24又連接到源極線(未圖示)。選擇柵極20通過經(jīng)由漏極側(cè)選擇柵極線SGD 向控制柵極20CG施加適當(dāng)電壓而被控制，且選擇柵極22通過經(jīng)由源極側(cè)選擇柵極線 SGS向控制柵極22CG施加適當(dāng)電壓而被控制。晶體管10、 12、 14和16中每一者具有 控制柵極和浮動?xùn)艠O。晶體管IO包括控制柵極IOCG和浮動?xùn)艠OIOFG。晶體管12包括 控制柵極12CG和浮動?xùn)艠O12FG。晶體管14包括控制柵極14CG和浮動?xùn)艠O14FG。晶 體管16包括控制柵極16CG和浮動?xùn)艠O16FG?？刂茤艠OIOCG連接到字線WL3，控制 柵極12CG連接到字線WL2、控制柵極14CG連接到字線WL1,且控制柵極16CG連接 到字線WLO。
圖3提供上述NAND串的橫截面圖，其中假定所述NAND串中存在四個存儲器單 元。此外，本文的論述并不限于NAND串中任何特定數(shù)目的存儲器單元。如圖3中所描 繪的，NAND串的晶體管形成于p阱區(qū)域40中。每一晶體管包括由控制柵極(IOCG、 12CG、 14CG禾B 16CG)和浮動?xùn)艠O(IOFG、 12FG、 14FG和16FG)組成的堆疊柵極結(jié) 構(gòu)。浮動?xùn)艠O形成于氧化物或其它介電膜的頂部上的P阱的表面上?？刂茤艠O在浮動?xùn)?極之上，其中中間多晶硅介電層分離控制柵極與浮動?xùn)艠O。存儲器單元(10、 12、 14和 16)的控制柵極形成字線。N+摻雜層30、 32、 34、 36和38共享于相鄰單元之間，借以 使所述單元彼此串聯(lián)連接以形成NAND串。這些N+摻雜層形成字串的元件中每一者的 源極和漏極。舉例來說，N+摻雜層30充當(dāng)晶體管22的漏極和晶體管16的源極，N+摻 雜層32充當(dāng)晶體管16的漏極和晶體管14的源極，N+摻雜層34充當(dāng)晶體管14的漏極 和晶體管12的源極，N+摻雜層36充當(dāng)晶體管12的漏極和晶體管10的源極，且N+摻 雜層38充當(dāng)晶體管10的漏極和晶體管20的源極。N+摻雜層26形成漏極端子且連接到 多個NAND串的共同位線，同時N+摻雜層24形成源極端子且連接到多個NAND串的
共同源極線。
注意雖然圖1到圖3展示NAND串中的四個存儲器單元，但僅將四個晶體管的使 用提供作為一實例。以本文所描述的技術(shù)使用的NAND串可具有少于四個存儲器單元或 多于四個存儲器單元。舉例來說， 一些NAND串將包括8個存儲器單元、16個存儲器 單元、32個存儲器單元等等。本文的論述并不限于NAND串中任何特定數(shù)目的存儲器 單元。
每一存儲器單元可存儲以模擬或數(shù)字形式表示的數(shù)據(jù)。當(dāng)存儲一位的數(shù)字?jǐn)?shù)據(jù)時， 將存儲器單元的可能閾值電壓的范圍劃分為表示不同存儲器狀態(tài)的兩個范圍。將邏輯數(shù) 據(jù)"1"和"0"指派給存儲器狀態(tài)。通常建立至少一個閾值電壓(Vt)斷點電平以便將 存儲器單元的閾值電壓存儲器窗分割成所述兩個范圍。當(dāng)通過施加預(yù)定、固定電壓讀取 單元時，通過將所述電壓與所述斷點電平(或參考電流)進(jìn)行比較而建立所述單元的源 極/漏極傳導(dǎo)狀態(tài)。如果電流讀數(shù)高于斷點電平的讀數(shù)，那么確定單元為"接通"且在一 邏輯狀態(tài)中。如果電流小于斷點電平，那么確定單元為"切斷"且在另一邏輯狀態(tài)中。 在NAND型快閃存儲器的一個實例中，在擦除存儲器單元之后，閾值電壓為負(fù)，且界定 為邏輯"1"。在編程操作之后，閾值電壓為正，且界定為邏輯"0"。當(dāng)閾值電壓為負(fù)且 通過向控制柵極施加O伏嘗試進(jìn)行讀取時，存儲器單元將接通以指示正存儲邏輯一。當(dāng) 閾值電壓為正且通過向控制柵極施加0伏而嘗試進(jìn)行讀取操作時，存儲器單元將不會接 通以指示正存儲邏輯零。
存儲器單元還可通過利用兩個以上閾值電壓范圍表示不同存儲器狀態(tài)而存儲多個 位的數(shù)字?jǐn)?shù)據(jù)。閾值電壓窗可劃分為所需存儲器狀態(tài)的數(shù)目和用于解析所述個別狀態(tài)的 多個電壓斷點電平。舉例來說，如果使用四個狀態(tài)，那么將存在表示指派有數(shù)據(jù)值"ll"、 "10"、 "01"和"00"的四個不同存儲器狀態(tài)的四個閾值電壓范圍。在NAND型存儲器 的一個實例中，在擦除操作之后的閾值電壓為負(fù)且界定為"11"。正閾值電壓分別用于 "10"、 "01"和"00"的逐漸增加的閾值電壓狀態(tài)。在一些實施方案中，使用格雷碼(Gray code)指派(例如，"11"、 "10"、 "00"、 "01")將數(shù)據(jù)值(例如，邏輯狀態(tài))指派給逐 漸增加的閾值電壓范圍，以使得當(dāng)浮動?xùn)艠O的閾值電壓錯誤地移位到其相鄰閾值電壓或 物理狀態(tài)時僅一個邏輯位將會受到影響。編程到存儲器單元中的數(shù)據(jù)與單元的閾值電壓 范圍之間的特殊關(guān)系取決于用于存儲器單元的數(shù)據(jù)編碼機制。舉例來說，第6,222,762 號美國專利和2003年6月13日的申請的第10/461,244號美國專利申請案"用于存儲器 系統(tǒng)的跟蹤系統(tǒng)(TrackingCellsFor A Memory System)"描述用于多狀態(tài)快閃存儲器單 元的各種數(shù)據(jù)編碼機制，所述專利和專利申請案全文均以引用的方式并入本文中。
在以下美國專利/專利申請案中提供NAND型快閃存儲器及其操作的相關(guān)實例，所 有專利/專利申請案全文均以引用的方式并入本文中第5,570,315號美國專利；第 5,774,397號美國專利；第6,046,935號美國專利；第5,386,422號美國專利；第6,456,528 號美國專利；和第09/893,277號(公開號US2003/0002348)美國專利申請案。還可根據(jù) 實施例使用除NAND快閃存儲器外的其它類型非易失性存儲器。
適用于快閃EEPROM系統(tǒng)中的另一類型存儲器單元利用非傳導(dǎo)介電材料代替?zhèn)鲗?dǎo) 浮動?xùn)艠O從而以非易失性方式存儲電荷。此單元描述于Chan等人的文章"真實的單一 晶體管氧化物-氮化物-氧化物EEPROM裝置 (A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device)" , IEEE電子裝置學(xué)報(IEEE Electron Device Letters),第EDL-8巻，第3期，1987年3月，第93到95頁中。由二氧化硅、氮化硅 和氧化硅("ONO")形成的三重層(triple layer)電介質(zhì)夾于傳導(dǎo)控制柵極與存儲器單 元溝道上的半傳導(dǎo)襯底的表面之間。單元通過將電子從單元溝道注入氮化物中而被編 程，其中電子被截獲和存儲于有限區(qū)域中。此經(jīng)存儲的電荷接著以可檢測的方式改變單 元溝道的一部分的閾值電壓。所述單元通過將熱空穴注入氮化物中而被擦除。還參見 Nozaki等人的"用于半導(dǎo)體盤應(yīng)用的具有MONOS存儲器單元的1-Mb EEPROM(A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application)" ， IEEE固態(tài)電 路期干IJ (IEEE Journal of Solid-State Circuits),第26巻，第4期，1991年4月，第497 到501頁，其描述處于分離柵極配置中的類似單元，其中摻雜多晶硅柵極在存儲器單元 溝道的一部分上延伸以形成單獨的選擇晶體管。上述兩篇文章的全文以引用的方式并入 本文中。以引用的方式并入本文中的由William D. Brown禾B Joe E. Brewer所編輯的"非 易失性半導(dǎo)體存儲器技術(shù)(Nonvolatile Semiconductor Memory Technology)"(正EE出版 社，1998年)的第1.2章節(jié)中提及的編程技術(shù)在所述章節(jié)中還描述為適用于介電電荷截 獲裝置。也可將此段中所描述的存儲器單元與本發(fā)明一起使用。因此，本文所描述的技 術(shù)還適用于不同存儲器單元的介電區(qū)域之間的耦合。
用于在每一單元中存儲兩個位的另一方法己由Eitan等人描述于"NROM:新穎的 局部化截獲，2位非易失性存儲器單元(NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell)" , IEEE電子裝置學(xué)報(IEEE Electron Device Letters),第21 巻，第11期，2000年11月，第543到545頁中。ONO介電層在源極擴散與漏極擴散 之間的溝道上延伸。用于一個數(shù)據(jù)位的電荷局限于鄰近于漏極的介電層中，且用于另一 數(shù)據(jù)位的電荷局限于鄰近于源極的介電層中。多狀態(tài)數(shù)據(jù)存儲通過單獨讀取介電質(zhì)內(nèi)空 間上分離的電荷存儲區(qū)域的二元狀態(tài)來獲得。也可將此段中所描述的存儲器單元與本發(fā)
明一起使用。
圖4說明NAND串50 (例如圖1到圖3中所示的NAND串)的陣列100的一實例。 沿著每一列，位線28耦合到漏極端子，例如NAND串50的位線選擇柵極的漏極26。 沿著NAND串的每一行，源極線29可連接NAND串的源極線選擇柵極的所有源極端子 (例如，24)。作為存儲器系統(tǒng)的一部分的NAND結(jié)構(gòu)陣列及其操作的一實例參閱第 5,570,315號；第5,774,397號；和第6,046,935號中美國專利，所述專利全文以引用的方 式并入本文中。
存儲器單元的陣列100劃分為大量存儲器單元區(qū)塊。如對于快閃EEPROM系統(tǒng)所 常見的，區(qū)塊為擦除單位。即，每一區(qū)塊含有一起被擦除的最小數(shù)目的存儲器單元。通 常將每一區(qū)塊劃分為許多頁。頁通常為最小編程或讀取單位，但可在單一操作中編程或 讀取一個以上頁。在另一實施例中，個別頁可劃分為區(qū)段且所述區(qū)段可含有作為基本編 程操作而同時寫入的最少數(shù)目的單元。 一頁或一頁以上的數(shù)據(jù)通常存儲于一行存儲器單 元中。 一頁可存儲一個或一個以上扇區(qū)的數(shù)據(jù)，數(shù)據(jù)扇區(qū)的大小通常由主機系統(tǒng)加以界 定。扇區(qū)包括用戶數(shù)據(jù)和額外開銷數(shù)據(jù)。額外開銷數(shù)據(jù)通常包括已從扇區(qū)的用戶數(shù)據(jù)計 算出的誤差校正碼(ECC)?？刂破?下文迸行描述)的一部分在數(shù)據(jù)被編程到陣列中 時計算ECC，且還在從陣列讀取數(shù)據(jù)時檢査所述ECC。或者，將ECC和/或其它額外開 銷數(shù)據(jù)存儲于不同于其所屬的用戶數(shù)據(jù)的頁或區(qū)塊的頁或甚至區(qū)塊中。
一用戶數(shù)據(jù)扇區(qū)通常為512字節(jié)，其對應(yīng)于通常用于磁盤驅(qū)動器中的扇區(qū)的大小。 額外開銷數(shù)據(jù)通常為額外的16到20字節(jié)。許多頁形成一區(qū)塊，大約從8頁(例如)到 多達(dá)32頁、64頁或更多頁。在一些實施例中， 一行NAND串包含一區(qū)塊。
在一個實施例中，通過將p阱升高到擦除電壓(例如，20伏)歷時足夠時間周期和 將選定區(qū)塊的字線接地同時使源極線和位線浮動來擦除存儲器單元。因此向選定存儲器 單元的隧道氧化物層施加強電場且當(dāng)浮動?xùn)艠O的電子發(fā)射到襯底側(cè)時，選定存儲器單元 的數(shù)據(jù)被擦除。當(dāng)電子從浮動?xùn)艠O轉(zhuǎn)移到p阱區(qū)域時，選定單元的閾值電壓降低。擦除 將被抑制的那些單元是其字線設(shè)定為浮動條件。由于電容性耦合的緣故，未經(jīng)選定的字 線、位線、選擇線和共同源極線也升高到擦除電壓的顯著部分，因此抑制擦除未經(jīng)選定 的單元?？蓪φ麄€存儲器陣列、單獨區(qū)塊或另一單位的單元執(zhí)行擦除。
圖5說明存儲器裝置110，其具有用于并行讀取和編程一頁存儲器單元的讀/寫電路。 存儲器裝置110可包括一個或一個以上存儲器晶?；蛐酒?12。存儲器晶粒112包括存 儲器單元的二維陣列100、控制電路120和讀/寫電路130A和130B。在一個實施例中， 在陣列的相對側(cè)上以對稱方式實施各種外圍電路對存儲器陣列100的存取，以致每一側(cè)
上的存取線和電路的密度減少二分之一。讀/寫電路130A和130B包括允許并行讀取或 編程一頁存儲器單元的多個感測區(qū)塊200?？捎山?jīng)由行解碼器140A和140B的字線和經(jīng) 由列解碼器142A和142B的位線對存儲器陣列IOO加以尋址。在典型實施例中，控制器 144包括于同一存儲器裝置110 (例如，可移除式存儲卡)中作為所述一個或一個以上 存儲器晶粒112。命令和數(shù)據(jù)經(jīng)由線B2而在主機與控制器144之間進(jìn)行轉(zhuǎn)移且經(jīng)由線 134在所述控制器與所述一個或一個以上存儲器晶粒112之間進(jìn)行轉(zhuǎn)移。
控制電路120與讀/寫電路130A和130B協(xié)作以對存儲器陣列IOO執(zhí)行存儲器操作。 控制電路120包括狀態(tài)機122、芯片上地址解碼器124和功率控制模塊126。狀態(tài)機122 提供存儲器操作的芯片級控制。芯片上地址解碼器124提供主機或存儲器控制器所使用 的地址到解碼器140A、 140B、 142A和142B所使用的硬件地址之間的地址接口 。功率 控制模塊126控制在存儲器操作期間供應(yīng)給字線和位線的功率和電壓。
圖6是個別感測區(qū)塊200的框圖，所述個別感測區(qū)塊200分割成稱作感測模塊210 的核心部分和共同部分220。在一個實施例中，將存在用于每一位線的單獨感測模塊210 和用于一組多個感測模塊210的一個共同部分220。在一個實例中，感測區(qū)塊將包括一 個共同部分220和八個感測模塊210。 一組中的感測模塊中的每一者將經(jīng)由數(shù)據(jù)總線206 而與相關(guān)聯(lián)共同部分通信。更多細(xì)節(jié)請參閱12/29/04申請的美國專利申請案11/026,536 "具有針對感測放大器的集合體的共享處理的非易失性存儲器和方法(Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers)", 所述專 利申請案全文以引用的方式并入本文中。
感測模塊210包含感測電路204，所述感測電路204確定連接的位線中的傳導(dǎo)電流 是高于還是低于預(yù)定閾值電平。感測模塊210還包括用于對所連接位線設(shè)定電壓條件的 位線鎖存器202。舉例來說，鎖存于位線鎖存器202中的預(yù)定狀態(tài)將導(dǎo)致將所連接位線 被拉到指定編程抑制的狀態(tài)(例如，Vdd)。
共同部分220包含處理器212、一組數(shù)據(jù)鎖存器214和耦合于所述組數(shù)據(jù)鎖存器214 與數(shù)據(jù)總線134之間的I/O接口 216。處理器212執(zhí)行計算。舉例來說，處理器212的 功能中的一者為確定存儲于經(jīng)感測存儲器單元中的數(shù)據(jù)且將所確定的數(shù)據(jù)存儲于所述 組數(shù)據(jù)鎖存器中。所述組數(shù)據(jù)鎖存器214用于存儲在讀取操作期間由處理器212確定的 數(shù)據(jù)位。其還用于存儲在編程操作期間從數(shù)據(jù)總線134輸入的數(shù)據(jù)位。輸入的數(shù)據(jù)位表 示意圖編程到存儲器中的寫入數(shù)據(jù)。I/O接口 216在數(shù)據(jù)鎖存器214與數(shù)據(jù)總線134之 間提供接口。
在讀取或感測期間，系統(tǒng)的操作處于圖5的狀態(tài)機122的控制下，狀態(tài)機122控制
向經(jīng)尋址單元供應(yīng)不同的控制柵極電壓。當(dāng)其步進(jìn)通過對應(yīng)于由存儲器支持的各種存儲 器狀態(tài)的各種預(yù)先界定的控制柵極電壓時，感測模塊210將在這些電壓中的一者處解扣 (trip),且一輸出將經(jīng)由總線206而從感測模塊210提供到處理器212。在所述點處，處 理器212通過考慮感測模塊的解扣事件和關(guān)于經(jīng)由輸入線208從狀態(tài)機所施加的控制柵 極電壓的信息而確定所得存儲器狀態(tài)。其接著計算用于所述存儲器狀態(tài)的二進(jìn)制編碼且 將所得數(shù)據(jù)位存儲于數(shù)據(jù)鎖存器214中。在核心部分的另一實施例中，位線鎖存器202 具有兩重任務(wù)，其不僅作為用于鎖存感測模塊210的輸出的鎖存器而且作為如上所述的 位線鎖存器。
在編程或檢驗期間，將待編程的數(shù)據(jù)從數(shù)據(jù)總線134存儲于所述組數(shù)據(jù)鎖存器214 中。在狀態(tài)機的控制下的編程操作包含施加到經(jīng)尋址存儲器單元的控制柵極的一系列編 程電壓脈沖。每一編程脈沖之后為讀回(檢驗)以確定是否已將單元編程到所需存儲器 狀態(tài)閎值電壓目標(biāo)。處理器212監(jiān)視與所需存儲器狀態(tài)有關(guān)的讀回存儲器狀態(tài)。當(dāng)所述 兩者一致時，處理器212設(shè)定位線鎖存器202以便使位線被拉到指定編程抑制的條件(例 如，Vdd)。這抑制耦合到位線的單元被進(jìn)一步編程，即使編程脈沖出現(xiàn)在其控制柵極上 也如此。在其它實施例中，處理器最初載入位線鎖存器202，且在檢驗過程期間，感測 電路將其設(shè)定為抑制值。
數(shù)據(jù)鎖存器堆疊214含有對應(yīng)于感測模塊的數(shù)據(jù)鎖存器的堆疊。在一個實施例中， 每一感測模塊210存在三個數(shù)據(jù)鎖存器。在一些實施方案中(但并非必需的)，將數(shù)據(jù) 鎖存器實施為移位寄存器以致將存儲于其中的并行數(shù)據(jù)轉(zhuǎn)換成用于數(shù)據(jù)總線134的串行 數(shù)據(jù)，且反之亦然。在優(yōu)選實施例中，可將對應(yīng)于m個存儲器單元的讀/寫區(qū)塊的所有 數(shù)據(jù)鎖存器連接在一起以形成一區(qū)塊移位寄存器，以致可通過串行轉(zhuǎn)移而輸入或輸出一 區(qū)塊的數(shù)據(jù)。明確地說，r個讀/寫模塊的存儲體(bank)經(jīng)調(diào)適以使得其數(shù)據(jù)鎖存器組 中的每一者將依次將數(shù)據(jù)移到數(shù)據(jù)總線中或?qū)?shù)據(jù)從數(shù)據(jù)總線移出，似乎其為用于整個 讀/寫區(qū)塊的移位寄存器的一部分。
一般來說，并行地操作一存儲器單元頁。因此，對應(yīng)數(shù)目的感測模塊210并行地操 作。在一個實施例中，頁控制器(未圖示)將控制和定時信號便利地提供到并行操作的 感測模塊。關(guān)于感測模塊210及其操作的更多細(xì)節(jié)參閱2005年4月5日申請的題為"補 償非易失性存儲器的讀取操作期間的耦合(COMPENSATING FOR COUPLING DURING READ OPERATIONS OF NON-VOLATILE MEMORY)"的第11\099，133號美國專利申請 案，所述專利申請案全文以引用的方式并入本文中。
圖7是描述用于編程非易失性存儲器的方法的一個實施例的流程圖。在一個實施例
中，在編程之前(以區(qū)塊或其它單位)擦除存儲器單元。在圖7的步驟300中，由控制 器發(fā)出"數(shù)據(jù)載入"命令且由圖5的控制電路120接收輸入。在步驟302中，將指定頁 地址的地址數(shù)據(jù)從控制器或主機輸入到解碼器124。在步驟304中，將用于經(jīng)尋址頁的 一頁編程數(shù)據(jù)輸入到數(shù)據(jù)緩沖器以用于編程。將所述數(shù)據(jù)鎖存于適當(dāng)組的鎖存器中。在 步驟306中，由控制器向狀態(tài)機122發(fā)出"編程"命令。
在受到"編程"命令觸發(fā)的情況下，步驟304中所鎖存的數(shù)據(jù)將使用施加到適當(dāng)字 線的圖8的步進(jìn)脈沖而編程到由狀態(tài)機122控制的選定存儲器單元中。在步驟308中， 將編程電壓Vpgm初始化為起始脈沖(例如，12V)且將由狀態(tài)機122維護(hù)的編程計數(shù) 器PC初始化于O。在步驟310中，將第一 Vpgm脈沖施加到選定字線。在一個實施例 中，如果邏輯"0"存儲于特定數(shù)據(jù)鎖存器中從而指示應(yīng)編程相應(yīng)存儲器單元，那么將 相應(yīng)位線接地。另一方面，如果邏輯"1"存儲于特定鎖存器中從而指示應(yīng)將相應(yīng)存儲 器單元保持在其當(dāng)前數(shù)據(jù)狀態(tài)，那么將相應(yīng)位線連接到Vdd以抑制編程。
在步驟312中，檢驗選定存儲器單元的狀態(tài)。如果檢測到選定單元的目標(biāo)閾值電壓 已達(dá)到適當(dāng)電平，那么在一個實施例中，將存儲于相應(yīng)數(shù)據(jù)鎖存器中的數(shù)據(jù)改變成邏輯 "1"。如果檢測到閾值電壓尚未達(dá)到適當(dāng)電平，那么不改變存儲于相應(yīng)數(shù)據(jù)鎖存器中的 數(shù)據(jù)。以此方式，無需對具有存儲于相應(yīng)數(shù)據(jù)鎖存器中的邏輯"l"的位線進(jìn)行編程。 當(dāng)所有數(shù)據(jù)鎖存器正存儲邏輯"1"時，狀態(tài)機(經(jīng)由上述有線OR型機制)知道所有選 定單元已被編程。在步驟314中，檢查是否所有數(shù)據(jù)鎖存器正存儲邏輯"1"。如果是， 那么編程過程完成且為成功的，因為已對所有選定存儲器單元進(jìn)行了編程和檢驗。在步 驟316中報告"通過(PASS)"的狀態(tài)。
如果在步驟314中確定并非所有數(shù)據(jù)鎖存器正存儲邏輯"1"，那么編程過程繼續(xù)。 在步驟318中，對照編程限制值PCMAX而檢查編程計數(shù)器PC。編程限制值的一個實 例為20;然而，也可使用其它數(shù)字。如果編程計數(shù)器PC不小于PCMAX，那么在步驟 319處確定尚未經(jīng)成功編程的位的數(shù)目是否等于或小于預(yù)定數(shù)目。如果未經(jīng)成功編程的 位的數(shù)目等于或小于所述預(yù)定數(shù)目，那么在步驟321處將編程過程加注旗標(biāo)為通過且報 告通過的狀態(tài)?？稍谧x取過程期間使用誤差校正來校正未經(jīng)成功編程的位。然而，如果 未經(jīng)成功編程的位的數(shù)目大于所述預(yù)定數(shù)目，那么在步驟320處將編程過程加注旗標(biāo)為 失敗且報告失敗的狀態(tài)。如果編程計數(shù)器PC小于PCMAX，那么在步驟322處使Vpgm 電平增加步長，且遞增編程計數(shù)器PC。在步驟322之后，過程循環(huán)回到步驟310以施 加下一 Vpgm脈沖。
在適當(dāng)?shù)那闆r下，當(dāng)成功編程過程結(jié)束時，存儲器單元的閾值電壓應(yīng)在經(jīng)編程存儲
器單元的一個或一個以上閾值電壓分布內(nèi)或在經(jīng)擦除存儲器單元的閾值電壓分布內(nèi)。圖 9說明當(dāng)每一存儲器單元存儲兩位的數(shù)據(jù)時，存儲器單元陣列的閾值電壓分布。圖9展 示經(jīng)擦除存儲器單元的第一閾值電壓分布E。還描繪經(jīng)編程的存儲器單元的三個閾值電 壓分布A、 B和C。在一個實施例中，E分布中的閾值電壓為負(fù)且A、 B和C分布中的 閾值電壓為正。
圖9的每一不同閾值電壓范圍對應(yīng)于所述組數(shù)據(jù)位的預(yù)定值。編程到存儲器單元中 的數(shù)據(jù)與單元的閩值電壓電平之間的特殊關(guān)系取決于用于所述單元的數(shù)據(jù)編碼機制。舉 例來說，第6,222,762號美國專利和2003年6月13日申請的第10/461,244號美國專利 申請案"用于存儲器系統(tǒng)的跟蹤單元(Tracking Cells For A Memory System)"(所述兩者 全文均以引用的方式并入本文中)描述了用于多狀態(tài)快閃存儲器單元的各種數(shù)據(jù)編碼機 制。在一個實施例中，使用格雷碼指派將數(shù)據(jù)值指派給閾值電壓范圍以致如果浮動?xùn)艠O 的閾值電壓錯誤地移位到其相鄰物理狀態(tài)，那么僅一個位將受到影響。 一個實例將"ll" 指派給閾值電壓范圍E (狀態(tài)E)，將"10"指派給閾值電壓范圍A (狀態(tài)A),將"00" 指派給閾值電壓范圍B (狀態(tài)B)且將"01"指派給閾值電壓范圍C (狀態(tài)C)。然而， 在其它實施例中，并不使用格雷碼。雖然圖9展示四個狀態(tài)，但也可將本發(fā)明與其它多 狀態(tài)結(jié)構(gòu)(包括那些包括或多于或少于四個狀態(tài)的結(jié)構(gòu)) 一起使用。
圖9還展示用于從存儲器單元讀取數(shù)據(jù)的三個讀取參考電壓Vra、 Vrb和Vrc。通過 測試給定存儲器單元的閾值電壓是高于還是低于Vra、 Vrb和Vrc,系統(tǒng)可確定所述存儲 器單元處于什么狀態(tài)。圖9還展示三個檢驗參考電壓Vva、 Vvb和Vvc。當(dāng)將存儲器單 元編程為狀態(tài)A時，系統(tǒng)將測試那些存儲器單元是否已達(dá)到大于或等于Vva的閾值電壓。 當(dāng)將存儲器單元編程為狀態(tài)B時，系統(tǒng)將測試所述存儲器單元是否已達(dá)到大于或等于 Vvb的閾值電壓。當(dāng)將存儲器單元編程為狀態(tài)C時，系統(tǒng)將確定存儲器單元是否已達(dá)到 大于或等于Vvc的閾值電壓。
在一個實施例中，已知為全序列編程，可將存儲器單元從擦除狀態(tài)E直接編程到編 程狀態(tài)A、 B或C中的任一者。舉例來說，可首先擦除待編程的存儲器單元的全體以致 所述全體中所有存儲器單元處于擦除狀態(tài)E。接著將使用圖7中所描繪的使用圖8中所 描繪的控制柵極電壓序列的過程將存儲器單元直接編程為狀態(tài)A、 B或C。雖然一些存 儲器單元正從狀態(tài)E被編程為狀態(tài)A，但其它存儲器單元正從狀態(tài)E被編程為狀態(tài)B和 /或從狀態(tài)E被編程為狀態(tài)C。當(dāng)在WLn上從狀態(tài)E編程為狀態(tài)C時，到WLn-l (和/ 或如下文中所述的WLn+l)下方的鄰近浮動?xùn)艠O的耦合的量為最大值，因為WLn下方 的浮動?xùn)艠O上的電壓的改變?yōu)樽畲笾怠．?dāng)從狀態(tài)E編程為狀態(tài)B時，到鄰近浮動?xùn)艠O的
耦合的量減少，但仍然較為顯著。當(dāng)從狀態(tài)E編程為狀態(tài)A時，耦合量減少得更多。因 此，隨后讀取經(jīng)隨后編程的行WLn-l和/或WLn+l的每一狀態(tài)所需的校正量將視先前經(jīng) 編程的行WLn上的鄰近單元的狀態(tài)而改變。
圖IO說明編程多狀態(tài)存儲器單元的兩遍(two-pass)技術(shù)的一實例，所述多狀態(tài)存 儲器單元存儲兩個不同頁的數(shù)據(jù)下頁和上頁。描繪四個狀態(tài)狀態(tài)E (11)、狀態(tài)A (10)、狀態(tài)B (00)和狀態(tài)C (01)。對于狀態(tài)E,兩頁均存儲"1"。對于狀態(tài)A，下頁 存儲"0"且上頁存儲"1"。對于狀態(tài)B，兩頁均存儲"0"。對于狀態(tài)C，下頁存儲"1" 且上頁存儲"0"。注意雖然已將特殊位型式指派給所述狀態(tài)中的每一者，但也可指派 不同位型式。在第一遍編程中，根據(jù)待編程到下部邏輯頁中的位而設(shè)定單元的閾值電壓 電平。如果所述位為邏輯"l",那么不改變閾值電壓，因為其由于早先已被擦除而處于 適當(dāng)狀態(tài)。然而，如果待編程的位為邏輯"0"，那么增加單元的閾值電平使其為狀態(tài)A， 如由箭頭350所展示的。所述操作結(jié)束第一遍編程。
在第二遍編程中，根據(jù)編程到上部邏輯頁中的位而設(shè)定單元的閾值電壓電平。如果 上部邏輯頁位用于存儲邏輯"1"，那么不發(fā)生任何編程，因為所述單元視下頁位的編程 而定而處于狀態(tài)E或A中的一者中，狀態(tài)E或狀態(tài)A均載運上頁位"1"。如果上頁位 為邏輯"0"，那么移位閾值電壓。如果第一遍導(dǎo)致單元保持在擦除狀態(tài)E,那么在第二 階段中編程單元以使得閾值電壓增加為處于狀態(tài)C內(nèi)，如由箭頭354所描繪的。如果由 于第一遍編程而已將單元編程為狀態(tài)A，那么在第二遍中進(jìn)一步編程存儲器單元以使得 閾值電壓增加為處于狀態(tài)B內(nèi)，如由箭頭355所描繪的。第二遍的結(jié)果在于將單元編程 為經(jīng)指定以在不改變下頁的數(shù)據(jù)的情況下存儲上頁的邏輯"0"的狀態(tài)。在圖9與圖10 中，到鄰近字線下方的浮動?xùn)艠O的耦合量取決于最終狀態(tài)。
在一個實施例中，如果寫入足夠數(shù)據(jù)以填滿一整頁，那么可建立一系統(tǒng)以執(zhí)行全序
列寫入。如果未寫入用于一全頁的足夠數(shù)據(jù)，那么編程過程可編程下頁，其中以所接收 的數(shù)據(jù)進(jìn)行編程。當(dāng)接收到隨后的數(shù)據(jù)時，那么系統(tǒng)將編程上頁。在再一實施例中，系 統(tǒng)可在編程下頁的模式中開始寫入且在隨后接收到足夠數(shù)據(jù)來填滿一整個(或大多數(shù)) 字線的存儲器單元時轉(zhuǎn)換成全序列編程模式。此實施例的更多細(xì)節(jié)揭示于在2/14/04申 請的題為"使用早期數(shù)據(jù)對非易失性存儲器的管線式編程(Pipelined Programming of Non-Volatile Memories Using Early Data)"的序列號為11/013,125發(fā)明人為Sergy Anatolievich Gorobets和Yan Li的美國專利申請案中，所述專利申請案全文以引用的方 式并入本文中。
浮動?xùn)艠O到浮動?xùn)艠O耦合可導(dǎo)致讀取操作期間不可恢復(fù)的誤差，其可需要在讀取期
間執(zhí)行誤差恢復(fù)步驟。存儲于存儲器單元的浮動?xùn)艠O上的表觀電荷可由于從電場的耦合 而經(jīng)歷表觀移位，所述電場是由于存儲在經(jīng)隨后編程的相鄰存儲器單元的浮動?xùn)艠O上的 電荷而產(chǎn)生。通常將此現(xiàn)象稱作浮動?xùn)艠O到浮動?xùn)艠O耦合，或更簡單地將其僅稱作浮動 柵極耦合。雖然理論上來自存儲器陣列中任何存儲器單元的浮動?xùn)艠O上的電荷的電場可 耦合到所述陣列中任何其它存儲器單元的浮動?xùn)艠O，但所述效應(yīng)對于鄰近存儲器單元最 為明顯且值得注意。鄰近存儲器單元可包括在同一位線上的相鄰存儲器單元、在同一字 線上的相鄰存儲器單元，或在相鄰位線與相鄰字線上且因此彼此在對角方向上處于彼此 對面的相鄰存儲器單元。當(dāng)讀取存儲器單元的已編程存儲器狀態(tài)時，電荷的表觀移位可 導(dǎo)致誤差。
浮動?xùn)艠O耦合的效應(yīng)在目標(biāo)存儲器單元之后編程鄰近于所述目標(biāo)存儲器單元的存 儲器單元(例如，在奇數(shù)/偶數(shù)位線結(jié)構(gòu)中)的情形中最明顯，然而也可在其它情形中看 見其效應(yīng)。如此放置于鄰近存儲器單元的浮動?xùn)艠O上的電荷，或電荷的一部分將耦合到 目標(biāo)存儲器單元，從而導(dǎo)致目標(biāo)存儲器單元的閾值電壓的表觀移位。當(dāng)隨后讀取目標(biāo)存 儲器單元時，存儲器單元的表觀閾值電壓的此改變可導(dǎo)致讀取誤差。舉例來說，存儲器 單元可使其表觀閾值電壓在編程之后移位到一程度，所述移位程度使得在用于其被編程 到的存儲器狀態(tài)的所施加參考讀取電壓下其將不會接通或不會接通到足夠程度。
在典型編程技術(shù)中，以鄰近于源極側(cè)選擇柵極線的字線(WL0)開始而編程存儲器 單元的行。此后依次進(jìn)行編程(WL1、 WL2、 WL3等等)以使得在完成前述字線(WLn) 的編程(將字線的每一單元放置入其最終狀態(tài))之后在鄰近字線(WLn+l)中編程至少 一數(shù)據(jù)頁。由于浮動?xùn)艠O到浮動?xùn)艠O耦合效應(yīng)的緣故，在存儲器單元已被編程之后，編 程的型式導(dǎo)致所述存儲器單元的閾值電壓的表觀移位。對于待編程的串中除最后字線外 的每一字線來說，鄰近字線在完成有關(guān)字線的編程之后而被編程。添加到鄰近的稍后經(jīng) 編程的字線上的存儲器單元的浮動?xùn)艠O的負(fù)電荷使有關(guān)字線上的存儲器單元的表觀閾 值電壓升高。
圖11展示一行存儲器單元(例如，WLn)在其鄰近的相鄰行(WLn+l)被編程之 前(實線曲線)和之后(虛線曲線)的表觀閾值電壓分布。由于將負(fù)電荷添加到鄰近字 線的存儲器單元的浮動?xùn)艠O，所以每一分布被加寬。由于浮動?xùn)艠O到浮動?xùn)艠O耦合效應(yīng) 的緣故，所以WLn+l上的經(jīng)稍后編程的存儲器單元的負(fù)電荷將使連接到同一位線的 WLn上的存儲器單元的表觀閾值電壓升高。經(jīng)稍后編程的單元還可影響WLn中連接到 不同位線的存儲器單元的表觀闞值電壓，例如連接到鄰近位線的那些存儲器單元的表觀 閾值電壓。因為分布加寬，所以存儲器單元可能被不正確地讀取為處于鄰近狀態(tài)。每一
分布的上端處的存儲器單元可具有高于相應(yīng)讀取比較點的表觀閾值電壓。舉例來說，當(dāng) 施加參考電壓Vrb時，編程為狀態(tài)A的特定存儲器單元可由于其表觀閾值電壓的變化而 不充分地傳導(dǎo)。這些單元可能被不正確地讀取為處于狀態(tài)B,從而導(dǎo)致讀取誤差。
根據(jù)一個實施例，使用新穎的以行為基礎(chǔ)的交替編程技術(shù)來減少或消除選定行的存 儲器單元的閾值電壓的表觀移位。圖12描繪根據(jù)一個實施例的技術(shù)。并非如先前技術(shù) 中那樣依次編程行，而是使用交替行方法。編程開始于鄰近于用于所述組經(jīng)編程的存儲 器單元的選擇柵極線的第O行(WL0)。在此狀況下，所述組存儲器單元為包括16個字 線的區(qū)塊且編程開始于源極側(cè)處?？筛鶕?jù)實施例使用任何大小的區(qū)塊或其它編程單位。 舉例來說，可使用這些技術(shù)來編程4個、8個、32個或更多字線。此外，編程可開始于 漏極側(cè)而非源極側(cè)。關(guān)鍵在于編程以交替方式繼續(xù)以致所述行的一部分不具有任何經(jīng)隨 后編程的鄰近行。通過編程以使得在完成選定行的編程之后無任何鄰近行被編程，對于 這些選定行來說，將不經(jīng)歷任何經(jīng)隨后編程的浮動?xùn)艠O到浮動?xùn)艠O耦合影響。雖然將實 施例描述為解決了浮動?xùn)艠O到浮動?xùn)艠O耦合的影響，但將了解，也可使用所描述的技術(shù) 潛在地解決例如與型式敏感性阻抗載入相關(guān)聯(lián)的那些現(xiàn)象的其它現(xiàn)象的影響。
為了實現(xiàn)此技術(shù)，編程兩個偶數(shù)行，其中以待編程的第一行開始，且接著編程插入 的奇數(shù)行。在編程插入的奇數(shù)行之后，編程下一偶數(shù)行，且接著編程下一插入的奇數(shù)行。 以此方式，每一奇數(shù)行將不具有在編程所述奇數(shù)行之后被編程的任何鄰近行。如本文所 使用的，術(shù)語偶數(shù)行或字線是指一組行中的一行，所述行包括所述組中待編程的第一行 和當(dāng)依次行進(jìn)通過所述組時接著的所述組中間隔的行。奇數(shù)行是指一組行中的一行，所 述行包括鄰近于所述組中待編程的第一行的行和當(dāng)依次行進(jìn)通過所述組時所述組中間 隔的行。所述術(shù)語并不取決于向行給定的名稱或標(biāo)記，而是取決于其在所述組內(nèi)相對于 編程開始之處的放置。在圖12中，編程開始于第0行，因此第0行(WL0)、第2行(WL2)、 第4行(WL4)、第6行(WL6)、第8行(WL8)、第10行(WLIO)、第12行(WL12) 和第14行(WL14)為偶數(shù)行，且第1行(WL1)、第3行(WL3)、第5行(WL5)、 第7行(WL7)、第9行(WL9)、第ll行(WLll)、第13行(WL13)和第15行(WL15) 為奇數(shù)行。
在編程第O行(一頁或一頁以上)之后，編程第2行(一頁或一頁以上)，隨后編 程第1行(一頁或一頁以上)。雖然可使用各種類型的編程，但應(yīng)在完成第1行的編程 之前完成對所述兩個偶數(shù)行(第0行與第2行)的編程以使得由于第0行與第2行的隨 后編程而無任何耦合影響或效應(yīng)存在于第1行中。在一替代實施例中，可首先編程第2 行，隨后編程第0行。由于第0行與第2行仍在第1行之前被編程，因此這仍將由于第
0行和第2行的隨后編程而不會對第l行提供任何耦合影響。在任一情況下，隨后編程 繼續(xù)如下。在編程第l行之后，編程待編程的下一偶數(shù)行(第4行)，隨后編程待編程 的下一奇數(shù)行(第3行)。編程第4行可在完成第1行的編程之前開始，但應(yīng)直到完成 第4行的編程才完成編程第3行以避免隨后的編程耦合效應(yīng)。此型式繼續(xù)直到已編程除 最后行以外的每一行為止。與待編程的最后行相距兩行的行為奇數(shù)行(第13行)。在編 程第13行之后，編程最后行(第15行)。
在行圖下方給出編程所述組的序列。在編程待編程的第一行(WLn)之后，編程根 據(jù)字線序列(WLn+2、 WLn+l、 WLn+4、 WLn+3，…)繼續(xù)進(jìn)行直到已編程除最后字線外 的所有字線為止。在編程除最后字線外的所有字線之后，編程最后字線。
在根據(jù)圖12的技術(shù)編程的一組存儲器單元中將存在三種不同耦合情況。待編程的 第一字線(WLO)將經(jīng)歷來自一個經(jīng)隨后編程的字線(WL1)的浮動?xùn)艠O到浮動?xùn)艠O耦 合，其它偶數(shù)字線將經(jīng)歷來自兩個經(jīng)隨后編程的字線(WLn+l和WLn-l)的浮動?xùn)艠O 到浮動?xùn)艠O耦合，且奇數(shù)字線將不會經(jīng)歷來自任何經(jīng)隨后編程的鄰近字線的浮動?xùn)艠O到 浮動?xùn)艠O耦合。因為奇數(shù)字線不經(jīng)歷來自經(jīng)隨后編程的鄰近字線的任何浮動?xùn)艠O到浮動 柵極耦合，所以可不同地處理所述奇數(shù)字線。舉例來說，因為奇數(shù)字線將不經(jīng)歷來自經(jīng) 隨后編程的單元的狀態(tài)之間的容限的減小，所以可使用較長編程電壓步長較迅速地編程 所述奇數(shù)字線。因此，盡管以較大編程電壓步長較不精確地被編程，但其仍可維護(hù)可靠 的讀數(shù)容限。在一個實施例中，可在奇數(shù)行內(nèi)較密集地寫入數(shù)據(jù)。
圖13A到圖13E描繪各種表，所述表描述根據(jù)圖12的技術(shù)的各種實施例的編程的 次序。如上所述，每一區(qū)塊包括形成列的一組位線和形成行的一組字線。在一個實施例 中，所述位線經(jīng)劃分為奇數(shù)字線和偶數(shù)字線。在一個時間編程沿著共同字線且連接到奇 數(shù)位線的存儲器單元，同時在另一時間編程沿著共同字線且連接到偶數(shù)位線的存儲器單 元("奇數(shù)/偶數(shù)編程")。在另一實施例中，沿著所述區(qū)塊中所有位線的字線而編程存儲 器單元("所有位線編程")。在其它實施例中，可將位線或區(qū)塊分成其它群組(例如， 左和右，兩個以上群組，等等)。使用奇數(shù)/偶數(shù)編程的結(jié)構(gòu)的實例可査閱第6，522，580 號和第6,643,188號美國專利；所述兩個專利全文均以引用的方式并入本文中。關(guān)于使 用所有位線編程的結(jié)構(gòu)的更多信息可查閱全文以引用的方式并入本文中的以下美國專 利文獻(xiàn)美國專利申請公開案US 2004/0057283;美國專利申請公開案US 2004/0060031; 美國專利申請公開案US 2004/0057285;美國專利申請公開案US 2004/0057287;美國專 利申請公開案US 2004/0057318;美國專利6,771,536;美國專利6,781,877。此外，2005 年4月5日申請的題為"補償非易失性存儲器的讀取操作期間的耦合(COMPENSATING
FOR COUPLING DURING READ OPERATIONS OF NON-VOLATILE MEMORY)"的第 11\099，133號美國專利申請案(其全文以引用的方式并入本文中)描述用于所有位線編 程結(jié)構(gòu)與奇數(shù)/偶數(shù)位線編程結(jié)構(gòu)的全序列編程和兩遍編程的實例。通常， 一起編程所有 位線的結(jié)構(gòu)將從所有位線一起讀取數(shù)據(jù)。類似地，單獨地編程奇數(shù)和偶數(shù)位線的結(jié)構(gòu)通 常將單獨讀取奇數(shù)和偶數(shù)位線。然而，此類限制并非必需的。本文所描述的用于讀取數(shù) 據(jù)的技術(shù)可與所有位線編程或奇數(shù)/偶數(shù)位線編程一起使用。
圖13A是描述對于根據(jù)圖12的技術(shù)的所有位線編程用于編程存儲器單元的次序的 表。圖13A的實施例用于全序列編程(例如，圖9)。在此實施例中，正被編程的區(qū)塊 包括八個字線(WL0到WL7),每一字線存儲一頁數(shù)據(jù)(第0頁到第7頁)。以第0頁 開始以連續(xù)次序?qū)懭胨鲰摗Ｊ紫葘懭氲?頁且第0頁包括由耦合到字線WL0的所有 存儲器單元存儲的數(shù)據(jù)。第二寫入第1頁且第1頁包括由耦合到字線WL2的所有存儲 器單元存儲的數(shù)據(jù)。第三寫入第2頁且第2頁包括由耦合到字線WL1的所有存儲器單 元存儲的數(shù)據(jù)。第四寫入第3頁且第3頁包括由耦合到字線WL4的所有存儲器單元存 儲的數(shù)據(jù)。第五寫入第4頁且第4頁包括由耦合到WL3的所有存儲器單元存儲的數(shù)據(jù)。 第六寫入第5頁且第5頁包括由耦合到字線WL6的所有存儲器單元存儲的數(shù)據(jù)。第七 寫入第6頁且第6頁包括由耦合到字線WL5的所有存儲器單元存儲的數(shù)據(jù)。最后寫入 第7頁且第7頁包括由耦合到字線WL7的所有存儲器單元存儲的數(shù)據(jù)。因為在為字線 WL0寫入第0頁和為字線WL2寫入第1頁之后為字線WL1寫入第2頁，所以耦合到字 線WL1的存儲器單元的表觀閾值電壓將不受任何經(jīng)隨后寫入的字線WL0或WL2的存 儲器單元的影響。對于每一奇數(shù)行(WL1、 WL3、 WL5和WL7)將會如此。第一偶數(shù) 行WL0將受字線WL1的隨后編程影響且每一其它偶數(shù)行(WL2、 WL4禾tlWL6)將受 兩個鄰近行的隨后編程影響(例如，對于行WL4，其受行WL3和WL5影響)。
在全序列編程的另一實施例中，可首先將數(shù)據(jù)寫入到偶數(shù)位線且接著寫入到奇數(shù)位 線。圖13B描繪當(dāng)根據(jù)圖12的技術(shù)使用全序列編程(圖9)時，編程偶數(shù)和奇數(shù)位線 的次序。在此實施例中，具有八個字線的區(qū)塊包括十六頁數(shù)據(jù)。每一字線存儲兩個數(shù)據(jù) 頁，其中每一字線的偶數(shù)位線存儲一頁且奇數(shù)位線存儲另一頁。再次，以第0頁開始以
連續(xù)次序?qū)懭胨鲰摗?br> 首先寫入第0頁且第0頁包括由字線WL0的耦合到偶數(shù)位線的存儲器單元存儲的 數(shù)據(jù)。第二寫入第1頁且第1頁包括由字線WLO的耦合到奇數(shù)位線的存儲器單元存儲 的數(shù)據(jù)。第三寫入第2頁且第2頁包括由字線WL2的耦合到偶數(shù)位線的存儲器單元存 儲的數(shù)據(jù)。第四寫入第3頁且第3頁包括由字線WL2的耦合到奇數(shù)位線的存儲器單元
存儲的數(shù)據(jù)。第五寫入第4頁且第4頁包括由字線WL1的耦合到偶數(shù)位線的存儲器單 元存儲的數(shù)據(jù)。第六寫入第5頁且第5頁包括由字線WL1的耦合到奇數(shù)位線的存儲器 單元存儲的數(shù)據(jù)。第七寫入第6頁且第6頁包括由字線WL4的耦合到偶數(shù)位線的存儲 器單元存儲的數(shù)據(jù)。第八寫入第7頁且第7頁包括由字線WL4的耦合到奇數(shù)位線的存 儲器單元存儲的數(shù)據(jù)。第九寫入第8頁且第8頁包括由字線WL3的耦合到偶數(shù)位線的 存儲器單元存儲的數(shù)據(jù)。第十寫入第9頁且第9頁包括由字線WL3的耦合到奇數(shù)位線 的存儲器單元存儲的數(shù)據(jù)。第十一寫入第10頁且第10頁包括由字線WL6的耦合到偶 數(shù)位線的存儲器單元存儲的數(shù)據(jù)。第十二寫入第11頁且第11頁包括由字線WL6的耦 合到奇數(shù)位線的存儲器單元存儲的數(shù)據(jù)。第十三寫入第12頁且第12頁包括由字線WL5 的耦合到偶數(shù)位線的存儲器單元存儲的數(shù)據(jù)。第十四寫入第13頁且第13頁包括由字線 WL5的耦合到奇數(shù)位線的存儲器單元存儲的數(shù)據(jù)。第十五寫入第14頁且第14頁包括由 字線WL7的耦合到偶數(shù)位線的存儲器單元存儲的數(shù)據(jù)。第十六寫入第15頁且第15頁 包括由字線WL7的耦合到奇數(shù)位線的存儲器單元存儲的數(shù)據(jù)。
如同所有位線編程方法一樣，在將頁寫入到插入的奇數(shù)字線之前，將所有必要的數(shù) 據(jù)頁寫入到鄰近偶數(shù)字線。因為首先編程偶數(shù)字線，所以奇數(shù)字線的存儲器單元將不會 經(jīng)歷由于在編程奇數(shù)字線之后添加到鄰近存儲器單元的負(fù)電荷而導(dǎo)致的任何耦合。
圖13C的表描述當(dāng)根據(jù)圖12的技術(shù)使用圖IO的兩階段編程過程時，所有位線方法 的編程次序。其描繪具有八個字線的區(qū)塊，其中每一字線存儲兩個數(shù)據(jù)頁(上頁和下頁)。 以連續(xù)數(shù)字次序編程所述頁，其中在編程插入的奇數(shù)字線之前編程兩個偶數(shù)字線。對于 耦合到字線WL0的存儲器單元，下部數(shù)據(jù)頁形成第O頁且上部數(shù)據(jù)頁形成第1頁。首 先編程字線WL0。對于在字線WLO的存儲器單元之后被編程的WL2的存儲器單元來說， 下部數(shù)據(jù)頁形成第2頁且上部數(shù)據(jù)頁形成第3頁。對于在字線WL2的存儲器單元之后 被編程的WL1的存儲器單元來說，下部數(shù)據(jù)頁形成第4頁且上部數(shù)據(jù)頁形成第5頁。 對于在字線WL1的存儲器單元之后被編程的WL4的存儲器單元來說，下部數(shù)據(jù)頁形成 第6頁且上部數(shù)據(jù)頁形成第7頁。對于在字線WL4的存儲器單元之后被編程的WL3的 存儲器單元來說，下部數(shù)據(jù)頁形成第8頁且上部數(shù)據(jù)頁形成第9頁。對于在字線WL4 的存儲器單元之后被編程的WL6的存儲器單元來說，下部數(shù)據(jù)頁形成第IO頁且上部數(shù) 據(jù)頁形成第11頁。對于在字線WL6的存儲器單元之后被編程的WL5的存儲器單元來 說，下部數(shù)據(jù)頁形成第12頁且上部數(shù)據(jù)頁形成第13頁。對于在字線WL5的存儲器單 元之后被編程的WL7的存儲器單元來說，下部數(shù)據(jù)頁形成第14頁且上部數(shù)據(jù)頁形成第 15頁。
圖13D的表描述當(dāng)根據(jù)圖12的技術(shù)使用圖10的兩階段編程過程時，奇數(shù)/偶數(shù)位 線方法的編程次序。其描繪具有八個字線的區(qū)塊，其中每一字線存儲四個數(shù)據(jù)頁(兩頁 每一者為上頁和下頁)。以連續(xù)數(shù)字次序編程所述頁，其中在編程插入的奇數(shù)字線之前 編程兩個偶數(shù)字線。對于字線WL0 (首先被編程)的在偶數(shù)位線上的存儲器單元來說， 下部數(shù)據(jù)頁形成第0頁且上部數(shù)據(jù)頁形成第2頁。對于字線WL0的在奇數(shù)位線上的存 儲器單元來說，下部數(shù)據(jù)頁形成第1頁且上部數(shù)據(jù)頁形成第3頁。對于字線WL2 (在字 線WLO之后被編程)的在偶數(shù)位線上的存儲器單元來說，下部數(shù)據(jù)頁形成第4頁且上 部數(shù)據(jù)頁形成第6頁。對于字線WL0的在奇數(shù)位線上的存儲器單元來說，下部數(shù)據(jù)頁 形成第5頁且上部數(shù)據(jù)頁形成第7頁。對于字線WL1 (在字線WL2之后被編程)的在 偶數(shù)位線上的存儲器單元來說，下部數(shù)據(jù)頁形成第8頁且上部數(shù)據(jù)頁形成第10頁。對 于字線WL1的在奇數(shù)位線上的存儲器單元來說，下部數(shù)據(jù)頁形成第9頁且上部數(shù)據(jù)頁 形成第11頁。對于字線WL4(在字線WL1之后被編程)的在偶數(shù)位線上的存儲器單元 來說，下部數(shù)據(jù)頁形成第12頁且上部數(shù)據(jù)頁形成第14頁。對于字線WL4的在奇數(shù)位 線上的存儲器單元來說，下部數(shù)據(jù)頁形成第13頁且上部數(shù)據(jù)頁形成第15頁。對于字線 WL3 (在字線WL4之后被編程)的在偶數(shù)位線上的存儲器單元來說，下部數(shù)據(jù)頁形成 第16頁且上部數(shù)據(jù)頁形成第18頁。對于字線WL3的在奇數(shù)位線上的存儲器單元來說， 下部數(shù)據(jù)頁形成第17頁且上部數(shù)據(jù)頁形成第19頁。對于字線WL6 (在字線WL3之后 被編程)的在偶數(shù)位線上的存儲器單元來說，下部數(shù)據(jù)頁形成第20頁且上部數(shù)據(jù)頁形 成第22頁。對于字線WL6的在奇數(shù)位線上的存儲器單元來說，下部數(shù)據(jù)頁形成第21 頁且上部數(shù)據(jù)頁形成第23頁。對于字線WL5 (在字線WL6之后被編程)的在偶數(shù)位線 上的存儲器單元來說，下部數(shù)據(jù)頁形成第24頁且上部數(shù)據(jù)頁形成第26頁。對于字線 WL5的在奇數(shù)位線上的存儲器單元來說，下部數(shù)據(jù)頁形成第25頁且上部數(shù)據(jù)頁形成第 27頁。對于字線WL7 (在字線WL5之后被編程)的在偶數(shù)位線上的存儲器單元來說， 下部數(shù)據(jù)頁形成第28頁且上部數(shù)據(jù)頁形成第30頁。對于字線WL7的在奇數(shù)位線上的 存儲器單元來說，下部數(shù)據(jù)頁形成第29頁且上部數(shù)據(jù)頁形成第31頁。圖13E的表描述 圖13D的替代方法。當(dāng)根據(jù)圖13E的方法編程每一個別字線時，在編程奇數(shù)位線的下頁 與上頁之前，編程偶數(shù)位線的上頁與下頁。
圖14是描述用于從非易失性存儲器單元讀取數(shù)據(jù)的一個實施例的流程圖。上文關(guān) 于感測模塊的論述論述了如何從特定位線讀取數(shù)據(jù)。圖14提供在系統(tǒng)級的讀取過程的 一個實施例。在步驟404處，響應(yīng)于在步驟402處所接收的讀取數(shù)據(jù)的請求而對特定頁 執(zhí)行讀取操作。在一個實施例中，當(dāng)編程一頁數(shù)據(jù)時，系統(tǒng)還將產(chǎn)生誤差校正碼(ECC)且用所述頁數(shù)據(jù)寫入那些ECC。 ECC技術(shù)是此項技術(shù)中眾所周知的。所使用的ECC過 程可包括此項技術(shù)中已知的任何合適的ECC過程。當(dāng)從一頁讀取數(shù)據(jù)時，將使用ECC 來確定數(shù)據(jù)中是否存在任何誤差(步驟406)?？稍诳刂破?、狀態(tài)機或系統(tǒng)中的其它處執(zhí) 行ECC過程。如果數(shù)據(jù)中不存在任何誤差，那么在步驟408處將所述數(shù)據(jù)報告給用戶。 舉例來說，將經(jīng)由圖6中所展示的數(shù)據(jù)I/0線134將數(shù)據(jù)傳遞到控制器或主機。如果在 步驟406處發(fā)現(xiàn)誤差，那么在步驟410處確定所述誤差是否可校正。所述誤差可歸因于 浮動?xùn)艠O到浮動?xùn)艠O耦合效應(yīng)或可能歸因于其它物理機制。各種ECC方法具有校正一 組數(shù)據(jù)中預(yù)定數(shù)目的誤差的能力。如果ECC過程可校正數(shù)據(jù)，那么在步驟412處使用 所述ECC過程校正所述數(shù)據(jù)且在步驟414中將經(jīng)校正的數(shù)據(jù)報告給用戶。如果數(shù)據(jù)不 可由ECC過程來校正，那么在步驟416中執(zhí)行數(shù)據(jù)恢復(fù)過程。在一些實施例中，將在 步驟416之后執(zhí)行ECC過程。在下文描述關(guān)于數(shù)據(jù)恢復(fù)過程的更多細(xì)節(jié)。在恢復(fù)數(shù)據(jù) 之后，在步驟418處報告所述數(shù)據(jù)。注意可將圖14的過程與使用所有位線編程或奇 數(shù)/偶數(shù)位線編程而編程的數(shù)據(jù)一起使用。
圖15是用于讀取已根據(jù)圖12的技術(shù)編程的非易失性存儲裝置的新穎技術(shù)的流程 圖。可在圖14的步驟404處使用圖15的技術(shù)以讀取一頁存儲器單元?？蓪σ豁搱?zhí)行圖 15的過程，所述頁涵蓋區(qū)塊的所有位線、區(qū)塊的僅奇數(shù)位線、區(qū)塊的僅偶數(shù)位線，或區(qū) 塊的其它子組的位線。在接收從存儲器讀取數(shù)據(jù)的請求(可請求一頁或一頁以上數(shù)據(jù)) 之后，在步驟502處開始讀取特定頁的數(shù)據(jù)，其中在步驟502處確定存儲所請求頁的數(shù) 據(jù)的存儲器單元是耦合到偶數(shù)字線還是耦合到奇數(shù)字線。如果所述頁的數(shù)據(jù)存儲于奇數(shù) 字線中，那么在步驟504處使用標(biāo)準(zhǔn)讀取過程來讀取選定字線的適當(dāng)存儲器單元，其中 在編程一-特定奇數(shù)字線之前已編程鄰近于所述特定奇數(shù)字線的兩個字線。因此，不存 在來自經(jīng)隨后編程的鄰近存儲器單元的任何耦合效應(yīng)，且可在不補償此類耦合和存儲器 單元的表觀閾值電壓的任何相關(guān)聯(lián)移位的情況下讀取所述存儲器單元。
如果所請求的頁存儲于耦合到偶數(shù)字線的存儲器單元中，那么在步驟506中確定所 請求的偶數(shù)字線是否為存儲器單元區(qū)塊(所請求的字線為其一部分)的待編程的第一字 線(WLO)。如果所請求的頁存儲于待編程的第一字線中，那么在步驟508處使用基于 字線WL1的存儲器單元的已編程狀態(tài)的補償或偏移而讀取存儲器單元。在字線WLO之 后編程字線WL1，且因此，字線WL1的存儲器單元可導(dǎo)致耦合到字線WLO的存儲器單 元的閾值電壓的表觀移位。
或者，如果所請求頁并非存儲于待編程的第一偶數(shù)字線的存儲器單元中，那么在步 驟510處使用基于每一相鄰奇數(shù)字線(WLn-l和WLn+l)的已編程狀態(tài)的補償而讀取
存儲所請求頁的數(shù)據(jù)的存儲器單元。除待編程的第一字線外的每一偶數(shù)字線將鄰近于在 其之后被編程的兩個奇數(shù)字線。因此，存儲于WLn+l和WLn-l上的存儲器單元的浮動 柵極中的負(fù)電荷可導(dǎo)致耦合到有關(guān)字線(WLn)的存儲器單元的閾值電壓的表觀移位。
已針對圖14的步驟404處的對于一頁的讀取操作的執(zhí)行而描述了圖15的過程。或 者，也可在偶數(shù)行的讀取過程期間檢測到誤差之后使用圖15的過程作為步驟416處數(shù) 據(jù)恢復(fù)的一部分。如果作為恢復(fù)過程的一部分而執(zhí)行，那么步驟504為可選的。
圖16是描述用于對一頁執(zhí)行標(biāo)準(zhǔn)讀取操作(圖15的步驟504)的過程的一個實施 例的流程圖。可對一頁執(zhí)行圖16的過程，所述頁涵蓋區(qū)塊的所有位線、區(qū)塊的僅奇數(shù) 位線、區(qū)塊的僅偶數(shù)位線，或區(qū)塊的其它子組的位線。在步驟520中，將讀取參考電壓 Vra施加到與所述頁相關(guān)聯(lián)的適當(dāng)字線。在步驟522中，感測與所述頁相關(guān)聯(lián)的位線以 確定經(jīng)尋址的存儲器單元基于施加到其控制柵極的Vra而傳導(dǎo)還是不傳導(dǎo)。傳導(dǎo)的位線 指示所述存儲器單元接通；因此，那些存儲器單元的陶值電壓小于Vra (例如，處于狀 態(tài)E)，如圖9中所展示。在步驟524中，對于那些位線將對所述位線感測的結(jié)果存儲于 適當(dāng)鎖存器中。在步驟526中，將讀取參考電壓Vrb施加到與所讀取的頁相關(guān)聯(lián)的字線。 在步驟528中，如上所述感測位線。在步驟530中，對于所述位線將結(jié)果存儲于適當(dāng)鎖 存器中。在步驟532中，將讀取參考電壓Vrc施加到與所述頁相關(guān)聯(lián)的字線。在步驟534 中，如上所述，感測位線以確定哪些存儲器單元傳導(dǎo)。在步驟536中，對于所述位線將 來自感測步驟的結(jié)果存儲于適當(dāng)鎖存器中。在步驟538中，確定用于每一位線的數(shù)據(jù)值。 舉例來說，如果存儲器單元在Vra處傳導(dǎo)，那么存儲器單元處于狀態(tài)E。如果存儲器單 元在Vrb和Vrc處傳導(dǎo)但在Vm處不傳導(dǎo)，那么存儲器單元處于狀態(tài)A。如果存儲器單 元在Vrc處傳導(dǎo)但在Vm和Vrb處不傳導(dǎo)，那么存儲器單元處于狀態(tài)B。如果存儲器單 元在Vra、 Vrb或Vrc處均不傳導(dǎo)，那么存儲器單元處于狀態(tài)C。在一個實施例中，由圖 6中的處理器212確定所述數(shù)據(jù)值。在步驟540中，處理器212對于每一位線將把所確 定的數(shù)據(jù)值存儲于適當(dāng)鎖存器中。在其它實施例中，可以不同次序感測各種電平(Vra、 Vrb和Vrc)。
圖17是描述用于讀取根據(jù)圖12的技術(shù)而編程的一頁數(shù)據(jù)的新穎方法的流程圖。可 在圖15的步驟510處使用圖17以讀取存儲于耦合到不同于所述區(qū)塊中待編程的第一字 線的偶數(shù)字線的存儲器單元中的一頁數(shù)據(jù)。也可在步驟508處使用圖17，其中對讀取存 儲于耦合到所述區(qū)塊中待編程的第一字線的存儲器單元中的一頁數(shù)據(jù)進(jìn)行一些修改。下 文說明所述修改。
圖17的過程試圖在補償來自鄰近存儲器單元的浮動?xùn)艠O到浮動?xùn)艠O耦合效應(yīng)的同
時讀取數(shù)據(jù)。所述補償包括査看鄰近字線(WLn+l和WLn-l)且確定鄰近字線的過去 的編程已建立浮動?xùn)艠O到浮動?xùn)艠O耦合效應(yīng)到什么程度。當(dāng)對所述區(qū)塊中待編程的第一 字線執(zhí)行時，所述補償僅査看鄰近字線WLn+l，因為無字線WLn-I在此第一字線之后 被編程。如果字線WLn+l和/或WLn-l上的數(shù)據(jù)已經(jīng)由耦合效應(yīng)而干擾WLn上的數(shù)據(jù)， 那么讀取過程將通過使用讀取參考電壓(比較點)的一個或一個以上偏移作為鄰近字線 上的存儲器單元的已編程狀態(tài)的函數(shù)來補償所述干擾。圖17是僅考慮鄰近存儲器單元 是否被編程的簡化過程。圖17不會確定鄰近存儲器單元的實際已編程狀態(tài)，僅確定其 是否被編程。
圖17描述用于讀取已使用全序列編程(如圖9中所展示)而編程的存儲器單元的 方法，其中一個邏輯頁的兩個位存儲于每一單元中且將被一起讀取和向外報告。如果 WLn+l上的存儲器單元未經(jīng)編程(擦除狀態(tài)E)且WLn-l上的存儲器單元未經(jīng)編程(狀 態(tài)E),那么將不存在浮動?xùn)艠O到浮動?xùn)艠O耦合影響。如果字線WL (n+l)和WL (n-l) 上的存儲器單元均經(jīng)編程(己編程狀態(tài)A、 B或C)，那么存在相當(dāng)大的耦合影響。如果 一個鄰近字線的存儲器單元在其被擦除的同時被編程，那么將傾向于存在減少的耦合影 響。對于待編程的第一字線，將不存在任何耦合影響或者不存在減少的耦合影響，因為 此字線僅具有經(jīng)隨后編程的字線WLn+l且不具有任何經(jīng)隨后編程的字線WLn-l。歸因 于鄰近單元的精確耦合影響隨陣列實施方案和操作而變化且可通過表征裝置而加以確 定。
在步驟602處，確定是否已編程鄰近于有關(guān)字線的第一字線的存儲器單元。步驟602 可包括對字線WLn+l執(zhí)行簡單的二進(jìn)制讀取操作。舉例來說，步驟602可包括使用讀 取參考電壓Vra執(zhí)行圖16的步驟520到522。字線WLn+l的在施加Vra時傳導(dǎo)的那些 單元被確定為待擦除，而不傳導(dǎo)的那些單元被確定為待編程。在一個實施例中，在以相 同方式進(jìn)行確定的情況下，可使用Vrb或Vrc代替Vra。在步驟604處，將步驟602的 結(jié)果存儲于適當(dāng)鎖存器中。在步驟606和608處，對字線WLn-l執(zhí)行相同操作。如果對 待編程的第一字線執(zhí)行圖17 (圖15的步驟508)，那么跳過步驟606和608。
在步驟610處，在正常讀取比較點處對有關(guān)字線WLn執(zhí)行讀取操作。此包括使用 Vra、 Vrb和Vrc執(zhí)行圖16的過程。在一些實施例中，用于讀取WLn+l和/或WLn-l的 電平和/或電平數(shù)目可能不與最初用于讀取WLn的電平和/或電平數(shù)目完全相同。在步驟 612處，對于位線將步驟610的結(jié)果存儲于適當(dāng)鎖存器中，所述位線在WLn上具有一存 儲器單元，其中經(jīng)確定(在步驟602和606處)為處于狀態(tài)E的鄰近單元在WLn+l與 WLn-l上。對于其它位線，不考慮所述數(shù)據(jù)。如果正對待編程的第一字線執(zhí)行圖17 (步
驟508)，那么對于具有其中WL (n+l)上的鄰近單元在步驟602處被確定為處于狀態(tài)E 的存儲器單元的位線將步驟610的結(jié)果存儲于適當(dāng)鎖存器中。
在步驟614處，將使用讀取點的第一組偏移(例如，對于每一讀取點為0.08 V的偏 移)對有關(guān)字線WLn執(zhí)行讀取操作。即，將執(zhí)行圖16的過程；然而，在此實例中，系 統(tǒng)將使用Vra+0.08 V、 Vrb+0.08 V和Vrc+0.08 V，而非使用Vra、 Vrb和Vrc。注意0.08 V的偏移值僅為例示性的且其它實施方案可使用不同偏移值。此外，雖然偏移組包括用 于每一狀態(tài)或讀取比較點的相同偏移值，但其它實施例可使用用于不同狀態(tài)的不同偏移 值。在步驟616處，對于具有在WLn上的存儲器單元且一個鄰近存儲器單元(例如， WLn+l)處于已編程狀態(tài)且一個鄰近存儲器單元(例如，WLn-1)處于擦除狀態(tài)的位線 存儲步驟614的結(jié)果。不考慮其它位線的數(shù)據(jù)。如果有關(guān)字線為所述區(qū)塊中待編程的第 一字線(步驟508)，那么對于具有在WLn上的存儲器單元且字線WLn+l的鄰近存儲器 單元因為不存在任何經(jīng)隨后編程的字線WLn-l而處于已編程狀態(tài)的位線存儲步驟614 的結(jié)果。
在步驟618處，將使用第二組偏移(例如，對于每一讀取點為0.16V的偏移)對有 關(guān)字線WLn執(zhí)行讀取操作。將執(zhí)行圖16的過程；然而，在此實例中，所述讀取參考點 將為Vra+0.16V、 Vrb+0.16 V和Vrc+0.16 V。注意可使用其它偏移值。因為浮動?xùn)艠O 到浮動?xùn)艠O耦合效應(yīng)將由于兩個經(jīng)編程的相鄰者而大致為雙倍，所以現(xiàn)使用約為用于第 一偏移的值的兩倍的值。在步驟620處，對于具有在WLn上的存儲器單元且字線WLn+l 與WLn-l上的鄰近存儲器單元處于已編程狀態(tài)的那些位線，將步驟618的結(jié)果存儲于適 當(dāng)鎖存器中。不考慮用于其它位線的數(shù)據(jù)。當(dāng)對所述組中待編程的第一字線執(zhí)行圖17 時，不執(zhí)行步驟618和620。
為了進(jìn)一步改進(jìn)，當(dāng)讀取有關(guān)字線WLn時，可對字線WLn+l和WLn-l執(zhí)行全讀 取操作而非圖17的簡單的二進(jìn)制讀取。圖18A和圖18B描繪了說明有關(guān)存儲器單元上 兩個鄰近存儲器單元的組合耦合效應(yīng)(圖18A)和可用于各種耦合的偏移值(圖18B) 的表。在圖18A中，以對每一組合所期望的例示性耦合影響(表觀閾值電壓移位，以毫 伏為單位)而展示字線WLn+l和字線WLn-l的四個可能的狀態(tài)。隨后未經(jīng)編程的存儲 器單元(狀態(tài)E)將不提供耦合效應(yīng)(0V)，經(jīng)編程為狀態(tài)A的存儲器單元將提供約50 mV的耦合影響或效應(yīng)，經(jīng)編程為狀態(tài)B的存儲器單元將提供約75 mV的耦合影響，且 經(jīng)編程為狀態(tài)C的存儲器單元將提供約100mV的耦合影響。具有這些潛在耦合影響的 兩個鄰近存儲器單元的組合提供8個可能的不同耦合組合。舉例來說，如果字線WL (n+l)的存儲器單元被編程為狀態(tài)B且字線WL (n-l)的存儲器單元被編程為狀態(tài)C,
那么對共享同一位線的WLn的存儲器單元的組合耦合影響將為約175 mV。在此實例中， 為了完全且最準(zhǔn)確地說明八個不同耦合影響情況和擾動可能性，可在讀取兩個鄰近字線 之后在有關(guān)字線的8個子讀取期間應(yīng)用8個偏移組。
然而，為了簡化有關(guān)字線的讀取，可使用平均偏移值來減少所需子讀取的數(shù)目。圖 18B提供一個此類實例。偏移組數(shù)目已減小到四，而非完整的八個。對于0mV (狀態(tài) E中的兩個鄰近單元狀態(tài)E/E)的組合耦合，可使用第一組的0 mV偏移值。對于50 mV、 75mV或100mV (組合狀態(tài)A/E、 B/E、 C/E、 E/A、 E/B、 E/C和A/A)的組合耦合， 可使用75 mV的平均偏移值。對于125 mV和150 mV (組合狀態(tài)B/A、 C/A、 A/B、 A/C 和B/B)的組合耦合，可使用138 mV的平均偏移值。對于175 mV和200 mV (組合狀 態(tài)C/B、 B/C和C/C)的組合耦合，可使用188mV的平均偏移值?？筛鶕?jù)實施例使用許 多變化?？蓪⒔M合耦合簡化為多于或少于四個組合且可使用不同偏移值。此外，在具有 四個以上狀態(tài)的實施例中，可使用各種其它組合。
圖19描述用于讀取使用全序列編程(例如，如圖9中所展示)而編程的存儲器單 元的方法，其中對鄰近字線執(zhí)行全讀取操作。圖19使用圖18A和圖18B中所示的偏移 組(四個子讀取)，但其它實施例可使用不同于所示的偏移組、群組和子讀取數(shù)目的偏 移組、群組和子讀取數(shù)目。
步驟650包括對第一鄰近字線WLn+l執(zhí)行讀取操作。這可包括執(zhí)行圖16的過程。 在步驟652處，將步驟650的結(jié)果存儲于適當(dāng)鎖存器中。在步驟654處，對第二鄰近字 線WLii-l執(zhí)行讀取操作，其還可包括執(zhí)行圖16的過程。在步驟656處，將結(jié)果存儲于 適當(dāng)鎖存器中。如果對區(qū)塊的待編程的第一字線執(zhí)行圖19，那么省略步驟654和656。 在一些實施例中，對字線WLn+l和WLn-l所執(zhí)行的讀取操作導(dǎo)致確定存儲于字線 WLn+l和WLn-l中的實際數(shù)據(jù)。在其它實施例中，對WLn+l和WLn-l所執(zhí)行的讀取 操作導(dǎo)致確定WLn+l和WLn-l上的電荷電平，其可能或可能不準(zhǔn)確地反映存儲于 WLn+l和WLn-l上的數(shù)據(jù)。
在步驟658處，在正常讀取比較點處對有關(guān)字線WLn執(zhí)行讀取操作。這可包括使 用讀取比較點Vra、 Vrb和Vrc執(zhí)行圖16的過程。在一些實施例中，用于讀取WLn+l 和WLn-l的電平和/或電平數(shù)目可能不與最初用于讀取WLn的電平和/或電平數(shù)目完全 相同，且浮動?xùn)艠O閾值電壓值的簡單的某近似足夠用于WLn校正的目的。在步驟660 處，對于具有一存儲器單元且字線WLn+l上的鄰近單元和WLn-l上的鄰近單元處于狀 態(tài)E (在步驟650和654中確定))的位線，將步驟658的結(jié)果存儲于適當(dāng)鎖存器中。對 于其它位線，不考慮所述數(shù)據(jù)。如果WLn為區(qū)塊的待編程的第一字線，那么在步驟660處，對于具有WLn上的存儲器單元且僅WLn+l上的鄰近單元處于狀態(tài)E的位線，存儲 所述數(shù)據(jù)。
在步驟662處，使用讀取點的第一組偏移對有關(guān)字線WLn執(zhí)行讀取操作。舉例來 說，可使用Vra+0.075 V、 Vrb+0.075 V和Vrc+0.075 V代替剛剛的Vra、 Vrb和Vrc而執(zhí) 行圖16的過程。第一組偏移使用用于每一狀態(tài)的單一偏移值，其等于0.075 V。此偏移 值對應(yīng)于圖18B中所展示的組合耦合50mV、 75mV和100mV的平均值?？墒褂萌邕m 用于特定實施方案的其它值。偏移組還可包括用于所述狀態(tài)中的一者或一者以上的不同 偏移值。在步驟664處，對于具有一存儲器單元且鄰近字線WLn+l和WLn-l上的鄰近 單元處于如圖18A和圖18B所示的組合中的任一者中狀態(tài)E/狀態(tài)A;狀態(tài)E/狀態(tài)B; 狀態(tài)E/狀態(tài)C;狀態(tài)A/狀態(tài)E;狀態(tài)A/狀態(tài)A;狀態(tài)B/狀態(tài)E:或狀態(tài)C/狀態(tài)E的位 線，存儲步驟662的結(jié)果。對于其它位線，可不考慮所述數(shù)據(jù)。
如果對待編程的第一字線執(zhí)行圖19，那么步驟662可包括使用對應(yīng)于狀態(tài)A中的 單一鄰近單元的0.05 V偏移值，從而使得耦合導(dǎo)致0.05 V擾動。在步驟664中，可對 于具有WLn上的存儲器單元且字線WLn+l上的鄰近單元處于狀態(tài)A的位線存儲所述數(shù) 據(jù)。對于其它位線，可不考慮所述數(shù)據(jù)。
在步驟666處，使用用于讀取點的第二組偏移對有關(guān)字線WLn執(zhí)行讀取操作。舉 例來說，可使用Vra+0.138 V、 Vrb+0.138 V和Vrc+0.138 V代替剛剛的Vra、 Vrb和Vrc 而執(zhí)行圖16的過程。第二組偏移使用用于每一狀態(tài)的單一偏移值，其等于0.138 V。此 偏移值對應(yīng)于圖18B中所展示的組合耦合125mV、 150mV的平均值?？墒褂萌邕m用于 特定實施方案的其它值。偏移組還可包括用于所述狀態(tài)中的一者或一者以上的不同偏移 值。在步驟668處，對于具有WLn上的存儲器單元且鄰近字線WLn+l和WLn-l上的 鄰近單元處于如圖18A和圖18B所示的組合中的任一者中狀態(tài)A/狀態(tài)B;狀態(tài)A/狀 態(tài)C;狀態(tài)B/狀態(tài)A;狀態(tài)B/狀態(tài)B;或狀態(tài)C/狀態(tài)A的位線，存儲步驟666的結(jié)果。 對于其它位線，可不考慮所述數(shù)據(jù)。
如果對待編程的第一字線執(zhí)行圖19,那么步驟666可包括使用對應(yīng)于狀態(tài)B中的 單一鄰近單元的0.075 V偏移值，其使得耦合導(dǎo)致0.075 V擾動。在步驟668中，可對 于具有WLn上的存儲器單元且字線WLn+l上的鄰近單元處于狀態(tài)B的位線存儲所述數(shù) 據(jù)。對于其它位線，可不考慮所述數(shù)據(jù)。
在步驟670處，使用用于讀取點的第三組偏移對有關(guān)字線WLn執(zhí)行讀取操作。舉 例來說，可使用Vra+0.188 V、 Vrb+0.188 V和Vrc+0.188 V代替剛剛的Vra、 Vrb和Vrc 而執(zhí)行圖22的過程。第三組偏移使用用于每一狀態(tài)的單一偏移值，其等于0.188 V。此
偏移值對應(yīng)于圖18B中所展示的組合耦合175 mV和200 mV的平均值。可使用如適用 于特定實施方案的其它值。偏移組還可包括用于所述狀態(tài)中的一者或一者以上的不同偏 移值。在步驟672處，對于具有WLn上的存儲器單元且鄰近字線WLn+l和WLn-l上 的鄰近單元處于如圖18A和圖18B所示的組合中的任一者中狀態(tài)B/狀態(tài)C;狀態(tài)C/ 狀態(tài)B;或狀態(tài)C/狀態(tài)C的位線，存儲步驟670的結(jié)果。對于其它位線，可不考慮所述 數(shù)據(jù)。
如果對待編程的第一字線執(zhí)行圖19，那么步驟670可包括使用對應(yīng)于狀態(tài)C中的 單一鄰近單元的0.10 V偏移值，其使得耦合導(dǎo)致O.IO V擾動。在步驟672中，可對于 具有WLn上的存儲器單元且字線WLn+l上的鄰近單元處于狀態(tài)C的位線存儲所述數(shù) 據(jù)。對于其它位線，可不考慮所述數(shù)據(jù)。
如先前所論述，可在其它實施例中使用用于有關(guān)字線的不同組合和子讀取數(shù)目。舉 例來說，可將使用OV、 50mV、 75mV、 100 mV、 125 mV、 150 mV、 175 mV禾口 200 mV 的偏移值的八個偏移組與有關(guān)字線的八個子讀取一起使用以直接補償每一可能的耦合 值。也可使用不同于圖19中所使用的組合的其它組合。
圖16到圖19的上述方法是相對于圖9的存儲一個邏輯頁的兩個位的全序列編程而 論述的。當(dāng)讀取根據(jù)圖10的兩步驟過程(存儲來自兩個邏輯頁中的每一者的一個位) 而編程的數(shù)據(jù)時，可稍許修改這些過程。舉例來說，當(dāng)執(zhí)行標(biāo)準(zhǔn)讀取操作(圖15的步 驟504)時，讀取下頁將需要將Vm和Vrc施加到存儲器單元的控制柵極且在那些讀取 點處進(jìn)行感測以確定數(shù)據(jù)處于用于下頁的狀態(tài)E/C (數(shù)據(jù)1)還是狀態(tài)A/B (數(shù)據(jù)O)。 因此，將通過僅執(zhí)行步驟520到524和步驟532到540用于下頁讀取而修改圖16。為了 執(zhí)行上頁的讀取，將使用讀取比較點Vrb來確定上頁數(shù)據(jù)針對狀態(tài)E/A (數(shù)據(jù)1)還是 狀態(tài)B/C (數(shù)據(jù)0)。因此，對于上頁讀取，將修正圖16的過程以僅執(zhí)行步驟526到530、 538和540。此外，當(dāng)在步驟508或510處恢復(fù)數(shù)據(jù)或讀取數(shù)據(jù)時，所述過程將執(zhí)行圖 20的方法以恢復(fù)下頁的數(shù)據(jù)以及執(zhí)行圖21的過程以恢復(fù)上頁的數(shù)據(jù)。
在圖20的步驟702處，根據(jù)圖16的方法對相鄰字線WLn+l執(zhí)行讀取操作且在步 驟704處將結(jié)果存儲于適當(dāng)鎖存器中。在步驟706處，對鄰近字線WLn-l執(zhí)行讀取操作 且在步驟708處將結(jié)果存儲于適當(dāng)鎖存器中。在一些實施例中，對鄰近字線所執(zhí)行的讀 取操作導(dǎo)致確定存儲于字線WLn+l和WLn-l上的實際數(shù)據(jù)。在其它實施例中，對鄰近 字線的讀取操作導(dǎo)致確定WLn+l和WLn-l上的電荷電平，其可能或可能不準(zhǔn)確地反映 存儲于其中的數(shù)據(jù)。如果對待編程的第一字線執(zhí)行圖20，那么省略步驟706和708。在 步驟710處，將讀取參考電壓Vra施加到目標(biāo)字線WLn。在步驟712處，感測所述位線
的數(shù)據(jù)且在步驟714處將結(jié)果存儲于適當(dāng)鎖存器中。在步驟716處，將讀取參考電壓 Vrc施加到字線。在步驟718處感測數(shù)據(jù)，且在步驟720處，對于與字線WLn+l與WLn-l 上存儲數(shù)據(jù)的處于狀態(tài)E的鄰近單元相關(guān)聯(lián)的位線，存儲感測的結(jié)果。如果對待編程的 第一字線執(zhí)行圖20，那么步驟720對于與字線WLn+l上存儲數(shù)據(jù)的處于狀態(tài)E的相鄰 單元相關(guān)聯(lián)的位線，存儲步驟718處的感測結(jié)果。
注意，在圖20所描述且如下文所給出的過程中，僅向Vrc施加偏移以將狀態(tài)B與 狀態(tài)C分開。隱含地假定當(dāng)在Vra處進(jìn)行讀取時不需要偏移，因為擦除狀態(tài)的負(fù)閾值(雖 然受WLn+l和WLn-l影響)通常與狀態(tài)A分開足夠遠(yuǎn)以便無需校正。雖然這是對于當(dāng) 代存儲器的實際假定，但其在將來代的存儲器中可能并不正確，且可在步驟714之前將 步驟722到738中關(guān)于Vrc所描述的偏移過程添加到Vra。
在步驟722處，將把Vrc加上第一偏移(例如，0.075 V或另一合適值)施加到經(jīng) 讀取的頁的字線。在步驟724處將感測所述數(shù)據(jù)，且在步驟726處，對于與字線WLn+l 上的存儲數(shù)據(jù)的相鄰單元和WLn-l上的存儲數(shù)據(jù)的相鄰單元相關(guān)聯(lián)的位線而存儲結(jié)果，
所述相鄰單元處于以下組合中的一者中狀態(tài)E/狀態(tài)A;狀態(tài)E/狀態(tài)B;狀態(tài)E/狀態(tài)C; 狀態(tài)A/狀態(tài)E;狀態(tài)A/狀態(tài)A;狀態(tài)B/狀態(tài)E;或狀態(tài)C/狀態(tài)E。將不考慮其它位線
的數(shù)據(jù)。如果對待編程的第一字線執(zhí)行步驟722和724，那么典型的第一偏移值可為約 0.05 V且在步驟726處對于與字線WLn+l上存儲數(shù)據(jù)的處于狀態(tài)A的相鄰單元相關(guān)聯(lián) 的位線而存儲結(jié)果。
在步驟728處，將把Vrc加上第二偏移(例如，0.138 V或其它合適值)施加到與 經(jīng)讀取的頁相關(guān)聯(lián)的字線。在步驟730處將感測數(shù)據(jù)，且在步驟732處，對于與字線 WLn+l上的存儲數(shù)據(jù)的相鄰單元和字線WLn-l上的存儲數(shù)據(jù)的相鄰單元相關(guān)聯(lián)的位線
而存儲結(jié)果，所述相鄰單元處于以下組合中的一者中狀態(tài)A/狀態(tài)B;狀態(tài)A/狀態(tài)C;
狀態(tài)B/狀態(tài)A;狀態(tài)B/狀態(tài)B;或狀態(tài)C/狀態(tài)A。如果對待編程的第一字線執(zhí)行步驟 728到732,那么可使用0.075V的第二偏移值或其它合適值，且可對于具有字線WLn+l 上的存儲數(shù)據(jù)的處于狀態(tài)B的相鄰單元的位線而存儲結(jié)果。
在步驟734處，將把Vrc加上第三偏移(0.188 V或其它合適值)施加到與經(jīng)讀取 的頁相關(guān)聯(lián)的字線。在步驟736處，將使用感測模塊來感測數(shù)據(jù)且在步驟738處，對于 與字線WLn+l上的存儲數(shù)據(jù)的相鄰單元和字線WLn-l上的存儲數(shù)據(jù)的相鄰單元相關(guān)聯(lián) 的那些位線而存儲步驟736的結(jié)果，所述相鄰單元處于以下組合中的一者中狀態(tài)B/ 狀態(tài)C;狀態(tài)C/狀態(tài)B;或狀態(tài)C/狀態(tài)C。如果對待編程的第一字線執(zhí)行步驟734到738， 那么可使用0.1 V的第三偏移值，且可對在WLn+l上具有存儲數(shù)據(jù)的處于狀態(tài)C的相
鄰單元的位線而存儲結(jié)果。
在步驟740處，處理器212將基于從感測步驟所存儲的數(shù)據(jù)而確定數(shù)據(jù)值。在步驟 742處，將來自步驟740的所確定數(shù)據(jù)值存儲于鎖存器中以最終傳遞到請求讀取數(shù)據(jù)的 用戶。在另一實施例中，可在步驟738與740之間執(zhí)行與狀態(tài)A相關(guān)聯(lián)的步驟710到 714。
當(dāng)在步驟740中確定數(shù)據(jù)值時，如果存儲器單元響應(yīng)于Vra而傳導(dǎo)，那么下頁數(shù)據(jù) 為"1"。如果存儲器單元響應(yīng)于Vra而不傳導(dǎo)且響應(yīng)于Vrc (或Vrc加上適當(dāng)偏移)而 不傳導(dǎo)，那么下頁數(shù)據(jù)還為"1"。如果存儲器單元響應(yīng)于Vra而不傳導(dǎo)，但響應(yīng)于Vrc (或Vrc加上適當(dāng)偏移)而傳導(dǎo)，那么下頁數(shù)據(jù)為"0"。
圖21的過程用于讀取或恢復(fù)上頁的數(shù)據(jù)。在步驟752處，使用圖16的方法對相鄰 字線WLn+l執(zhí)行讀取操作。在步驟754處，對于位線中的每一者將步驟752的結(jié)果存 儲于適當(dāng)鎖存器中。在步驟756處，使用圖16的方法對相鄰字線WLn-l執(zhí)行讀取操作 且在步驟758處存儲結(jié)果。在一些實施例中，對WLn+l和WLn-l的讀取操作導(dǎo)致確定 存儲于WLn+l和WLn-l上的實際數(shù)據(jù)。在其它實施例中，所述讀取操作導(dǎo)致確定WLn+l 和WLn-l上的電荷電平，其可能或可能不準(zhǔn)確地反映存儲于WLn+l和WLn-l上的數(shù)據(jù)。 如果對待編程的第一字線執(zhí)行圖21,那么省略步驟756到758。
在步驟760處，將讀取參考電壓Vrb施加到與經(jīng)讀取的頁相關(guān)聯(lián)的字線。在步驟762 處，使用感測模塊來感測數(shù)據(jù)，且在步驟764處，對于與WLn+l上的相鄰存儲器單元 和WLn-l上的相鄰存儲器單元相關(guān)聯(lián)的那些位線而存儲步驟762的結(jié)果，所述相鄰存儲 器單元存儲數(shù)據(jù)且處于狀態(tài)E中。如果對待編程的第一字線執(zhí)行步驟760到764，那么 對于與WLn+l上的存儲數(shù)據(jù)的處于狀態(tài)E中的相鄰存儲器單元相關(guān)聯(lián)的那些位線而存 儲結(jié)果。
在步驟766處，將Vrb加上第一偏移(例如，0.075 V或某一其它合適值)施加到 字線。在步驟768處感測數(shù)據(jù)，且在步驟770處，對于與WLn+l上的存儲數(shù)據(jù)的相鄰 單元和WLn-l上的存儲數(shù)據(jù)的相鄰單元相關(guān)聯(lián)的那些位線而存儲結(jié)果，所述相鄰單元處
于以下組合中的一者中狀態(tài)E/狀態(tài)A;狀態(tài)E/狀態(tài)B;狀態(tài)E/狀態(tài)C;狀態(tài)A/狀態(tài)E;
狀態(tài)A/狀態(tài)A:狀態(tài)B/狀態(tài)E;或狀態(tài)C/狀態(tài)E。如果對待編程的第一字線執(zhí)行步驟 766到770，那么可施加0.05 V的第一偏移值或某一其它合適值，且可對于與WLn+l 上的存儲數(shù)據(jù)的處于狀態(tài)A中的相鄰存儲器單元相關(guān)聯(lián)的那些位線而存儲結(jié)果。
在步驟772處，將Vrb加上第二偏移(例如，0.138 V或另一合適值)施加到與經(jīng) 讀取的頁相關(guān)聯(lián)的字線。在步驟774處感測數(shù)據(jù)，且在步驟776處，對于與WLn+l上
的存儲數(shù)據(jù)的相鄰單元和WLn-l上的存儲數(shù)據(jù)的相鄰單元相關(guān)聯(lián)的那些位線而存儲結(jié) 果，所述相鄰單元處于以下組合中的一者中狀態(tài)A/狀態(tài)B;狀態(tài)A/狀態(tài)C;狀態(tài)B/
狀態(tài)A;狀態(tài)B/狀態(tài)B;或狀態(tài)C/狀態(tài)A。如果對待編程的第一字線執(zhí)行步驟772到 776，那么可施加0.075 V的第二偏移值或另一合適值，且可對于具有WLn+l上的存儲 數(shù)據(jù)的處于狀態(tài)B中的相鄰單元的那些位線而存儲感測結(jié)果。
在步驟778處，將Vrb加上第三偏移(0.188 V或另一合適值)施加到與經(jīng)讀取的 頁相關(guān)聯(lián)的字線。在步驟780處感測數(shù)據(jù)，且在步驟782處，對于與WLn+l上的存儲 數(shù)據(jù)的相鄰存儲器單元和WLn-l上的存儲數(shù)據(jù)的相鄰單元相關(guān)聯(lián)的那些位線而存儲結(jié)
果，所述相鄰單元處于以下組合中的一者中狀態(tài)B/狀態(tài)C;狀態(tài)C/狀態(tài)B;或狀態(tài)
C/狀態(tài)C。如果對待編程的第一字線執(zhí)行步驟778到782，那么可施加0.10 V的第三偏 移值，且可對于與WLn+l上的存儲數(shù)據(jù)的處于狀態(tài)C中的相鄰存儲器單元相關(guān)聯(lián)的那 些位線而存儲結(jié)果。
在步驟784處，圖6的處理器212基于所存儲的經(jīng)感測數(shù)據(jù)而確定數(shù)據(jù)值。如果存 儲器單元響應(yīng)于Vrb (或Vrb加上適當(dāng)偏移)而接通，那么上頁數(shù)據(jù)為"1"。如果存儲 器單元未響應(yīng)于Vrb (或Vrb加上適當(dāng)偏移)而接通，那么上頁數(shù)據(jù)為"O"。在步驟786 處，將由處理器212確定的數(shù)據(jù)值存儲于數(shù)據(jù)鎖存器中以傳遞到用戶。
可將圖20和圖21的方法用于在圖14的步驟416處恢復(fù)數(shù)據(jù)以及用于在步驟404 處執(zhí)行最初數(shù)據(jù)讀取(圖15的步驟508或510)。圖20和圖21用于讀取使用圖10的上 頁和下頁過程編程的數(shù)據(jù)?？墒褂脠D20和圖21的這兩種方法來讀取通過所有位線編程 或奇數(shù)/偶數(shù)位線編程進(jìn)行編程的數(shù)據(jù)。當(dāng)與所有位線編程一起使用時，同時讀取所有位 線。當(dāng)與奇數(shù)/偶數(shù)位線編程一起使用時，在第一時間同時讀取偶數(shù)位線且在不同時間同 時讀取奇數(shù)位線。
圖16到21描述響應(yīng)于對來自單一字線的一頁數(shù)據(jù)的請求而從所述字線讀取數(shù)據(jù)。 圖22描繪一實施例，在所述實施例中響應(yīng)于讀取一區(qū)塊內(nèi)的任何行的請求而讀取所述 區(qū)塊的每一行。此新穎技術(shù)可通過在選定行需要相鄰行的數(shù)據(jù)之前有效地獲得所述相鄰 行的數(shù)據(jù)和在預(yù)期此數(shù)據(jù)可能被請求的情況下高速緩存此數(shù)據(jù)來提供性能益處，因為大 多數(shù)請求將涉及一區(qū)塊內(nèi)的多頁數(shù)據(jù)。
響應(yīng)于在步驟800處接收的讀取請求(其涉及一單元區(qū)塊內(nèi)的一個或一個以上字 線)，在步驟802處對字線WL1執(zhí)行讀取操作。WL1為奇數(shù)字線，且因此，當(dāng)執(zhí)行所述 讀取操作時，無需補償或偏移?？墒褂脠D16的過程來讀取WL1。在步驟804處，存儲 字線WL1的數(shù)據(jù)。在一個實施例中，由圖6的處理器212使用對WL1的感測操作的結(jié)
果來確定數(shù)據(jù)值，所述數(shù)據(jù)值接著存儲或緩沖于數(shù)據(jù)鎖存器214中。因為在將數(shù)據(jù)讀出 到主機或用戶之前，可針對許多字線存儲所述數(shù)據(jù)，所以可需要許多鎖存器來緩沖此數(shù) 據(jù)。在其它實施例中，可將存儲器維持于圖5的控制電路120、控制器144內(nèi)或維持于 存儲器裝置自身的外部，以緩沖額外數(shù)據(jù)。
在步驟806處，對字線WLO執(zhí)行讀取操作。從WLO讀取數(shù)據(jù)包括施加基于在步驟 802處所確定的存儲于字線WL1中的數(shù)據(jù)的補償?？蓪⑸衔年P(guān)于待編程的第一字線而描 述的圖19到21的經(jīng)修改形式用以讀取字線WLO。因此，可使用四個子讀取，所述子讀 取使用原始組的讀取比較點和基于3個偏移組中的偏移值的3個經(jīng)調(diào)整組。在步驟808 處，基于針對每一位線的字線WL1上的鄰近存儲器單元所確定的信息而對于所述位線 存儲來自適當(dāng)讀取過程的結(jié)果。
在步驟810處，使用圖16的過程對WL3執(zhí)行讀取操作。在步驟812處存儲WL3 的數(shù)據(jù)。在步驟814處，對字線WL2執(zhí)行讀取操作?？墒褂脠D19到21的過程執(zhí)行對 字線WL2的讀取操作，其中WL1為WLn-1且WL3為WLn+l。對于每一位線，可將 WL1上的鄰近存儲器單元和WL3上的鄰近存儲器單元的狀態(tài)用以從適當(dāng)子讀取選擇結(jié) 果以在步驟816處存儲所述結(jié)果。在步驟818處，使用圖16的過程對WL5執(zhí)行讀取操 作。在步驟820處存儲WL5的數(shù)據(jù)。在步驟822處，使用圖19的過程或圖20到21的 過程執(zhí)行對WL4的讀取操作，其中WL3為WLn-l且WL5為WLn+l。對于每一位線， 可將WL3上的鄰近存儲器單元的狀態(tài)和WL5上的鄰近存儲器單元的狀態(tài)用于從適當(dāng)子 讀取中選擇結(jié)果以在步驟824處存儲所述結(jié)果。在步驟826處，使用圖16的過程對字 線WL7執(zhí)行讀取操作。在步驟828處存儲WL7的數(shù)據(jù)。在步驟830處，使用圖19的 過程或圖20到21的過程對WL6執(zhí)行讀取操作，其中WL5為WLn-l且WL7為WLn+l。 對于每一位線，可將WL5上的鄰近存儲器單元的狀態(tài)和WL7上的鄰近存儲器單元的狀 態(tài)用于從適當(dāng)子讀取中選擇結(jié)果以在步驟832處存儲所述結(jié)果。
在一個實施例中，實施圖17和圖19到21的編程過程的存儲器陣列將保留一組存 儲器單元以存儲一個或一個以上旗標(biāo)。舉例來說，可使用一列存儲器單元來存儲指示是 否已編程各別行的存儲器單元的下頁的旗標(biāo)，且可使用另一列存儲器單元來存儲指示是 否已編程各別行的存儲器單元的上頁的旗標(biāo)。在一些實施例中，可將冗余單元用于存儲 旗標(biāo)的副本。通過檢查適當(dāng)旗標(biāo)，可確定是否己編程相鄰字線的各種頁。關(guān)于此類旗標(biāo) 和編程過程的更多細(xì)節(jié)可査閱Shibata等人的第6，657，891號美國專利"用于存儲多值數(shù) 據(jù)的半導(dǎo)體存儲器裝置(Semiconductor Memory Device For Storing Multi-Valued Data)"' 所述專利全文以引用的方式并入本文中。
可在開始圖17和圖19到21中的流程圖的過程之前檢査用于WLn+l和WLn-1的 旗標(biāo)。如果旗標(biāo)指示在WLn被編程之后無任何字線經(jīng)歷編程，那么可使用如圖16中所 展示的正常讀取點執(zhí)行對WLn的讀取操作。因為己知不存在歸因于WLn+l和WLn-l 上的經(jīng)隨后編程的存儲器單元的浮動?xùn)艠O到浮動?xùn)艠O耦合，所以無需進(jìn)行使用各種偏移 的子讀取。如果旗標(biāo)指示一個鄰近字線已被編程且一個鄰近字線尚未被編程，那么可執(zhí) 行所述流程圖的過程以補償來自所述一個經(jīng)隨后編程的字線的耦合?？纱篌w上如先前關(guān) 于為所述組而編程的第一字線描述的來執(zhí)行所述過程。然而，在此狀況下，補償可視所 述旗標(biāo)指示哪一字線已被編程而定而基于WLn-l而非WLn+l。關(guān)于其中僅一個鄰近字 線在有關(guān)字線之后被編程的補償機制的更多信息，參見2005年4月5日申請的題為"補 償非易失性存儲器的讀取操作期間的耦合(COMPENSATING FOR COUPLING DURING READ OPERATIONS OF NON-VOLATILE MEMORY)"的第11\099,133號美國專利申請 案，所述專利申請案全文以引用的方式并入本文中。
由于具有逆轉(zhuǎn)浮動?xùn)艠O到浮動?xùn)艠O耦合的寫入序列效應(yīng)的能力，因此可使閾值電壓 分布之間的容限較小或可較快地編程存儲器系統(tǒng)。
已出于說明和描述的目的而呈現(xiàn)了本發(fā)明的以上詳細(xì)描述。其并不希望為詳盡的或 將本發(fā)明限于所揭示的精確形式。鑒于上述教示，許多修改和變化是可能的。選擇所描 述的實施例以便最佳地闡述本發(fā)明的原理及其實踐應(yīng)用，借此使所屬領(lǐng)域的技術(shù)人員能 夠在各種實施例中最佳地利用本發(fā)明并作出適合于所預(yù)期的特定用途的各種修改。希望 本發(fā)明的范圍由附于此的權(quán)利要求書界定。
權(quán)利要求
1. 一種編程一組非易失性存儲元件的方法，其包含編程耦合到鄰近于用于所述組非易失性存儲元件的選擇柵極線的第一字線的非易失性存儲元件；編程耦合到第三字線的非易失性存儲元件，所述第三字線鄰近于第二字線，所述第二字線鄰近于所述第一字線；以及在編程耦合到所述第三字線的非易失性存儲元件和耦合到所述第一字線的非易失性存儲元件之后，編程耦合到所述第二字線的非易失性存儲元件，其中編程耦合到所述第二字線的非易失性存儲元件開始于編程耦合到所述第三字線的非易失性存儲元件開始之后。
2. 根據(jù)權(quán)利要求2所述的方法，其中所述選擇柵極線為源極側(cè)選擇柵極線。
3. 根據(jù)權(quán)利要求l所述的方法，其進(jìn)一步包含在編程耦合到所述第二字線的非易失性存儲元件之后編程耦合到第五字線的非 易失性存儲元件，所述第五字線鄰近于第四字線，所述第四字線鄰近于所述第三字 線；以及在編程耦合到所述第五字線的非易失性存儲元件之后編程耦合到所述第四字線 的非易失性存儲元件，其中編程耦合到所述第四字線的非易失性存儲元件開始于編 程耦合到所述第五字線的非易失性存儲元件開始之后。
4. 根據(jù)權(quán)利要求3所述的方法，其進(jìn)一步包含接收包括從所述第三字線讀取數(shù)據(jù)的請求的請求，且響應(yīng)于所述請求而對于耦合到所述第三字線的至少一子組所述非易失性存儲元件中的每一非易失 性存儲元件，基于存儲于耦合到所述第二字線的第一鄰近非易失性存儲元件中的電 荷電平和存儲于耦合到所述第四字線的第二鄰近非易失性存儲元件中的電荷電平從預(yù)定一組偏移中確定一偏移；以及針對耦合到所述第三字線的所述非易失性存儲元件執(zhí)行一組讀取過程，所述組中 的每一讀取過程使用來自所述預(yù)定組偏移的所述偏移中的一不同偏移且對耦合到 所述第三字線的所有所述非易失性存儲元件執(zhí)行，耦合到所述第三字線的每一非易 失性存儲元件從所述讀取過程中與經(jīng)確定用于所述每一非易失性存儲元件的所述 偏移相關(guān)聯(lián)的一個適當(dāng)讀取過程提供最終數(shù)據(jù)。
5. 根據(jù)權(quán)利要求4所述的方法，其中所述從預(yù)定一組偏移中確定一偏移包括讀取所述第一鄰近非易失性存儲元件； 讀取所述第二鄰近非易失性存儲元件；以及使來自所述第一鄰近非易失性存儲元件的所述讀取和所述第二鄰近非易失性存 儲元件的所述讀取的信息與所述預(yù)定組偏移相關(guān)。
6. 根據(jù)權(quán)利要求5所述的方法，其中所述執(zhí)行所述組讀取過程包括使用第一偏移執(zhí)行第一讀取過程且存儲對于一個或一個以上非易失性存儲元件 的結(jié)果，所述一個或一個以上非易失性存儲元件具有在第一狀態(tài)中的第一鄰近非易失性存儲元件，和在第二狀態(tài)、第三狀態(tài)或第四 狀態(tài)中的第二鄰近非易失性存儲元件，在所述第二狀態(tài)中的第一鄰近非易失性存儲元件和在所述第一狀態(tài)或所述第二狀態(tài)中的第二鄰近非易失性存儲元件，或在所述第三狀態(tài)或所述第四狀態(tài)中的第一鄰近非易失性存儲元件和在所述第 一狀態(tài)中的第二鄰近非易失性存儲元件；使用第二偏移執(zhí)行第二讀取過程且存儲對于一個或一個以上非易失性存儲元件 的結(jié)果，所述一個或一個以上非易失性存儲元件具有在所述第二狀態(tài)中的第一鄰近非易失性存儲元件和在所述第三狀態(tài)或所述第 四狀態(tài)中的第二鄰近非易失性存儲元件，在所述第三狀態(tài)中的第一鄰近非易失性存儲元件和在所述第二狀態(tài)或所述第 三狀態(tài)中的第二鄰近非易失性存儲元件，或在所述第四狀態(tài)中的第一鄰近非易失性存儲元件和在所述第二狀態(tài)中的第二 鄰近非易失性存儲元件；以及使用第三偏移執(zhí)行第三讀取過程且存儲對于一個或一個以上非易失性存儲元件的結(jié)果，所述一個或一個以上非易失性存儲元件具有在所述第三狀態(tài)中的第一鄰近非易失性存儲元件和在所述第四狀態(tài)中的第二 鄰近非易失性存儲元件，或 在所述第四狀態(tài)中的第一鄰近非易失性存儲元件和在所述第三狀態(tài)或所述第 四狀態(tài)中的第二鄰近非易失性存儲元件。
7. 根據(jù)權(quán)利要求l所述的方法，其中在編程耦合到所述第三字線的非易失性存儲元件之前執(zhí)行編程耦合到所述第一 字線的非易失性存儲元件。
8. 根據(jù)權(quán)利要求l所述的方法，其中編程耦合到所述第一字線的非易失性存儲元件包含編程第一頁數(shù)據(jù)。
9. 根據(jù)權(quán)利要求1所述的方法，其中編程耦合到所述第一字線的非易失性存儲元件包含編程第一頁數(shù)據(jù)和第二頁數(shù) 據(jù)。
10. 根據(jù)權(quán)利要求1所述的方法，其中-將所述組的非易失性存儲元件耦合到連續(xù)位線。
11. 根據(jù)權(quán)利要求l所述的方法，其中將所述組的非易失性存儲元件耦合到一組群位線中的每隔一個位線。
12. 根據(jù)權(quán)利要求1所述的方法，其中所述組的非易失性存儲元件為快閃存儲器裝置。
13. 根據(jù)權(quán)利要求1所述的方法，其中所述組的非易失性存儲元件為NAND快閃存儲器裝置。
14. 根據(jù)權(quán)利要求1所述的方法，其中所述組的非易失性存儲元件為多狀態(tài)快閃存儲器裝置。
15. 根據(jù)權(quán)利要求1所述的方法，其中-所述組的非易失性存儲元件包括浮動?xùn)艠O。
16. 根據(jù)權(quán)利要求l所述的方法，其中所述組的非易失性存儲元件每一者包括用于存儲電荷的介電區(qū)域。
17. —種非易失性存儲器系統(tǒng)，其包含-一組非易失性存儲元件；多個字線，其包括鄰近于用于所述組非易失性存儲元件的第一選擇柵極線的第一 字線(WLn)和鄰近于用于所述組非易失性存儲元件的第二選擇柵極線的最后字線； 以及與所述組非易失性存儲元件和所述多個字線通信的管理電路，所述管理電路通過 完成耦合到所述第一字線(WLn)的非易失性存儲元件的編程和完成耦合到第三字 線(WLn+2)的非易失性存儲元件的編程而編程所述組非易失性存儲元件，所述第 三字線鄰近于第二字線(WLn+l)，所述第二字線鄰近于所述第一字線，所述管理 電路在完成耦合到所述第一字線的非易失性存儲元件和耦合到所述第三字線的非 易失性存儲元件的編程之后完成耦合到所述第二字線的非易失性存儲元件的編程， 所述管理電路通過在完成耦合到剩余字線中的另一個別字線的非易失性存儲元件 的編程之前完成耦合到所述剩余字線中的一個別字線的非易失性存儲元件的編程 來完成耦合到除所述最后字線外的每一剩余字線的非易失性存儲元件的編程，其中 根據(jù)字線序列(WL (n+4)、 WL (n+3)、 WL (n+6)、 WL (n+5)，…)執(zhí)行所述完 成耦合到每一剩余字線的非易失性存儲元件的編程，所述管理電路在完成耦合到除 所述最后字線外的所述每一剩余字線的非易失性存儲元件的編程之后完成耦合到 所述最后字線的非易失性存儲元件的編程。
18. 根據(jù)權(quán)利要求17所述的非易失性存儲器系統(tǒng)，其中所述管理電路響應(yīng)于在所述組非易失性存儲元件中存儲一組數(shù)據(jù)的請求而編程 所述組非易失性存儲元件；所述管理電路通過成功地檢驗所述組數(shù)據(jù)中待編程用于個別字線的一子組數(shù)據(jù) 己被編程用于所述個別字線而完成耦合到所述個別字線的非易失性存儲元件的編 程，所述組數(shù)據(jù)中的所述子組數(shù)據(jù)包括待響應(yīng)于所述請求編程用于所述個別字線的 所有數(shù)據(jù)。
19. 根據(jù)權(quán)利要求18所述的非易失性存儲器系統(tǒng)，其中 成功地檢驗所述組數(shù)據(jù)中的所述子組數(shù)據(jù)已被編程包含檢驗所述組數(shù)據(jù)中的預(yù) 定量的所述子組數(shù)據(jù)已被成功編程用于所述個別字線。
20. 根據(jù)權(quán)利要求n所述的非易失性存儲器系統(tǒng)，其中所述組的非易失性存儲元件耦合到一組群位線中的每隔一個位線。
21. 根據(jù)權(quán)利要求n所述的非易失性存儲器系統(tǒng)，其中所述組的非易失性存儲元件為多狀態(tài)NAND快閃存儲器裝置。
全文摘要
以鄰近于一組存儲元件的選擇柵極線的字線WLn開始編程所述組存儲元件。在編程所述第一字線之后，跳過鄰近于所述第一字線的下一字線WLn+1且編程鄰近于WLn+1的下一字線WLn+2。接著編程WLn+1。編程根據(jù)序列{WLn+4、WLn+3、WLn+6、WLn+5，…}而繼續(xù)，直到已編程所述組的除最后字線外的所有字線為止。接著編程所述最后字線。通過以此方式進(jìn)行編程，所述組的所述字線中的一些字線(WLn+1、WLn+3等)不具有經(jīng)隨后編程的相鄰字線。這些字線的存儲器單元將不經(jīng)歷因經(jīng)隨后編程的相鄰存儲器單元所致的任何浮動?xùn)艠O到浮動?xùn)艠O耦合閾值電壓移位影響。在不使用基于相鄰存儲器單元的偏移或補償?shù)那闆r下讀取不具有經(jīng)隨后編程的相鄰字線的字線。使用基于兩個經(jīng)隨后編程的相鄰字線內(nèi)的數(shù)據(jù)狀態(tài)的補償讀取其它字線。
文檔編號G11C16/10GK101385089SQ200680049987
公開日2009年3月11日 申請日期2006年12月27日 優(yōu)先權(quán)日2005年12月29日
發(fā)明者丹尼爾·C·古特曼 申請人:桑迪士克股份有限公司