專利名稱：具有容忍變異字元線驅(qū)動抑制機制的隨機存取存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種隨機存取存儲器，特別涉及一種利用第一與第二追隨晶體管分別追隨字元線驅(qū)動器中驅(qū)動晶體管的電子特性與存儲單元中閘通晶體管(pass-gate transistor)的電子特性來實現(xiàn)可容忍變異的字元線驅(qū)動抑制機制以增進低電壓工作穩(wěn)定性的隨機存取存儲器。
背景技術(shù)：
隨機存取存儲器，例如靜態(tài)隨機存取存儲器，已成為現(xiàn)代電子電路、裝置與系統(tǒng)中最重要的構(gòu)筑方塊之一。

發(fā)明內(nèi)容
先進的半導(dǎo)體工藝，像是低于IOOnm的工藝，具有充分的潛力來實現(xiàn)低工作電壓、 低功耗與低布局面積的隨機存取存儲器。然而，工藝、供應(yīng)電壓與溫度的變異會對先進半導(dǎo)體工藝的產(chǎn)品造成影響。這些變異會降低隨機存取存儲器的穩(wěn)定度。譬如說，靜態(tài)隨機存取存儲器的讀取干擾(Read-disturb)會降低讀取的靜態(tài)噪聲裕度(RS匪，Read Static Noise Margin)，影響讀取過程的穩(wěn)定性。隨機存取存儲器包括一個具有多行(row)的存儲單元陣列；每一行上有多個存儲單元，耦接于一對應(yīng)字元線。各字元線的電壓受控于一對應(yīng)的字元線驅(qū)動器。每一存儲單元中則設(shè)有一閂鎖器(latch，例如由一對交錯互耦的反相器形成)及至少一個閘通晶體管； 閂鎖器具有兩個儲存節(jié)點，閘通晶體管則有一控制端(如柵極)與兩個溝道端(如源極與漏極)，分別耦合至對應(yīng)的字元線、兩儲存節(jié)點的其中之一、以及一對應(yīng)的位元線。當(dāng)要讀取某一行與某一位元線上的某一存儲單元時，該位元線會被預(yù)充電至邏輯 1的高電壓；經(jīng)由該行的字元線，存儲單元的間通晶體管會被對應(yīng)位元線驅(qū)動器使能，將對應(yīng)儲存節(jié)點導(dǎo)通至該位元線。若該儲存節(jié)點儲存邏輯0的低電壓，存儲單元中的閂鎖器就會將該位元線由原先的高電壓放電至邏輯0的低電壓。然而，閘通晶體管和閂鎖器中用于拉低電壓的反相器晶體管會形成一分壓電路，使邏輯0儲存節(jié)點的電壓升高為一讀取干擾電壓。若閘通晶體管在其兩溝道端間的導(dǎo)通電阻較低(相較于存儲單元閂鎖器中用于拉低電壓的反相器晶體管)，該儲存節(jié)點上的讀取干擾電壓會上升超過閂鎖器中另一反相器的翻轉(zhuǎn)電壓(trip voltage，使反相器轉(zhuǎn)換輸出邏輯值的輸入電壓臨界值)，并導(dǎo)致該閂鎖器所閂鎖儲存的數(shù)據(jù)被錯誤地翻轉(zhuǎn)，也就是將該儲存節(jié)點中原本儲存的低電壓邏輯0錯誤地翻轉(zhuǎn)為高電壓邏輯1。前述的問題被稱為讀取干擾；工藝、供應(yīng)電壓與溫度的變異會加重讀取干擾的影響，因為閘通晶體管的導(dǎo)通特性(如用于使能閘通晶體管的字元線電壓與閘通晶體管本身的導(dǎo)通電阻)與存儲單元中各反相器的翻轉(zhuǎn)電壓都會隨變異增加而擴大其漂移的范圍，使各儲存節(jié)點上由間通晶體管導(dǎo)致的讀取干擾電壓更有可能會超過另一反相器的翻轉(zhuǎn)電壓。減少讀取干擾的解決方案之一是適當(dāng)?shù)亟档妥衷€驅(qū)動器為使能閘通晶體管所提供的字元線使能電壓。較低的字元線使能電壓可實現(xiàn)一字元線驅(qū)動抑制(WLUD， Word-Line Under-Drive)機制，降低閘通晶體管的溝道導(dǎo)通程度，增加閘通晶體管的溝道端間導(dǎo)通電阻，而預(yù)充電位元線對儲存節(jié)點的讀取干擾也就連帶降低。在為字元線驅(qū)動器實現(xiàn)字元線驅(qū)動抑制機制時，較佳地是能追隨前述的變異來動態(tài)地調(diào)整字元線電壓電平， 以達(dá)成較佳的變異容忍。因此，本發(fā)明的目的之一是提供一種隨機存取存儲器，其具備有容忍變異的字元線驅(qū)動抑制機制以提供一較低的字元線使能電壓，并能依據(jù)/追隨晶體管特性的工藝、電壓與溫度變異來動態(tài)地調(diào)整字元線使能電壓。本發(fā)明隨機存取存儲器包括多個行、多個字元線驅(qū)動器、至少一第一追隨晶體管與至少一第二追隨晶體管。各行對應(yīng)一字元線并設(shè)有多個存儲單元；每一存儲單元包括一個用以儲存數(shù)據(jù)的閂鎖器，以及至少一個間通晶體管， 耦接于閂鎖器、對應(yīng)字元線與一對應(yīng)的位元線之間。各字元線驅(qū)動器設(shè)有一電源端、一驅(qū)動端、一輸入端及一驅(qū)動晶體管；電源端接收一工作電壓，驅(qū)動端耦合各字元線的其中之一， 輸入端接收一解碼信號，而驅(qū)動晶體管則有一控制端與兩溝道端，分別耦接輸入端、驅(qū)動端與電源端。各第一追隨晶體管對應(yīng)一字元線驅(qū)動器，其電子特性追隨對應(yīng)字元線驅(qū)動器中的 (拉高)驅(qū)動晶體管，并具有兩溝道端，其中一溝道端耦接對應(yīng)字元線驅(qū)動器的驅(qū)動端。第二追隨晶體管的電子特性追隨存儲單元中的閘通晶體管，并具有一溝道端，與第一追隨晶體管的兩溝道端的其中之一耦接。本發(fā)明一實施例中，字元線驅(qū)動抑制機制由多個第一追隨晶體管與多個第二追隨晶體管實現(xiàn)。各第一追隨晶體管對應(yīng)一字元線驅(qū)動器，并設(shè)有一控制端與兩溝道端(如一柵極、一漏極與一源極)。各第二追隨晶體管對應(yīng)一第一追隨晶體管，也設(shè)有一控制端與兩溝道端(如一柵極、一漏極與一源極)。一實施例中，各第一追隨晶體管的控制端與兩溝道端分別耦接一第二電壓源(如一地電壓源)、對應(yīng)字元線、與對應(yīng)第二追隨晶體管的一溝道端；對應(yīng)第二追隨晶體管的另一溝道端與控制端則分別耦接第二電壓源與對應(yīng)字元線。各字元線驅(qū)動器的電源端共同耦接至一第一電壓源(如一電源電壓源)。延續(xù)前述實施例，各第一追隨晶體管的控制端可耦接至對應(yīng)字元線驅(qū)動器的輸入端，而非第二電壓源。另一實施例中，數(shù)個字元線驅(qū)動器可被群組起來以共用一共用第二追隨晶體管； 群組的各字元線驅(qū)動器各自對應(yīng)一第一追隨晶體管，此第一追隨晶體管的控制端與兩溝道端分別耦接對應(yīng)字元線驅(qū)動器的輸入端、對應(yīng)字元線與共用第二追隨晶體管的一溝道端。 共用第二追隨晶體管的控制端則可耦接至第一電壓源或一電壓控制器。本發(fā)明的又一實施例中，各第一追隨晶體管中有一個是電源側(cè)第一追隨晶體管， 其兩溝道端分別耦接第一電壓源與各字元線驅(qū)動器的電源端。各第二追隨晶體管中有一個是電源側(cè)第二追隨晶體管，其兩溝道端分別耦接各字元線驅(qū)動器的電源端與第二電壓源。 如此，就能降低字元線驅(qū)動器的供應(yīng)電壓，以實現(xiàn)字元線驅(qū)動抑制機制。以第一追隨晶體管耦接字元線的電路架構(gòu)可和前述實施例組合。電源側(cè)第一與第二追隨晶體管耦接各字元線驅(qū)動器的電源端；除此之外，第一與第二追隨晶體管中還包括驅(qū)動側(cè)第一追隨晶體管與驅(qū)動側(cè)第二追隨晶體管。各驅(qū)動側(cè)第一追隨晶體管的控制端與兩溝道端分別耦接第二電壓源、對應(yīng)字元線與一對應(yīng)驅(qū)動側(cè)第二追隨晶體管的一溝道端；而對應(yīng)第二追隨晶體管的另一溝道端與控制端則分別耦接第二電壓源與對應(yīng)字元線?；蛘?， 各驅(qū)動側(cè)第一追隨晶體管與其對應(yīng)的驅(qū)動側(cè)第二追隨晶體管的控制端可分別耦接對應(yīng)字元線驅(qū)動器的輸入端與一共用電壓控制器。又如，各驅(qū)動側(cè)第一追隨晶體管可被群組起來共用同一個共用驅(qū)動側(cè)第二追隨晶體管；各驅(qū)動側(cè)第一追隨晶體管的兩溝道端分別耦接對應(yīng)字元線與共用驅(qū)動側(cè)第二追隨晶體管的一溝道端。在本發(fā)明的又一種實施例中，各字元線驅(qū)動器對應(yīng)一第一追隨晶體管與一第二追隨晶體管；第一追隨晶體管的控制端與兩溝道端分別耦接第二電壓源、對應(yīng)字元線與第二電壓源，第二追隨晶體管的控制端與兩溝道端分別耦接第一電壓源、對應(yīng)字元線與第二電壓源?；蛘?，各字元線驅(qū)動器可對應(yīng)一第一追隨晶體管與兩個第二追隨晶體管，分別為一并聯(lián)第二追隨晶體管與一串聯(lián)第二追隨晶體管；第一追隨晶體管的兩溝道端分別耦接對應(yīng)字元線與串聯(lián)第二追隨晶體管的一溝道端，并聯(lián)第二追隨晶體管的兩溝道端則分別耦接字元線與串聯(lián)第二追隨晶體管的溝道端。又如，數(shù)個字元線驅(qū)動器可被群組起來以共用一共用第二追隨晶體管，各字元線驅(qū)動器在此共用第二追隨晶體管之外還另對應(yīng)一第一追隨晶體管與一并聯(lián)第二追隨晶體管。針對每一字元線驅(qū)動器，第一追隨晶體管的兩溝道端分別耦接對應(yīng)字元線與共用第二追隨晶體管的一溝道端，并聯(lián)第二晶體管的兩溝道端則分別耦接字元線與共用第二追隨晶體管的溝道端。本發(fā)明可以完整根據(jù)字元線拉高驅(qū)動晶體管與閘通晶體管的變異，以對讀取干擾進行較佳的減抑，并加強靜態(tài)噪聲裕度，改善字元線使能電壓的上升時間與隨機存取存儲器存取時序。為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合附圖，作詳細(xì)說明如下。




圖1至圖10分別示意本發(fā)明的不同實施例。
上述附圖中的附圖標(biāo)記說明如下
IOa-IOj隨機存取存儲器
12a-12j字元線驅(qū)動電路
14存儲單元陣列
16a-16j字元線驅(qū)動器
18a-18j、18e，-18g，電壓調(diào)整器
22電壓控制器
LT閂鎖器
UC,.)存儲單元
WL(.)字元線
BL(.)、BLB(.)位元線
PG存取開關(guān)
Β(·)位元線
Da (.)-Dj(.)字元線驅(qū)動單元 IvU Ιν2反相器
nr、nl、nl，、nr，、ni、nt、nd、nc 節(jié)點Pl-Pr、Mpl-Mp3、Mnl-Mn3 晶體管VDD、VSS 電壓源Sd(.)、SdO 解碼信號
具體實施例方式請參考圖1，其所示意的是依據(jù)本發(fā)明一實施例的隨機存取存儲器10a。隨機存取存儲器IOa設(shè)有一存儲單元陣列14與一字元線驅(qū)動電路12a。存儲單元陣列14有多行 (row)，每行包括多個存儲單元與一對應(yīng)的字元線，例如說，存儲單元U (m-1，n-1)與U (m-1， η)屬于同一行，對應(yīng)字元線WL(m-1)；存儲單元U(m，n_l)與U(m，n)則同屬另一行，對應(yīng)字元線WL(m)。以下就以存儲單元U(m，n)來代表各存儲單元的通用架構(gòu)；存儲單元U(m，n)具有一閂鎖器LT以儲存數(shù)據(jù)(如一位元的數(shù)據(jù))，并有一存取開關(guān)PG，其可依據(jù)字元線WL (m) 的電壓控制一位元線B(n)與存儲單元U(m，η)儲存節(jié)點的導(dǎo)通。位元線Β(η)耦接同一列 (column)的各存儲單元，如存儲單元U(m_l，η)與U(m，n)；而另一位元線B(n_l)則耦接另一列的存儲單元U (m-1，n-1)與U(m，n-1)。圖1中也示意了存儲單元U(m，η)的兩種實施例；閂鎖器LT可由兩個反相器Ivl 與Ιν2形成，反相器Ivl與Ιν2交錯互耦于兩節(jié)點(兩儲存節(jié)點)nr與nl之間。在一實施例中，位元線B (η)包括單一位元線BL(η)，存取開關(guān)PG中則設(shè)有一晶體管Pl (如一 η溝道金屬氧化物半導(dǎo)體晶體管)以作為單一閘通晶體管，其具有一控制端(柵極)與兩溝道端 (漏極與源極)，分別耦接對應(yīng)字元線WL(m)、儲存節(jié)點nl與位元線BL(n)的節(jié)點nl’。在另一實施例中，位元線B(n)設(shè)有位元線BL(n)與BLB(η)，故存取開關(guān)PG包括了兩晶體管 Pl與ft·以作為兩個閘通晶體管。晶體管Pl的兩溝道端耦接于節(jié)點nl與位元線BLB (η)的節(jié)點nl’，晶體管ft·的兩溝道端則耦接于節(jié)點nr與位元線BL(η)的節(jié)點nr’ ；晶體管ft·與 Pl的控制端(柵極)均耦接至字元線WL (m)。字元線驅(qū)動電路1 可為上述兩種存儲單元實施例實現(xiàn)本發(fā)明的字元線驅(qū)動抑制機制。字元線驅(qū)動電路1 工作于兩電壓源VDD (電源電壓源)與VSS (地電壓源)之間， 包括多個驅(qū)動單元，各驅(qū)動單元為一對應(yīng)的字元線提供一字元線電壓；例如說，字元線驅(qū)動單元Da(m)與Da (m-Ι)就分別對應(yīng)字元線WL (m)與WL(m_l)。以字元線驅(qū)動單元Da(m)為例來說明各字元線驅(qū)動單元的通用架構(gòu)；字元線驅(qū)動單元Da(m)設(shè)有一字元線驅(qū)動器16a與一電壓調(diào)整器18a。字元線驅(qū)動器16a設(shè)有一晶體管Mpl (如一 ρ溝道金屬氧化物半導(dǎo)體晶體管)與一晶體管Mnl (如一 η溝道金屬氧化物半導(dǎo)體晶體管)；而節(jié)點ni、nd與nt則分別為一輸入端，一驅(qū)動端與一電源端。節(jié)點ni接收一對應(yīng)解碼信號Sd(m)(譬如說由一字元地址預(yù)解碼器接收，未示于圖)，節(jié)點nd耦接字元線WL (m)，而節(jié)點nt則由電壓源VDD接收工作電壓。晶體管Mpl為一拉高(pull-up)驅(qū)動晶體管，具有一控制端與兩溝道端，分別耦接節(jié)點ni、nt與nd ；晶體管Mnl則為一拉低(pull-down)驅(qū)動晶體管，也具有一控制端與兩溝道端，分別耦接節(jié)點ni、電壓源VSS與節(jié)點nd。字元線驅(qū)動器控制字元線WL(m)的電壓轉(zhuǎn)換；當(dāng)對應(yīng)于字元線WL(m)的某一存儲單元要被存取時，解碼信號Sd(m)會觸發(fā)字元線驅(qū)動單元Da(m)中的字元線驅(qū)動器16a，以升高字元線WL (m)的電壓；拉高晶體管Mpl會導(dǎo)通而使字元線電壓朝向電壓源VDD升高，以提供一字元線使能電壓。如此，在耦接于字元線 WL(m)的各個存儲單元中(如存儲單元U(m，n-1)與U(m，η))，其閘通晶體管就會被使能導(dǎo)通。為實現(xiàn)本發(fā)明的字元線驅(qū)動抑制機制，各字元線驅(qū)動單元Da(m)中的電壓調(diào)整器 18a會與字元線驅(qū)動器16a—起運作，以降低字元線WL(m)上用以使能對應(yīng)閘通晶體管的字元線使能電壓，并維護字元線使能電壓，使其可以抵抗變異影響。圖1實施例中，電壓調(diào)整器18a包括一晶體管Mp2 (如一 ρ溝道金屬氧化物半導(dǎo)體晶體管)與一晶體管Mn2 (如一 η 溝道金屬氧化物半導(dǎo)體晶體管)，可分別視為一第一追隨晶體管與一第二追隨晶體管。在每一字元線驅(qū)動單元Da(m)中，晶體管Μρ2具有一控制端與兩溝道端，分別耦接電壓源VSS、節(jié)點nd與節(jié)點nc ；晶體管Mp2的電子特性(例如兩溝道端間的導(dǎo)通電阻、驅(qū)動能力和/或臨限電壓)會追隨驅(qū)動晶體管Mpl的電子特性。晶體管Mn2也具有一控制端與兩溝道端，分別耦接節(jié)點nd、節(jié)點nc與電壓源VSS ；針對字元線WL (m)耦接的各存取開關(guān)PG，晶體管Mn2 的電子特性會追隨存取開關(guān)PG中各閘通晶體管的電子特性。電壓調(diào)整器18a的運作情形可描述如下。在字元線驅(qū)動單元Da(m)中，當(dāng)字元線驅(qū)動器16a的晶體管Mpl導(dǎo)通而拉高字元線WL(m)的電壓以提供字元線使能電壓來使能字元線ffL(m)的各閘通晶體管時，電壓調(diào)整器18a中的晶體管Mn2也會導(dǎo)通，故晶體管Mp2與 Mn2均會導(dǎo)通而由節(jié)點nd汲取電流；因此，節(jié)點nd的電壓(也就是字元線WL (m)的字元線使能電壓)就會降低至一個低于電壓源VDD的電壓值，實現(xiàn)字元線驅(qū)動抑制機制。等效上來說，導(dǎo)通的晶體管Mp2與Mn2會在節(jié)點nd與電壓源VSS之間提供一電阻，以降低字元線使能電壓。再者，由字元線驅(qū)動單元Da(m)提供的字元線使能電壓會由晶體管Mp2與Mn2自動地動態(tài)調(diào)整，以維護字元線使能電壓，使其能對抗各種變異。例如說，在拉高驅(qū)動晶體管 Mpl驅(qū)動字元線使能電壓時，若工藝變異使驅(qū)動晶體管Mpl成為一個具有高電流驅(qū)動能力與低溝道電阻(即其溝道端間的導(dǎo)通電阻)的快晶體管(fast transistor)，晶體管Mpl會傾向?qū)⒐?jié)點nd的電壓提升地更高，更趨近電壓源VDD。然而，由于晶體管Mp2的電流驅(qū)動能力會追隨晶體管Mpl的電流驅(qū)動能力，晶體管Mp2的導(dǎo)通溝道電阻也會較低，使電壓調(diào)整器18a會由節(jié)點nd汲取更多電流；因此，節(jié)點nd的字元線使能電壓就會被動態(tài)地維護，抵抗變異的影響。類似地，若耦接于字元線WL(m)的各閘通晶體管因工藝變異而成為快晶體管，會傾向于提高儲存節(jié)點的讀取干擾電壓，更容易引發(fā)錯誤的數(shù)據(jù)翻轉(zhuǎn)。然而，由于晶體管Mn2 的行為表現(xiàn)會追隨各閘通晶體管，故晶體管Mn2也為一快晶體管，具有較低的導(dǎo)通溝道電阻，使電壓調(diào)整器18a會由節(jié)點nd汲取更多電流，連帶使字元線WL(m)的字元線使能電壓降低，而閘通晶體管的導(dǎo)通程度(與讀取干擾電壓)也就會一并降低。在電壓驅(qū)動單元Da(m)的電壓調(diào)整器18a中使用追隨晶體管Mn2而不使用無源的電阻，對字元線WL (m)的電壓上升時間有正面的助益，可改善隨機存取存儲器IOa的存取時序。當(dāng)字元線驅(qū)動器16a將節(jié)點nd的電壓由一低電壓(例如，趨近電壓源VSS的電壓)開始拉高時，節(jié)點nd的初始低電壓不會將晶體管Mn2完全導(dǎo)通，故電壓調(diào)整器18a的晶體管 Mp2與Mn2 —開始并不會向節(jié)點nd汲取電流，不會影響字元線驅(qū)動器16a對節(jié)點nd的充電，而節(jié)點nd的電壓就能更快地被建立起來；相較之下，若以一無源電阻取代晶體管Mn2，當(dāng)字元線驅(qū)動器16a開始拉高字元線電壓時，此電阻會從一開始就由節(jié)點nd汲取電流，阻擾對節(jié)點nd的充電。此外，由于字元線驅(qū)動單元Da(m)在作為電源端的節(jié)點nt直接耦接電壓源VDD，晶體管Mpl會由電壓源VDD獲得充分完全的電壓供應(yīng)，以加快字元線使能電壓的上升速度。依據(jù)本發(fā)明的另一實施例，圖1的隨機存取存儲器IOa可修改衍生為圖2的隨機存取存儲器10b。類似于隨機存取存儲器IOa的字元線驅(qū)動電路12a，隨機存取存儲器IOb 的字元線驅(qū)動電路12b具有各字元線驅(qū)動單元，例如Db (m-1)與Db(m)；各字元線驅(qū)動單元 Db(m)設(shè)有一字元線驅(qū)動器16b與一電壓調(diào)整器18b，前者具有驅(qū)動晶體管Mpl與Mnl，后者則設(shè)置追隨晶體管Mp2與Mn2。在各字元線驅(qū)動單元Db (m)中，追隨晶體管Mp2的控制端耦接于節(jié)點ni，而非電壓源VSS。當(dāng)字元線WL(m)被選擇時，解碼信號Sd(m)會在節(jié)點ni以低電壓觸發(fā)節(jié)點nd的電壓提升；由于電壓調(diào)整器18b只需在字元線WL(m)被選擇時進行運作，故晶體管Mp2的控制端可直接受控于解碼信號Sd(m)。當(dāng)解碼信號Sd(m)降低以導(dǎo)通字元線驅(qū)動器16b的拉高驅(qū)動晶體管Mpl時，晶體管Mp2也一并被導(dǎo)通，使電壓調(diào)整器18b 能夠開始運作，得以維護并補償字元線ffL(m)的字元線使能電壓。當(dāng)解碼信號Sd(m)回升至高電壓而終止字元線ffL(m)的存取時，晶體管Mpl與Mp2就會關(guān)閉而不再導(dǎo)通運作。在隨機存取存儲器IOb中，字元線驅(qū)動電路12b的布局面積能夠縮減；由于晶體管Mpl與Mp2 均耦接節(jié)點ni與nd，兩者的布局能夠優(yōu)化而縮減。延續(xù)圖1與圖2，請參考圖3，其示意的是本發(fā)明另一實施例的隨機存取存儲器 IOc0隨機存取存儲器IOc的字元線驅(qū)動電路12c具有多個字元線驅(qū)動單元，如Dc (m)至 Dc (m+K-1)，分別對應(yīng)字元線札(m)至札(m+K-1)。以字元線驅(qū)動單元Dc (m)為例來說明各字元線驅(qū)動單元的共通架構(gòu)，字元線驅(qū)動單元Dc (m)具有一字元線驅(qū)動器16c與一電壓調(diào)整器18c，前者設(shè)有驅(qū)動晶體管Mpl與Mnl，后者則設(shè)有晶體管Mp2，可視為一第一追隨晶體管。在圖1與圖2的每一字元線驅(qū)動單元Da(m)與Db(m)都各自有一對應(yīng)的第二追隨晶體管Mn2，圖3中的多個(K個)字元線驅(qū)動單元Dc (m)至Dc(m+K-1)則被群組起來共用同一個共用第二追隨晶體管Mn2。在各字元線驅(qū)動單元Dc (m)至Dc(m+K-1)中，各第一追隨晶體管Mp2的兩溝道端分別耦接對應(yīng)字元線的節(jié)點nd，與該共用第二追隨晶體管Mn2的一個溝道端。共用第二追隨晶體管Mn2的控制端(柵極)耦接一電壓控制器22，以接收一柵極偏壓。隨機存取存儲器12c不但承襲隨機存取存儲器1 與12b的各項優(yōu)點，其布局面積也可降低，因為多個字元線驅(qū)動單元可共用同一個第二追隨晶體管Mn2。較佳地，各字元線Wj(III)至m^m+K-l)(與對應(yīng)字元線驅(qū)動單元Dc (m)至 Dc (m+K-1))被群組的原則可以是單一時間內(nèi)，同一群組中只有一個字元線被使能選擇， 其余的字元線則失能而不被選擇。因此，在同一群組中，一次只有一個第一追隨晶體管Mp2 會被導(dǎo)通而和共用第二追隨晶體管Mn2共同運作。在此種安排下，由于共用第二追隨晶體管Mn2在同一時間內(nèi)不需面對多個導(dǎo)通的第一追隨晶體管Mp2，共用第二追隨晶體管Mn2 不需要有大布局面積。在隨機存取存儲器IOc中，同一個有效次陣列(active sub-array, 以存儲單元陣列14代表)可分享一個第二追隨晶體管Mn2，也就是說，K等于此有效次陣列14的行數(shù)?；蛘撸行Т侮嚵?4的所有行可被群組為多個不同的群組，例如說，字元線 WL (m)至WL (m+K-1)為第一群組，共用同一個共用第二追隨晶體管Mn2，而字元線WL (m+K) 至WL(m+2*K-l)則為第二群組，共用另一個共用追隨晶體管Mn2。各共用第二追隨晶體管Mn2可各自擁有對應(yīng)的電壓控制器22，或者，不同群組的多個共用第二追隨晶體管可共用同一個電壓控制器22。電壓控制器22可以是一可編程(programmable)的電壓源，以為第二追隨晶體管Mn2提供一個可編程的柵極偏壓。在將隨機存取存儲器12c實現(xiàn)于晶粒(die)或晶片 (chip)時，電壓控制器可根據(jù)不同晶粒/晶片間的變異而于不同晶粒/晶片中各自調(diào)整字元線驅(qū)動抑制的程度。舉例而言，若在一第一晶粒的隨機存取存儲器12c中，其ρ溝道金屬氧化物半導(dǎo)體晶體管因快晶體管的變異而使字元線使能電壓偏高，第一晶粒中的電壓控制器22就可被編程來提供一較高的柵極偏壓，以反向補償(降低)字元線使能電壓；若在一第二晶粒的隨機存取存儲器12c中，其ρ溝道金屬氧化物半導(dǎo)體晶體管變異為慢晶體管而使其字元線使能電壓偏低，第二晶粒中的電壓控制器22可被編程來提供一較低的柵極偏壓，以提高字元線使能電壓。電壓控制器22的編程設(shè)定可由晶粒/晶片中的內(nèi)部編程電路 (如內(nèi)置自我測試器，built-in self-tester)進行?；蛘撸诰Я?晶片出廠前可先進行測試，以為各晶粒/晶片決定一個適合的編程設(shè)定，并將編程設(shè)定燒錄至晶粒/晶片的非易失性存儲裝置中。又如，晶粒/晶片可設(shè)置一或多個輸入腳位，以接收外部傳入的編程設(shè)定。請參考圖4，其示意本發(fā)明另一實施例的隨機存取存儲器10d。隨機存取存儲器 IOd有一字元線驅(qū)動電路12d，其設(shè)有多個字元線驅(qū)動單元以驅(qū)動存儲單元陣列14中的多條對應(yīng)字元線，例如說，字元線驅(qū)動單元Dd(m)至Dd(m+K-1)就分別對應(yīng)字元線ffL(m)至 WL(m+K-l)。以字元線驅(qū)動單元Dd(m)來說明各字元線驅(qū)動單元的共通架構(gòu)，字元線驅(qū)動單元Dd(m)設(shè)有一字元線驅(qū)動器16d，其包括有一晶體管Mpl與Mnl，分別為拉高驅(qū)動晶體管與拉低驅(qū)動晶體管。字元線驅(qū)動單元Dd(m)的字元線驅(qū)動器16d于節(jié)點ni的輸入端接收一解碼信號Sd(m)、于節(jié)點nt的電源端接受工作電壓供應(yīng)，并于節(jié)點nd的驅(qū)動端為對應(yīng)字元線WL(m)提供字元線使能電壓。字元線驅(qū)動單元Dd(m)至Dd(m+K-1)被群組起來以共用一個電壓控制器18d ；電壓控制器18d包括一對晶體管Mp3 (如一 ρ溝道金屬氧化物半導(dǎo)體晶體管)與Mn3 (如一 η溝道金屬氧化物半導(dǎo)體晶體管)，分別作為一電源側(cè)第一追隨晶體管與一電源側(cè)第二追隨晶體管。電源側(cè)第一追隨晶體管Μρ3有一控制端與兩溝道端，分別耦接電壓源VSS、電壓源VDD與各字元線驅(qū)動單元Dd (m)至Dd (m+K-1)的節(jié)點nt ；電源側(cè)第二追隨晶體管Mn3也具有一控制端與兩溝道端，分別耦接一解碼信號SdO、電壓源VSS，以及各字元線驅(qū)動單元 Dd(m)至Dd(m+K-1)的節(jié)點nt。由于晶體管Mp3與Mn3可控制同一群組中各字元線驅(qū)動單元Dd(m)至Dd (m+K-1)的節(jié)點nt電壓，故可為各字元線驅(qū)動單元Dd (m)至Dd (m+K-1)中的字元線驅(qū)動器16d降低工作電壓供應(yīng)，借此來實現(xiàn)字元線驅(qū)動抑制機制。對應(yīng)字元線驅(qū)動單元Dd (m)至Dd (m+K-1)的字元線札(m)至札(m+K-1)被群組的原則可以是當(dāng)存取(選擇)字元線ffL(m)至ffL(m+K-l)的其中之一時，解碼信號SdO可導(dǎo)通電源側(cè)第二追隨晶體管Mn3。如此，電源側(cè)第一與第二追隨晶體管Mp3與Mn3的溝道電阻就會在電壓源VDD與VSS間進行分壓，以供應(yīng)一個低于電壓源VDD的工作電壓，而由各字元線驅(qū)動單元Dd(m)至Dd (m+K-1)的字元線驅(qū)動器16d所提供的字元線使能電壓就會被降低。為維護一個穩(wěn)定且可抵抗變異的字元線使能電壓，電源側(cè)第一追隨晶體管Mp3的電子特性會追隨各晶體管Mpl的電子特性，而電源側(cè)第二追隨晶體管Mn3的電子特性則追隨各存儲單元中的閘通晶體管。舉例而言，當(dāng)字元線WL(m)被使能(選擇)時，快晶體管Mpl會傾向于汲取更多電流而降低節(jié)點nt的電壓，但快晶體管Mp3的導(dǎo)通溝道電阻也會較低，使快晶體管Mp3傾向于將節(jié)點nt的電壓提升；因此，變異的影響就會被抵減，供應(yīng)于節(jié)點nt 的工作電壓可被維護，連帶地，節(jié)點nd的字元線使能電壓也就能一并維持穩(wěn)定。在隨機存取存儲器IOd中，所有行的所有字元線驅(qū)動單元可以共用同一對電源側(cè)第一與第二追隨晶體管Mp3與Mn3;也即K等于存儲單元陣列14的總行數(shù)。或者，存儲單元陣列14的所有行可被群組為不同的群組，例如說，字元線WL(m)至ffL(m+K-l)為第一群組，共用一對電源側(cè)第一與第二追隨晶體管Mp3與Mn3 ；字元線WL(m+K)至ffL(m+2*K_l)則群組為第二群組，共用另一對電源側(cè)第一與第二追隨晶體管Mp3與Mn3，以此類推。隨機存取存儲器IOa至IOc的字元線驅(qū)動抑制機制可以和隨機存取存儲器IOd的字元線驅(qū)動抑制機制合并，如圖5、6與7所示的隨機存取存儲器10e、10f與10g。圖5的隨機存取存儲器IOe設(shè)有一字元線驅(qū)動電路12e，其包括了多個字元線驅(qū)動單元，如De (m)至 De(m+K-1)；以下以字元線驅(qū)動單元De (m)來代表各字元線驅(qū)動單元的共通架構(gòu)。類似于圖 1的字元線驅(qū)動單元Da (m)，隨機存取存儲器IOe的字元線驅(qū)動單元De (m)設(shè)有一字元線驅(qū)動器16a與一電壓調(diào)整器18e。字元線驅(qū)動器16e于節(jié)點ni、nd與nt分別具有一輸入端、 一驅(qū)動端與一電源端，并設(shè)置兩晶體管Mpl與Mnl，分別為拉高驅(qū)動晶體管與拉低驅(qū)動晶體管。電壓調(diào)整器18e則設(shè)有晶體管Mp2與Mn2，分別為驅(qū)動側(cè)第一追隨晶體管與驅(qū)動側(cè)第二追隨晶體管。再者，隨機存取存儲器IOe還有另一電壓調(diào)整器18e’，其具有晶體管Mp3與 Mn3，分別是電源側(cè)第一追隨晶體管與電源側(cè)第二追隨晶體管；電壓調(diào)整器18e’可在節(jié)點 nt為各字元線驅(qū)動單元De(m)至De(m+K-1)的各字元線驅(qū)動器16e供應(yīng)工作電壓。由于電壓調(diào)整器18e’供應(yīng)的工作電壓低于電壓源VDD，各字元線驅(qū)動單元De (m) 至De(m+K-1)的字元線驅(qū)動器16e與電壓調(diào)整器18e便能進一步提供比該工作電壓更低的字元線使能電壓；在電壓調(diào)整器18e’與18e的共同運作下，就能實現(xiàn)字元線驅(qū)動抑制機制。 為維護字元線使能電壓，第一追隨晶體管Mp2與Mp3的電子特性會追隨拉高驅(qū)動晶體管Mpl 的電子特性，第二追隨晶體管Mn2與Mn3的電子特性則追隨存儲單元中的各閘通晶體管。圖6的隨機存取存儲器IOf設(shè)有一字元線驅(qū)動電路12f，其配備一電壓調(diào)整器 ISf'；在群組的各字元線驅(qū)動單元Df(m)至Df(m+K-1)中的字元線驅(qū)動器16f與電壓調(diào)整器18f可和電壓調(diào)整器18f’一起運作。以字元線驅(qū)動單元Df(m)為例說明各字元線驅(qū)動單元的共通架構(gòu)，字元線驅(qū)動單元Df (m)中設(shè)有晶體管Mp2與Mn2，分別作為驅(qū)動側(cè)第一與第二追隨晶體管；晶體管Mp2的控制端(柵極)在節(jié)點ni耦接字元線驅(qū)動器16f的輸入端， 晶體管Mn2的控制端則耦接一共用電壓控制器22。在圖7的隨機存取存儲器IOg中，除了以電源側(cè)第一與第二追隨晶體管Mp3與Mn3 所形成的電壓調(diào)整器18g’，被群組起來的各字元線驅(qū)動單元Dg(m)至Dg(m+K-1)也各設(shè)有一電壓調(diào)整器18g ；電壓調(diào)整器18g中以晶體管Mp2作為驅(qū)動側(cè)第一追隨晶體管，而字元線驅(qū)動單元Dg(m)至Dg(m+K-1)的晶體管Mp2則一并耦接至同一個晶體管Mn2，作為共用驅(qū)動側(cè)第二追隨晶體管，類似圖3中的電路。圖8示意本發(fā)明另一實施例的隨機存取存儲器10h，其設(shè)有一字元線驅(qū)動電路 12h，包括有多個字元線驅(qū)動單元，如Dh(m-l)與Dh(m)。以字元線驅(qū)動單元Dh (m)為例來說明各字元線驅(qū)動單元的共通架構(gòu)，其設(shè)有一字元線驅(qū)動器16h與一對應(yīng)的電壓調(diào)整器18h。 在字元線驅(qū)動單元Dh (m)中，字元線驅(qū)動器1 包括兩晶體管Mpl與Mnl，分別為拉高與拉低驅(qū)動晶體管，并在節(jié)點ni的輸入端接收解碼信號Sd(m)，在節(jié)點nt的電源端接收電壓源 VDD所供應(yīng)的工作電壓，在節(jié)點nd的驅(qū)動端為存儲單元陣列14的字元線WL (m)提供字元線使能電壓。字元線驅(qū)動單元Dh(m)的電壓控制器1 則包括晶體管Mp2與Mn2，分別為第一與第二追隨晶體管；晶體管Mp2有一控制端與兩溝道端，分別耦接電壓源VSS、節(jié)點nd(即對應(yīng)的字元線ffL(m))，以及電壓源VSS ；晶體管Mn2也有一控制端與兩溝道端，分別耦接電壓源VDD、節(jié)點nd與電壓源VSS。類似于字元線驅(qū)動電路1 至12c與1 至12g中對第一與第二追隨晶體管Mp2 與Mn2的串聯(lián)安排，圖8字元線驅(qū)動電路12h中對第一與第二追隨晶體管Mp2與Mn2的并聯(lián)安排也能利用晶體管Mp2與Mn2對晶體管Mpl與閘通晶體管的電子特性追隨來實現(xiàn)抵抗變異的字元線驅(qū)動抑制機制。舉例而言，當(dāng)拉高驅(qū)動晶體管Mpl驅(qū)動字元線使能電壓時，快晶體管Mpl的高電流驅(qū)動能力與低溝道電阻(其兩溝道端間的導(dǎo)通電阻)會傾向?qū)⒐?jié)點nd 的電壓拉升地更高，使字元線使能電壓更趨近電壓源VDD ；然而，既然晶體管Mp2的驅(qū)動能力會追隨晶體管Mpl，晶體管Mp2也會由節(jié)點nd汲取更多電流而使其電壓降低；因此，節(jié)點 nd的字元線使能電壓就能被動態(tài)地維護，降低變異對字元線使能電壓的影響。同理，在耦接字元線ffL(m)的存儲單元中，若閘通晶體管因變異而變成快晶體管，閘通晶體管會傾向?qū)Υ婀?jié)點的讀取干擾電壓提高。然而，由于晶體管Mn2的行為與性能會追隨閘通晶體管，晶體管Mn2會由節(jié)點nd汲取更多電流，反向地降低字元線WL(m)的字元線使能電壓，使閘通晶體管的溝道導(dǎo)通程度降低，連帶使讀取干擾電壓一并降低。追隨晶體管的串聯(lián)與并聯(lián)可以合并，如圖9的隨機存取存儲器IOi與圖10的隨機存取存儲器IOj。在隨機存取存儲器IOi的字元線驅(qū)動電路12i中，各字元線驅(qū)動單元，如 Di (m)，包括有一字元線驅(qū)動器16i與一電壓調(diào)整器18i。電壓調(diào)整器18i設(shè)有晶體管Mp2 作為第一追隨晶體管，并設(shè)有兩晶體管(如η溝道金屬氧化物半導(dǎo)體晶體管)Μη2與Μη3， 分別為并聯(lián)第二追隨晶體管與串聯(lián)第二追隨晶體管。在字元線驅(qū)動單元Di(m)中，第一追隨晶體管Μρ2有一控制端與兩溝道端，分別耦接電壓源VSS、節(jié)點nd與節(jié)點nc ；并聯(lián)第二追隨晶體管Mn2也有一控制端與兩溝道端，分別耦接電壓源VDD、節(jié)點nd與節(jié)點nc ；串聯(lián)第二追隨晶體管Mn3也有一控制端與兩溝道端，分別耦接節(jié)點ncUnc與電壓源VSS。晶體管Mp2 的電子特性被設(shè)計來追隨晶體管Mpl的電子特性，而晶體管Mn2與Mn3的電子特性則設(shè)計來追隨存儲單元閘通晶體管的電子特性，而各驅(qū)動單元Di(m)中的電壓調(diào)整器18i與字元線驅(qū)動器16i就能提供抵抗變異的字元線驅(qū)動抑制機制。串聯(lián)第二追隨晶體管可由群組的多個字元線驅(qū)動單元Dj (m)至Dj (m+K-1)共用， 如圖10的隨機存取存儲器IOj所示。在字元線驅(qū)動電路12j的各字元線驅(qū)動單元Dj (m) 中，電壓調(diào)整器18j設(shè)有晶體管Mp2與Mn2，分別為第一追隨晶體管與并聯(lián)第二追隨晶體管， 而各字元線驅(qū)動單元Dj(m)至Dj (m+K-1)的電壓調(diào)整器18j則統(tǒng)一于節(jié)點nc耦接至共用串聯(lián)第二追隨晶體管Mn3，以實現(xiàn)容忍變異的字元線驅(qū)動抑制機制。共用串聯(lián)第二晶體管 Mn3的控制端可受控于電壓控制器22。圖1至圖10的字元線驅(qū)動電路12a至12j可被推廣運用于各種需要變異容忍字元線驅(qū)動抑制機制的存儲單元陣列。舉例而言，在多端口存儲單元陣列中，各存儲單元有多個端口，每個端口設(shè)由一存取開關(guān)耦接一對應(yīng)字元線；而本發(fā)明就可為每一端口的字元線設(shè)置一對應(yīng)的驅(qū)動電路。
在使用無源電阻的公知技術(shù)中，電阻本身的變異會影響字元線驅(qū)動抑制機制的效能，也無法完全地根據(jù)所有的晶體管變異(例如說，只能追隨閘通晶體管的變異或只能追隨字元線拉高驅(qū)動晶體管的變異)，還會使字元線使能電壓的上升時間變慢；相較之下，本發(fā)明變異容忍字元線驅(qū)動抑制機制可以完整根據(jù)字元線拉高驅(qū)動晶體管與間通晶體管的變異，以對讀取干擾進行較佳的減抑，并加強靜態(tài)噪聲裕度，改善字元線使能電壓的上升時間與隨機存取存儲器存取時序。綜上所述，雖然本發(fā)明已以較佳實施例揭示如上，然而其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種隨機存取存儲器，包含多個行，每一該行包含多個存儲單元及一對應(yīng)的字元線；各該存儲單元包含一個用于儲存數(shù)據(jù)的閂鎖器以及至少一間通晶體管，耦接于該閂鎖器、該對應(yīng)字元線與一對應(yīng)位元線之間；多個字元線驅(qū)動器，每一該字元線驅(qū)動器包含一電源端、一驅(qū)動端、一輸入端及一驅(qū)動晶體管；該電源端接收一工作電壓，該驅(qū)動端耦接所述行的所述字元線的其中之一，該輸入端接收一解碼信號，該驅(qū)動晶體管包含一控制端與兩溝道端，分別耦接該輸入端、該驅(qū)動端與該電源端；至少一第一追隨晶體管，各該第一追隨晶體管對應(yīng)所述字元線驅(qū)動器的其中之一，包含兩溝道端；其中一溝道端耦接該對應(yīng)字元線驅(qū)動器的該電源端及該驅(qū)動端的其中之一； 該第一追隨晶體管的電子特性追隨該對應(yīng)字元線驅(qū)動器中該驅(qū)動晶體管的電子特性；以及至少一第二追隨晶體管，包含一溝道端，耦接該第一追隨晶體管的該兩溝道端的其中之一；該第二追隨晶體管的電子特性追隨所述存儲單元中所述閘通晶體管的電子特性。
2.如權(quán)利要求1所述的隨機存取存儲器，其包含多個第一追隨晶體管與多個第二追隨晶體管，各該第一追隨晶體管對應(yīng)所述字元驅(qū)動器的其中之一，各該第二追隨晶體管對應(yīng)所述第一追隨晶體管的其中之一，各該第一追隨晶體管的該兩溝道端分別耦接該對應(yīng)字元線驅(qū)動器的該驅(qū)動端及該對應(yīng)第二追隨晶體管的該溝道端。
3.如權(quán)利要求2所述的隨機存取存儲器，其中，各該字元線驅(qū)動器的該電源端耦接于一第一電壓源，各該第一追隨晶體管更包含一控制端，耦接至一第二電壓源；各該第二追隨晶體管更包含一控制端，耦接該對應(yīng)字元線驅(qū)動器的該驅(qū)動端。
4.如權(quán)利要求2所述的隨機存取存儲器，其中，各該字元線驅(qū)動器的該電源端耦接于一第一電壓源，各該第一追隨晶體管更包含一控制端，耦接該對應(yīng)字元線驅(qū)動器的該輸入端；各該第二追隨晶體管更包含一控制端，耦接該對應(yīng)字元線驅(qū)動器的該驅(qū)動端。
5.如權(quán)利要求1所述的隨機存取存儲器，其包含多個第一追隨晶體管與一個第二追隨晶體管，每一該第一追隨晶體管對應(yīng)所述字元線驅(qū)動器的其中之一，該第二追隨晶體管為一共用第二追隨晶體管；各該第一追隨晶體管的該兩溝道端分別耦接該對應(yīng)字元驅(qū)動器的該驅(qū)動端以及該共用第二追隨晶體管的該溝道端。
6.如權(quán)利要求1所述的隨機存取存儲器，其中，各該第一追隨晶體管的該兩溝道端分別耦接一第一電壓源與所述字元線驅(qū)動器的所述電源端，該第二追隨晶體管的該溝道端耦接所述字元線驅(qū)動器的所述電源端。
7.如權(quán)利要求1所述的隨機存取存儲器，包含多個第一追隨晶體管與多個第二追隨晶體管；各該第一追隨晶體管更包含一控制端，所述第一追隨晶體管的其中之一為一電源側(cè)第一追隨晶體管，其他則為驅(qū)動側(cè)第一追隨晶體管；所述第二追隨晶體管的其中之一為一電源側(cè)第二追隨晶體管，其他則為驅(qū)動側(cè)第二追隨晶體管；該電源側(cè)第一追隨晶體管的該控制端與該兩溝道端分別耦接一第二電壓源、一第一電壓源及所述字元線驅(qū)動器的所述電源端；各該驅(qū)動側(cè)第二追隨晶體管分別對應(yīng)所述驅(qū)動側(cè)第一追隨晶體管的其中之一，各該驅(qū)動側(cè)第一追隨晶體管的該控制端與該兩溝道端分別耦接該第二電壓源、所述字元線驅(qū)動器其中之一的該驅(qū)動端，與該對應(yīng)的驅(qū)動側(cè)第二追隨晶體管的該溝道端。
8.如權(quán)利要求1所述的隨機存取存儲器，包含多個第一追隨晶體管與多個第二追隨晶體管；各該第一追隨晶體管更包含一控制端；所述第一追隨晶體管的其中之一為一電源側(cè)第一追隨晶體管，其他為驅(qū)動側(cè)第一追隨晶體管；所述第二追隨晶體管的其中之一為一電源側(cè)第二追隨晶體管，其他為驅(qū)動側(cè)第二追隨晶體管；各該驅(qū)動側(cè)第一晶體管對應(yīng)所述驅(qū)動側(cè)第二追隨晶體管的其中之一，并對應(yīng)所述字元線驅(qū)動器的其中之一；該電源側(cè)第一追隨晶體管的該控制端與該兩溝道端分別耦接一第二電壓源、一第一電壓源及所述字元線驅(qū)動器的所述電源端；各該驅(qū)動側(cè)第一追隨晶體管的該控制端與該兩溝道端分別耦接該對應(yīng)字元線驅(qū)動器的該輸入端與該驅(qū)動端，及該對應(yīng)驅(qū)動側(cè)第二追隨晶體管的該溝道端。
9.如權(quán)利要求1所述的隨機存取存儲器，包含多個第一追隨晶體管與多個第二追隨晶體管；各該第一追隨晶體管更包含一控制端；所述第一追隨晶體管的其中之一為一電源側(cè)第一追隨晶體管，其他為驅(qū)動側(cè)第一追隨晶體管；所述第二追隨晶體管的其中之一為一電源側(cè)第二追隨晶體管，另一則為一共用驅(qū)動側(cè)第二追隨晶體管；各該驅(qū)動側(cè)第一追隨晶體管對應(yīng)所述字元線驅(qū)動器的其中之一；該電源側(cè)第一追隨晶體管的該控制端及該兩溝道端分別耦接一第二電壓源、一第一電壓源及所述字元線驅(qū)動器的所述電源端；各該驅(qū)動側(cè)第一追隨晶體管的該控制端及該兩溝道端分別耦接該對應(yīng)字元線驅(qū)動器的該輸入端與該驅(qū)動端，及該共用驅(qū)動側(cè)第二追隨晶體管的該溝道端。
10.如權(quán)利要求1所述的隨機存取存儲器，包含多個第一追隨晶體管與多個第二追隨晶體管；各該字元線驅(qū)動器對應(yīng)所述第一追隨晶體管的其中之一與所述第二追隨晶體管的其中之一，且該驅(qū)動端耦接該對應(yīng)第一追隨晶體管的兩溝道端的其中之一，并耦接該對應(yīng)第二追隨晶體管的兩溝道端的其中之一。
11.如權(quán)利要求1所述的隨機存取存儲器，包含多個第一追隨晶體管與多個第二追隨晶體管；各該字元線驅(qū)動器對應(yīng)所述第一追隨晶體管的其中之一與所述第二追隨晶體管的其中兩個，各該字元線驅(qū)動器對應(yīng)的該兩個第二追隨晶體管為一并聯(lián)第二追隨晶體管與一串聯(lián)第二追隨晶體管；各該字元線驅(qū)動器對應(yīng)的該第一追隨晶體管的該兩溝道端分別耦接該驅(qū)動端及該對應(yīng)串聯(lián)第二追隨晶體管的該溝道端，該對應(yīng)并聯(lián)第二追隨晶體管的該溝道端耦接該驅(qū)動端。
12.如權(quán)利要求1所述的隨機存取存儲器，包含多個第一追隨晶體管與多個第二追隨晶體管；所述字元線驅(qū)動器對應(yīng)所述第二追隨晶體管中的一個共用第二追隨晶體管；各該字元線驅(qū)動器更對應(yīng)于所述第一追隨晶體管的其中之一與所述第二追隨晶體管中的一個并聯(lián)第二追隨晶體管；各該字元線驅(qū)動器對應(yīng)的該第一追隨晶體管的該兩溝道端分別耦接該驅(qū)動端與該共用第二追隨晶體管的溝道端，各該字元線驅(qū)動器對應(yīng)的該并聯(lián)第二追隨晶體管的溝道端耦接該驅(qū)動端。
全文摘要
本發(fā)明提供一種具有容忍變異字元線驅(qū)動抑制機制的隨機存取存儲器，其包括多個字元線驅(qū)動器、至少一第一追隨晶體管與第二追隨晶體管。各字元線驅(qū)動器有一輸入端以接收一解碼信號、一電源端以接受一工作電壓、與一驅(qū)動端以驅(qū)動一字元線。一實施例中，第一追隨晶體管有兩溝道端，分別耦接字元線驅(qū)動器的驅(qū)動端與第二追隨晶體管的一個溝道端。其中，第一追隨晶體管的電子特性追隨字元線驅(qū)動器中驅(qū)動晶體管的電子特性，第二追隨晶體管的電子特性追隨各存儲單元中閘通晶體管的電子特性。本發(fā)明可以對讀取干擾進行較佳的減抑，并加強靜態(tài)噪聲裕度，改善字元線使能電壓的上升時間與隨機存取存儲器存取時序。
文檔編號G11C11/413GK102376350SQ20111009744
公開日2012年3月14日 申請日期2011年4月15日 優(yōu)先權(quán)日2010年8月9日
發(fā)明者莊景德, 林宜緯, 石維強, 陳家政 申請人:智原科技股份有限公司