專利名稱：具有微分負(fù)電阻硫?qū)倩衔镅b置的靜態(tài)隨機(jī)存取存儲器單元及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器電路，更特定而言，涉及使用微分負(fù)電阻(DNR)裝置改進(jìn)的靜 態(tài)隨機(jī)存取存儲器單元。
背景技術(shù)：
存在多種可在電子系統(tǒng)中加以使用的不同存儲器裝置。選擇用于特定應(yīng)用的存儲 器裝置類型主要取決于存儲器的哪些特點(diǎn)最適于實(shí)施所述特定功能。舉例來說，動(dòng)態(tài) 隨機(jī)存取存儲器(DRAM)和靜態(tài)隨機(jī)存取存儲器(SRAM)用于臨時(shí)存儲微處理器或其 它控制裝置"頻繁"使用的程序信息和數(shù)據(jù)。
隨機(jī)存儲存儲器往往比只讀存儲器能提供更大的存儲能力及編程選項(xiàng)和循環(huán)，但 必須對其連續(xù)供電以保持其內(nèi)容。多數(shù)動(dòng)態(tài)隨機(jī)存取存儲器以存儲器單元陣列中所包 含的充電和放電電容器的形式來存儲數(shù)據(jù)。然而，此類存儲器單元為易失性，這是因 為存儲的電荷由于電荷將自己分布成低能量狀態(tài)的自然趨勢而在相對短的時(shí)間周期后 耗散。出于此原因，多數(shù)動(dòng)態(tài)隨機(jī)存取存儲器必須周期性地刷新，也就是說，必須將 存儲的值重寫到所述單元，例如，每隔100毫秒，以將存儲的數(shù)據(jù)保持在存儲器單元 中。甚至不需要刷新的SRAM也只能在向存儲器裝置供電時(shí)保持所存儲的數(shù)據(jù)。當(dāng)對 存儲器裝置的供電被切斷時(shí)，便會(huì)丟失數(shù)據(jù)。
人們一直努力創(chuàng)造一種在商業(yè)上可行的可編程、隨機(jī)存儲和非易失性的存儲器裝 置。為此，當(dāng)前正在開發(fā)此類非易失性隨機(jī)存取存儲器裝置的各種實(shí)施方案，其通過 響應(yīng)于分別施加到存儲器單元的預(yù)定電壓而以結(jié)構(gòu)方式、化學(xué)方式或磁性方式改變存 儲器單元的電阻來將數(shù)據(jù)存儲在多個(gè)存儲器單元中。此類可變電阻存儲器裝置的實(shí)例 包含基于聚合物、鈣鈦礦、摻雜的非晶硅、磁性裝置和硫?qū)倩衔锊ＡУ拇鎯ζ餮b置。
在許多可變電阻存儲器單元中，可通過將具有預(yù)定電平的電壓施加到所述存儲器 單元，以相對于所述存儲器單元在施加電壓之前的狀態(tài)改變穿過存儲器單元的電阻， 將第一值寫入到所述存儲器單元?？赏ㄟ^將第二反向極性電壓施加到存儲器單元以借 此將穿過存儲器單元的電阻改變回到原始水平而將第二值或默認(rèn)值寫入到或存儲在存 儲器單元中。第二電壓可或可不具有與第一電壓相同的量值。每一電阻狀態(tài)是穩(wěn)定的， 使得存儲器單元能夠保持其所存儲的值而不被頻繁地刷新。
還可適當(dāng)?shù)卣{(diào)節(jié)采用硫?qū)倩衔锊牧献鳛殡娮枨袚Q主干的存儲器單元結(jié)構(gòu)，而表現(xiàn)出微分負(fù)電阻(DNR)性質(zhì)。DNR硫?qū)倩衔镅b置具有大于用作存儲器單元的硫?qū)倩?合物裝置的峰谷比以及其它使其表現(xiàn)出微分負(fù)電阻的性質(zhì)。因此，DNR硫?qū)倩衔镅b 置具有更大的穩(wěn)定性，且因此比常規(guī)裝置消耗功率更少而切換速度更快。DNR硫?qū)倩?合物裝置的性質(zhì)和制作DNR硫?qū)倩衔镅b置的方法更詳細(xì)地闡述于Campbell在2003 年4月10日提出申請的第10/410,567號美國專利申請案(公開號US 2004/0202016)和 Campbell在2002年7月10日申請的第10/193,529號美國專利申請案(公開號U.S. 2004/0007749)中，所述專利申請案的全文以引用的方式并入本文中。
RAM單元的密度隨著每一代新的設(shè)計(jì)而急劇增大且一直用作集成電路制造中超 大規(guī)模集成的主要技術(shù)驅(qū)動(dòng)力之一。通常，SRAM裝置由至少四個(gè)晶體管組成。例如， 圖la圖解說明基本的具有NMOS負(fù)載裝置的六晶體管單元，且圖lb圖解說明具有電 阻器負(fù)載上拉裝置的四晶體管單元。對于四或六晶體管單元來說，SRAM單元的密度 受到限制。
圖2中所示的一種嘗試是減少電路組件且因此減小SRAM的大小。 一對Esaki 二 極管或諧振穿隧二極管串聯(lián)連接，然而，所述二極管的峰谷電流電壓比通常小于9， 因此較小的芯片大小會(huì)犧牲電路穩(wěn)定性。因此，需要一種具有改進(jìn)的穩(wěn)定性、非易失 性和降低的功率消耗的SRAM電路。
發(fā)明內(nèi)容
本發(fā)明涉及靜態(tài)隨機(jī)存取存儲器(SRAM)單元和相關(guān)聯(lián)的形成技術(shù)。各種實(shí)例性 實(shí)施例采用微分負(fù)電阻(DNR)硫?qū)倩衔镅b置。
本發(fā)明的實(shí)例性實(shí)施例提供一種SRAM，其包含兩個(gè)DNR硫?qū)倩衔镅b置，一 個(gè)DNR硫?qū)倩衔镅b置用作另一個(gè)的負(fù)載。所述存儲器單元是通過串聯(lián)連接兩個(gè) DNR硫?qū)倩衔镅b置制作而成，所述兩個(gè)DNR硫?qū)倩衔镅b置可為垂直堆疊以形成 小的占有面積設(shè)計(jì)。另一選擇為，可通過將兩個(gè)串聯(lián)連接的DNR硫?qū)倩衔镅b置放 置成并排布局來制作所述單元。在另一實(shí)例性實(shí)施例中，所述SRAM包含一種串聯(lián)連 接到反向偏壓二極管的DNR硫?qū)倩衔铩?br>
圖la是采用六個(gè)晶體管的常規(guī)RAM存儲器單元的電路圖lb是采用四個(gè)晶體管和電阻器負(fù)載上拉裝置的常規(guī)SRAM存儲器單元的電路
圖2是采用諧振穿隧二極管的常規(guī)存儲器單元的電路圖3是根據(jù)本發(fā)明的實(shí)例性實(shí)施例的存儲器單元的電路圖4是顯示本發(fā)明的操作的電流電壓圖表；
圖5是根據(jù)本發(fā)明的另一實(shí)例性實(shí)施例的存儲器單元的電路圖； 圖6是根據(jù)本發(fā)明的再一實(shí)例性實(shí)施例的存儲器單元的電路圖7是顯示圖6的本發(fā)明實(shí)施例的操作的電流電壓圖表；
圖8是根據(jù)本發(fā)明的實(shí)例性制作實(shí)施例的存儲器單元的橫截面；
圖9是根據(jù)本發(fā)明的另一實(shí)例性制作實(shí)施例的存儲器單元的橫截面；及
圖IO是具有根據(jù)本發(fā)明的存儲器裝置的處理系統(tǒng)。
具體實(shí)施例方式
雖然將通過某些實(shí)例性實(shí)施例來闡述本發(fā)明，但其它為所屬領(lǐng)域的技術(shù)人員所容 易知道的實(shí)施例也在本發(fā)明范圍內(nèi)。因此，本發(fā)明的范圍僅參照隨附權(quán)利要求書加以界定。
以下說明中使用的術(shù)語"襯底"可包含任何支撐結(jié)構(gòu)，包含但不限于具有暴露襯
底表面的半導(dǎo)體襯底。半導(dǎo)體襯底應(yīng)理解為包含絕緣體上硅(SOI)、藍(lán)寶石上硅(sos)、 摻雜和非摻雜半導(dǎo)體、由基底半導(dǎo)體基礎(chǔ)支撐的硅外延層或其它半導(dǎo)體結(jié)構(gòu)；然而， 也可使用除半導(dǎo)體以外的材料，至少所述材料適合于支撐集成電路。當(dāng)在以下說明中 提及襯底或晶圓片時(shí)，則可能已利用先前的工藝步驟在基底半導(dǎo)體或基礎(chǔ)中或其上方 形成了區(qū)域或結(jié)。
術(shù)語"硫?qū)倩衔锊Ａ?打算包含包括來自周期表的族VTA(或族16)的元素的玻 璃。族VIA元素(也稱作硫?qū)僭?包含硫(S)、硒(Se)、碲(Te)、釙(Po)和氧(O)。
本發(fā)明提供一種SRAM存儲器單元和此類單元的陣列，每一單元包含兩個(gè)串聯(lián)連 接的DNR硫?qū)倩衔镅b置，在其之間具有共用輸入/輸出節(jié)點(diǎn)； 一個(gè)DNR硫?qū)倩衔?裝置用作另一個(gè)的負(fù)載。每一 DNR硫?qū)倩衔镅b置包括頂和底電極及具有電阻可變 區(qū)域的硫?qū)倩衔飳?。?dāng)將適宜的偏壓施加至單元時(shí)，存在三個(gè)操作點(diǎn)。其中一個(gè)點(diǎn) 是不穩(wěn)定的，而其中兩個(gè)點(diǎn)是穩(wěn)定的，其中所述兩個(gè)穩(wěn)定操作點(diǎn)中的一者在輸入/輸出 節(jié)點(diǎn)處以低電壓提供而另一者以高電壓提供?？赏ㄟ^以低電壓或高電壓使中間輸入/ 輸出節(jié)點(diǎn)產(chǎn)生脈沖而在低電壓與高電壓之間切換存儲器單元。
如共同待決的序列號為10/410,567的申請案中所解釋，硫?qū)倩衔镅b置可制作成 在裝置退火時(shí)，在將銀層添加到所述裝置的電阻可變區(qū)域時(shí)，及在頂電極處將負(fù)電壓 脈沖施加至所述結(jié)構(gòu)時(shí)，在負(fù)偏壓下表現(xiàn)出DNR操作模式。所述DNR模式在室溫下 保持穩(wěn)定狀態(tài)，維持約130的峰谷電流電壓比，但可耐受200。C以上的溫度而不會(huì)損 失功能性。作為高峰谷比的結(jié)果，基于DNR的靜態(tài)RAM可以最小功率穩(wěn)定地操作且 比常規(guī)裝置切換速度更快。這種存儲器技術(shù)也與主導(dǎo)性基于硅的CMOS技術(shù)兼容。
現(xiàn)在將參照附圖解釋本發(fā)明。圖3圖解說明本發(fā)明的實(shí)例性實(shí)施例。第一 DNR 硫?qū)倩衔镅b置IO (其結(jié)構(gòu)在下文闡述)串聯(lián)連接到第二DNR硫?qū)倩衔镅b置20。 第二 DNR硫?qū)倩衔镅b置20充當(dāng)?shù)谝?DNR硫?qū)倩衔镅b置10的負(fù)載。由字線上的 信號控制的晶體管開關(guān)5將來自位線上的電壓的電壓施加到兩個(gè)裝置10、20之間的節(jié)
點(diǎn)A以切換存儲器。節(jié)點(diǎn)A還在字線被信號啟動(dòng)時(shí)將存儲器的所存儲狀態(tài)輸出回到位 線。
構(gòu)造和操作DNR硫?qū)倩衔镅b置(例如，10、 20)的方式及其操作特性詳細(xì)闡 述于第10/410,567號和第10/193,529號申請案中。
圖4圖解說明圖3電路的負(fù)載線電流電壓特性。兩個(gè)曲線分別表示DNR硫?qū)倩?合物裝置10與20的電流/電壓關(guān)系。水平軸顯示節(jié)點(diǎn)A上的電壓而垂直軸顯示電流。 對于所述電路，存在三個(gè)操作點(diǎn)。點(diǎn)100、 200均為穩(wěn)定的操作點(diǎn)。點(diǎn)300是不穩(wěn)定的。 這種狀態(tài)出現(xiàn)在兩個(gè)DNR硫?qū)倩衔镅b置10、 20具有相同的電流和電壓且因此在同 一操作點(diǎn)300處受到偏壓時(shí)。
在操作中，可在向字線提供正電壓以導(dǎo)通晶體管開關(guān)5時(shí)，將低電壓編程到裝置。 零電壓脈沖施加到位線。這種電壓脈沖將迫使節(jié)點(diǎn)A處在低電壓或圖4上的點(diǎn)100， 點(diǎn)100是穩(wěn)定點(diǎn)。由于節(jié)點(diǎn)A處在穩(wěn)定點(diǎn)，因此其將保持在低電壓下，其中僅有極小 的電流流過。
為將所述裝置編程到高電壓狀態(tài)，在字線接收導(dǎo)通晶體管開關(guān)5的正電壓的同時(shí) 施加到位線的電壓脈沖為電壓Vdd，如圖4中的0.6伏的實(shí)例性負(fù)電壓所示。此電壓脈 沖將迫使節(jié)點(diǎn)A接近于Vdd或圖4上的點(diǎn)200，點(diǎn)200是穩(wěn)定點(diǎn)。由于節(jié)點(diǎn)A處在穩(wěn) 定點(diǎn)，因此其將保持在Vdd，其中僅有極小的電流流過。
為讀出節(jié)點(diǎn)A處的電壓，將正電壓用脈沖輸送到字線以導(dǎo)通晶體管開關(guān)5。通過 外圍電路(未顯示)經(jīng)由晶體管開關(guān)5來讀取節(jié)點(diǎn)A的狀態(tài)。由于裝置的髙穩(wěn)定性， 因此節(jié)點(diǎn)A將保持在當(dāng)前狀態(tài)下，只要外圍電路不施加足夠大的擾動(dòng)來切換所述狀態(tài)。 如圖5中所示，寄生電容器35也可位于節(jié)點(diǎn)A處。
因此，所述串聯(lián)連接裝置之間的中心點(diǎn)處的輸入電壓在開關(guān)晶體管5和施加到位
線的電壓的控制下在Vdd與V^。und之間切換，且電路輸出穩(wěn)定在接近于Vdd或Vground。
在Vdd與Vg,nd之間的任何地方，SRAM電路都是不穩(wěn)定的且寄生噪聲將使電路在一 個(gè)方向或另一方向上移位到Vm或Vground。然而， 一旦電路處在兩個(gè)邏輯狀態(tài)中的一 者中，所述電路是穩(wěn)定的且具有經(jīng)受高達(dá)峰值電壓Vpc必和Vpi2 (如圖4中所示)的
噪聲的能力。應(yīng)注意，還可反轉(zhuǎn)裝置的定向/極性，使得Vdd為正而Vgr。皿d相對為負(fù)或
Vdd為負(fù)而V
ground 相對為正。
圖6中圖解說明本發(fā)明的另一實(shí)施例。圖6的電路使用一個(gè)DNR硫?qū)倩衔镅b 置10及一個(gè)反向偏壓二極管60。反向偏壓二極管60用作DNR硫?qū)倩衔镅b置50的 恒流電源。類似于圖4中的負(fù)載線曲線，圖6中所示的實(shí)施例還具有兩個(gè)穩(wěn)定的操作 點(diǎn)101及401，其中DNR硫?qū)倩衔镅b置50的負(fù)載線曲線51與反向偏壓二極管60 的負(fù)載線曲線61相交，如圖7中所示。DNR硫?qū)倩衔镅b置50與反向偏壓二極管 60之間的節(jié)點(diǎn)B處設(shè)置有輸入節(jié)點(diǎn)以施加電壓脈沖來切換所述存儲器并輸出所述存儲 器單元的狀態(tài)。輸出節(jié)點(diǎn)B處的輸出電壓中表明所述存儲器狀態(tài)的切換。應(yīng)注意，反 向偏壓二極管60以非常低的電流操作，這可為所述電路提供低電流消耗的額外優(yōu)點(diǎn)?？筛鶕?jù)此項(xiàng)技術(shù)中任一已知的方法來實(shí)施反向偏壓二極管的制造。
在圖3及5的實(shí)例性實(shí)施例中，兩個(gè)DNR硫?qū)倩衔镅b置串聯(lián)連接。圖8中顯 示通過垂直堆疊兩個(gè)DNR硫?qū)倩衔镅b置208、 209來進(jìn)行制造而形成4f2設(shè)計(jì)的 SRAM存儲器單元。第一DNR硫?qū)倩衔镅b置208與襯底201上的電源Vdd (為簡單 起見未顯示)耦合。第一DNR硫?qū)倩衔镅b置208包括耦合至Vdd的第一電極202、 具有DNR特性的硫?qū)倩衔飭卧?03及第二電極204。第一 DNR硫?qū)倩衔镅b置208 的第二電極204 (其是各裝置之間的連接節(jié)點(diǎn))與第二DNR硫?qū)倩衔镅b置209電連 通，所述第二 DNR硫?qū)倩衔镅b置包括第二電極204、具有DNR特性的硫?qū)倩衔?單元205及第三電極206。層203和205可為多層式裝置，例如，包括第一硫?qū)倩?物玻璃層、金屬-硫?qū)倩衔飳蛹暗诙驅(qū)倩衔锊Ａ?。第二DNR硫?qū)倩衔镅b置 209經(jīng)由第三電極206與Vground (為簡單起見未顯示)耦合。來自所述位線的由圖3、 5及6的開關(guān)5施加的切換電壓連接至第二電極204，所述第二電極充當(dāng)?shù)谝?DNR硫 屬化合物裝置208的第二電極及第二 DNR硫?qū)倩衔镅b置209的第一電極。當(dāng)然， 也可使所述結(jié)構(gòu)反轉(zhuǎn)，其中電極20耦合至Vdd而電極202耦合至接地。應(yīng)注意，Vground 也可為相對于較高電壓Vdd的低電壓以切換所述裝置。
另一選擇為，如圖9中所示，可通過并排地將兩個(gè)DNR硫?qū)倩衔镅b置308、 309 放在襯底301上來制造所述單元。第一 DNR硫?qū)倩衔镅b置308與電極302處的電 源Vdd (為簡單起見未顯示)耦合。第一DNR硫?qū)倩衔镅b置308包括第一電極302、 硫?qū)倩衔飭卧?03及第二電極304。第一 DNR硫?qū)倩衔镅b置308的第二電極304 與第二 DNR硫?qū)倩衔镅b置309電連通，所述第二 DNR硫?qū)倩衔镅b置包括第二電 極304、硫?qū)倩衔飭卧?05及第三電極306。層303及305可為多層式裝置，其(例 如)包括第一硫?qū)倩衔锊Ａ?、金?硫?qū)倩衔飳蛹暗诙驅(qū)倩衔锊Ａ?。第?DNR硫?qū)倩衔镅b置309在電極306處與Vgr,d耦合。由圖3、 5及6的開關(guān)5施加 的切換電壓連接至第二電極304，所述第二電極是各裝置之間的節(jié)點(diǎn)且充當(dāng)?shù)谝籇NR 硫?qū)倩衔镅b置308的第二電極及第二 DNR硫?qū)倩衔镅b置309的第一電極。在此 情況下，有能夠同時(shí)產(chǎn)生第一及第二第二 DNR硫?qū)倩衔镅b置308及309 二者的額 夕卜益處。
值得注意的是，通過使用此種DNR硫?qū)倩衔镅b置而獲得的電路-電壓曲線在室 溫具有約為130的峰谷比。此峰谷比顯著地高于諸如Esaki 二極管或諧振穿隧二極管 等已知裝置(其具有約小于125的峰谷比)的峰谷比，從而提供本發(fā)明裝置勝過現(xiàn)有 技術(shù)裝置的更大穩(wěn)定性。因此，即使存在將干擾由其他裝置構(gòu)造而成的SRAM單元的 寄生噪聲時(shí)，所有裝置的電壓狀態(tài)也能保持完好無損。
有利地，本文所揭示裝置具有高穩(wěn)定性及高切換速度和最小的電力消耗。進(jìn)一步 有利地，相比于需要四到六個(gè)晶體管的傳貴SEAM技術(shù)，本文所揭示裝置占據(jù)較少的 空間。所述存儲器技術(shù)還與主導(dǎo)性基于硅的CMOS技術(shù)相兼容。
圖10是根據(jù)本發(fā)明的計(jì)算機(jī)系統(tǒng)150的簡化方塊圖，其包括存儲器電路158，例
如，使用如圖3、 5及6中所示裝置的SRAM。處理器系統(tǒng)(例如，計(jì)算機(jī)系統(tǒng))通 常包括中央處理單元(CPU) 154，例如，微處理器、數(shù)字信號處理器或其他可編程數(shù) 字邏輯裝置。這些裝置通過總線152與輸入/輸出(I/O)裝置156通信。存儲器158 通常通過存儲器控制器在總線152上與所述系統(tǒng)通信。在計(jì)算機(jī)系統(tǒng)的情況下，所述 處理器可包括外圍裝置，例如，磁盤驅(qū)動(dòng)器155及CD-ROM驅(qū)動(dòng)器157，其還通過總 線152與CPU 154通信。存儲器158優(yōu)選地構(gòu)造成包括一個(gè)或多個(gè)存儲器裝置的集成 電路。如果需要的話，可在單個(gè)集成電路中將存儲器158與處理器(例如，CPU 154) 組合在一起。
上文已闡述了本發(fā)明的各個(gè)實(shí)例性實(shí)施例。盡管己參考這些具體實(shí)施例闡述了本 發(fā)明，但該說明打算舉例說明本發(fā)明，而并非打算限定本發(fā)明。所屬技術(shù)領(lǐng)域的技術(shù) 人員可想出各種修改和應(yīng)用，此并不背離在隨附權(quán)利要求書中所界定的本發(fā)明的實(shí)際 精神和范圍。
權(quán)利要求
1、一種隨機(jī)存取存儲器裝置，其包括第一微分負(fù)電阻硫?qū)倩衔镅b置；第二裝置，其與所述第一微分負(fù)電阻裝置串聯(lián)電連接，所述第一微分負(fù)電阻硫?qū)倩衔镅b置與所述第二裝置的所述串聯(lián)連接形成連接節(jié)點(diǎn)，所述連接節(jié)點(diǎn)提供代表所述存儲器裝置的級狀態(tài)的電壓；及開關(guān)，其耦合到所述節(jié)點(diǎn)以用于將電壓耦合到所述連接節(jié)點(diǎn)并切換所述存儲器裝置的存儲器狀態(tài)。
2、 如權(quán)利要求1所述的裝置，其中所述第二裝置為第二微分負(fù)電阻硫?qū)倩衔镅b置。
3、 如權(quán)利要求l所述的裝置，其中所述第二裝置為反向偏壓二極管。
4、 如權(quán)利要求1所述的裝置，其中所述第一微分負(fù)電阻硫?qū)倩衔镅b置和所述 第二裝置彼此上下堆疊且共享共用電極。
5、 如權(quán)利要求1所述的裝置，其中至少所述第一微分負(fù)電阻硫?qū)倩衔镅b置包括第一電極和第二電極；及硫?qū)倩衔锝Y(jié)構(gòu)，其將所述第一與第二電極分離且與之電連通，所述硫?qū)倩衔?結(jié)構(gòu)表現(xiàn)出微分負(fù)電阻特性。
6、 如權(quán)利要求5所述的裝置，其中所述硫?qū)倩衔飳影ǖ谝涣驅(qū)倩衔锊Ａ?層、與所述第一硫?qū)倩衔锊Ａ咏佑|的金屬硫?qū)倩衔飳?、及與所述金屬硫?qū)倩?物層接觸的第二硫?qū)倩衔锊Ａ印?br>
7、 如權(quán)利要求1所述的裝置，其中所述第一和第二微分負(fù)電阻硫?qū)倩衔镅b置 中的至少一者具有室溫下峰谷比至少為130的電流電壓曲線。
8、 如權(quán)利要求l所述的裝置，其中所述開關(guān)施加相對低或相對高的電壓。
9、 如權(quán)利要求8所述的裝置，其中所述節(jié)點(diǎn)輸出各自相對低或相對高的電壓。
10、 如權(quán)利要求l所述的裝置，其中以并排配置來提供所述第一和第二微分負(fù)電 阻硫?qū)倩衔镅b置。
11、 如權(quán)利要求l所述的裝置，其進(jìn)一步包括電連接到所述節(jié)點(diǎn)的寄生電容。
12、 一種隨機(jī)存取存儲器裝置，其包括 微分負(fù)電阻硫?qū)倩衔镅b置；反向偏壓二極管，其與所述微分負(fù)電阻硫?qū)倩衔镅b置串聯(lián)電連接，所述微分負(fù) 電阻硫?qū)倩衔镅b置與所述反向偏壓二極管的所述串聯(lián)連接形成連接節(jié)點(diǎn)；及 開關(guān)，其耦合到所述連接節(jié)點(diǎn)以用于切換所述存儲器裝置的存儲器狀態(tài)。
13、 如權(quán)利要求12所述的裝置，其中所述微分負(fù)電阻硫?qū)倩衔镅b置包括第一電極和第二電極；及電阻可變區(qū)域，其將所述第一與第二電極分離且與之電連通，所述電阻可變區(qū)域 表現(xiàn)出微分負(fù)電阻存儲器行為且響應(yīng)于所施加的電壓而存儲至少一個(gè)存儲器狀態(tài)。
14、 一種形成隨機(jī)存取存儲器裝置的方法，其包括 形成第一微分負(fù)電阻硫?qū)倩衔镅b置； 形成第二微分負(fù)電阻硫?qū)倩衔镅b置；在所述第一與第二微分負(fù)電阻硫?qū)倩衔镅b置之間形成電極；及 形成耦合到所述電極的開關(guān)元件。
15、 如權(quán)利要求14所述的方法，其進(jìn)一步包括將所述第一微分負(fù)電阻硫?qū)倩?物裝置與所述第二微分負(fù)電阻硫?qū)倩衔镅b置串聯(lián)連接到一對供電終端， 一個(gè)用于使 用第一參考電壓而另一個(gè)用于使用第二參考電壓。
16、 如權(quán)利要求15所述的方法，其中所述第一參考電壓相對于所述第二參考電 壓為負(fù)。
17、 如權(quán)利要求14所述的方法，其中與所述形成所述第二微分負(fù)電阻硫?qū)倩?物裝置的步驟同時(shí)實(shí)施所述形成所述第一微分負(fù)電阻硫?qū)倩衔镅b置的步驟。
18、 如權(quán)利要求14所述的方法，其中在所述形成所述第二微分負(fù)電阻硫?qū)倩?物裝置的步驟之前實(shí)施所述形成所述第一微分負(fù)電阻硫?qū)倩衔镅b置的步驟。
19、 如權(quán)利要求14所述的方法，其進(jìn)一步包括將寄生電容器電連接到所述電極。
20、 一種形成靜態(tài)隨機(jī)存取存儲器裝置的方法，其包括 形成微分負(fù)電阻硫?qū)倩衔镅b置； 形成反向偏壓二極管；在所述微分負(fù)電阻硫?qū)倩衔镅b置與所述反向偏壓二極管之間形成電極；及 形成耦合到所述電極的開關(guān)元件。
21、 一種處理系統(tǒng)，其包括 處理器；靜態(tài)隨機(jī)存取存儲器裝置，其包括第一微分負(fù)電阻硫?qū)倩衔镅b置； 第二微分負(fù)電阻硫?qū)倩衔镅b置，其與所述第一微分負(fù)電阻裝置串聯(lián)電連接，所述第一微分負(fù)電阻裝置用作所述第二微分負(fù)電阻存儲器裝置的負(fù)載，所述第一與第二 微分負(fù)電阻硫?qū)倩衔镅b置的所述串聯(lián)連接形成連接節(jié)點(diǎn)；及開關(guān)，其耦合到所述節(jié)點(diǎn)以用于切換所述存儲器裝置的存儲器狀態(tài)。
22、 如權(quán)利要求21所述的系統(tǒng)，其中至少所述第一微分負(fù)電阻硫?qū)倩衔镅b置 包括第一電極和第二電極；及電阻可變區(qū)域，其將所述第一與第二電極分離且與之電連通，所述電阻可變區(qū)域 表現(xiàn)出微分負(fù)電阻存儲器行為且響應(yīng)于所施加的電壓將至少一個(gè)存儲器狀態(tài)存儲為讀取電流幅值。
23、 一種處理系統(tǒng)，其包括 處理器；隨機(jī)存取存儲器裝置，其耦合到所述處理器且包括 微分負(fù)電阻硫?qū)倩衔镅b置；反向偏壓二極管，其與所述微分負(fù)電阻硫?qū)倩衔镅b置串聯(lián)電連接，所述微 分負(fù)電阻硫?qū)倩衔镅b置與所述反向偏壓二極管的所述串聯(lián)連接形成連接節(jié)點(diǎn)；及 開關(guān)，其耦合到所述連接節(jié)點(diǎn)以用于切換所述存儲器裝置的存儲器狀態(tài)。
24、 如權(quán)利要求23所述的系統(tǒng)，其中所述微分負(fù)電阻硫?qū)倩衔镅b置包括 第一電極和第二電極；及電阻可變區(qū)域，其將所述第一與第二電極分離且與之電連通，所述電阻可變區(qū)域 表現(xiàn)出微分負(fù)電阻存儲器行為且響應(yīng)于所施加的電壓將至少一個(gè)存儲器狀態(tài)存儲為讀 取電流幅值。
25、 一種存儲器陣列，其包括多個(gè)隨機(jī)存取存儲器單元，每一存儲器單元包括 第一微分負(fù)電阻硫?qū)倩衔镅b置；與所述第一微分負(fù)電阻裝置串聯(lián)電連接的用于存儲第二電荷的第二裝置，所 述第一微分負(fù)電阻硫?qū)倩衔镅b置與所述第二裝置的所述串聯(lián)連接形成用于提供輸出電壓的連接節(jié)點(diǎn)；及開關(guān)，其耦合到所述節(jié)點(diǎn)以用于切換所述存儲器裝置的存儲器狀態(tài)。
26、 如權(quán)利要求25所述的存儲器陣列，其中所述多個(gè)存儲器單元中的至少一者的所述第二裝置為第二微分負(fù)電阻硫?qū)倩衔镅b置。
27、 如權(quán)利要求25所述的存儲器陣列，其中所述多個(gè)存儲器單元中的至少一者的所述第二裝置為反向偏壓二極管。
28、 如權(quán)利要求25所述的存儲器陣列，其中所述隨機(jī)存取存儲器單元為靜態(tài)隨機(jī)存取存儲器單元。
全文摘要
一種穩(wěn)定性得到改進(jìn)的SBAM存儲器裝置，其包含兩個(gè)串聯(lián)連接的裝置，所述裝置的至少一者是表現(xiàn)出微分負(fù)電阻特性的硫?qū)倩衔镅b置。所述兩個(gè)裝置中的一者用作另一者的負(fù)載。提供開關(guān)以偏壓中間輸入節(jié)點(diǎn)且在兩個(gè)邏輯狀態(tài)之間切換所述存儲器裝置。
文檔編號G11C11/38GK101194321SQ200680020753
公開日2008年6月4日 申請日期2006年4月19日 優(yōu)先權(quán)日2005年4月20日
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