專利名稱：非易失性存儲器系統(tǒng)中的流水線并行編程操作的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體非易失性數(shù)據(jù)存儲系統(tǒng)的體系結(jié)構(gòu)和其操作方法的領(lǐng)域，并且本發(fā)明已應(yīng)用于基于閃速電可擦除和可編程只讀存儲器(EEPROM)的數(shù)據(jù)存儲系統(tǒng)。
背景技術(shù)：
通常是將閃速EEPROM裝置作為用于電子裝置的大容量數(shù)據(jù)存儲子系統(tǒng)。通常如此的子系統(tǒng)實(shí)施為可插入到多個(gè)主機(jī)系統(tǒng)中的可移去存儲卡，或者實(shí)施為主機(jī)系統(tǒng)內(nèi)不可移去的內(nèi)置存儲器。在此兩實(shí)施例中，子系統(tǒng)包括一個(gè)或多個(gè)閃速裝置且通常包括一個(gè)子系統(tǒng)控制器。
閃速EEPROM裝置由一個(gè)或多個(gè)晶體管單元陣列組成，每一個(gè)單元能非易失性地存儲一位或多位數(shù)據(jù)。因此，閃速存儲器不需要電源保持其中已編程的數(shù)據(jù)。然而，一旦編程后，則在單元以新數(shù)據(jù)值進(jìn)行重編程前，必須將單元擦除。這些單元陣列被分成多個(gè)組以對有效實(shí)施例提供讀出、編程和擦除功能。一種用于大容量存儲的典型閃速存儲器體系結(jié)構(gòu)將大量單元組安排在多個(gè)可擦除塊中，其中一個(gè)塊中包含有可一次擦除的單元(擦除單元)的最小數(shù)目。
在一種市售形式中，每一塊含有足夠的單元以存儲一個(gè)扇區(qū)的用戶數(shù)據(jù)加上一些附加數(shù)據(jù)(overhead data)，該附加數(shù)據(jù)涉及用戶數(shù)據(jù)和/或數(shù)據(jù)存儲于其中的塊。在一類如此的存儲器系統(tǒng)中，在一個(gè)扇區(qū)中的用戶數(shù)據(jù)量是標(biāo)準(zhǔn)的512字節(jié)，但也可以是某個(gè)其它大小。因?yàn)樾枰獑卧母鱾€(gè)塊之間彼此獨(dú)立以在集成電路晶片上單獨(dú)擦除各個(gè)單元塊，因此，另一類閃速存儲器使塊明顯更大，以使這種分離所需要的空間更小。但是因?yàn)橐蚕Ｍ诟〉纳葏^(qū)中處理用戶數(shù)據(jù)，所以通常將每一大塊進(jìn)一步分成對于讀出和編程用戶數(shù)據(jù)為基本單元的分別可編址的頁面。每一個(gè)頁面通常存儲一個(gè)扇區(qū)的用戶數(shù)據(jù)，但是一個(gè)頁面可存儲部分扇區(qū)或存儲多個(gè)扇區(qū)。在此用“扇區(qū)”來表示傳輸至主機(jī)或自主機(jī)傳輸出的用戶數(shù)據(jù)量的單位。
在一大塊系統(tǒng)中的子系統(tǒng)控制器執(zhí)行多個(gè)功能，此等功能包括在由存儲器子系統(tǒng)自主機(jī)接收到的邏輯地址(LBA)與在存儲器單元陣列中的物理塊號(PBN)和頁面地址之間的轉(zhuǎn)換。此轉(zhuǎn)換經(jīng)常涉及用于邏輯塊號(LBN)和邏輯頁面的中間項(xiàng)(intermediate term)的使用?？刂破魍ㄟ^一系列命令來管理低級的閃速電路操作，該等命令是通過一個(gè)接口總線傳輸至閃速存儲器裝置的。該控制器執(zhí)行的另一項(xiàng)功能是通過各種方式(如通過使用誤差校正碼(ECC))來維持存儲到子系統(tǒng)中的數(shù)據(jù)的完整性。
圖1展示了用于閃速存儲器裝置131的典型內(nèi)部體系結(jié)構(gòu)。主要特征部件包括連接至外部控制器的一輸入/輸出(I/O)總線411及控制信號412、一控制內(nèi)部存儲器操作的存儲器控制電路450，該存儲器控制電路450具有用于命令、地址和狀態(tài)信號的寄存器。閃速存儲器裝置131包括一個(gè)或多個(gè)閃速EEPROM單元陣列400，每一個(gè)陣列具有其自己的行解碼器(XDEC)401與列解碼器(YDEC)402、一組感測放大器與程序控制電路(SA/PROG)454和一數(shù)據(jù)寄存器404。目前，存儲器單元通常包括用作存儲元件的一個(gè)或多個(gè)導(dǎo)電浮動?xùn)艠O，但也可采用其它長期電子電荷存儲元件來代替?？刹捎脼槊恳粋€(gè)存儲元件而定義的兩個(gè)電荷級別來操作存儲器單元陣列，因此在每一個(gè)元件中存儲一位數(shù)據(jù)?；蛘?，可為每一個(gè)存儲元件定義兩個(gè)以上的存儲狀態(tài)，在此情況下，在每一個(gè)單元中存儲一位以上的數(shù)據(jù)。
如果希望如此，則如在1999年3月30日發(fā)布的轉(zhuǎn)讓給SanDisk公司(本申請的受讓人)的美國專利第5,890,192號所教示的，提供了復(fù)數(shù)個(gè)陣列400，以及相關(guān)的X解碼器、Y解碼器、程序/驗(yàn)證電路、數(shù)據(jù)寄存器及其類似物，因此該專利申請以引用的方式并入本文中。在由Kevin Conley等人在2000年2月17日提交的共同待決專利申請案第09/505,555號中描述了相關(guān)的存儲器系統(tǒng)的特征，該申請明確地以引用的方式并入本文中。
外部接口I/O總線411和控制信號412可包括以下各項(xiàng)CS-晶片選擇 用于啟動閃速存儲器接口RS-讀選通脈沖 用于指示I/O總線正用于從存儲器陣列向外傳輸數(shù)據(jù)WS-寫選通脈沖 用于指示I/O總線正用于向存儲器陣列傳輸數(shù)據(jù)AS-地址選通脈沖 指示I/O總線正用于傳輸?shù)刂沸畔D[7:0]-地址/數(shù)據(jù)總線此總線用于在控制器和存儲器控制器450的閃速存儲器的命令、地址和數(shù)據(jù)寄存器之間傳輸數(shù)據(jù)除了這些信號之外，通常該存儲器還具有一種方法，通過此種方式存儲子系統(tǒng)控制器可以判定該存儲器正忙于執(zhí)行某個(gè)任務(wù)。此方法可包括在內(nèi)部存儲寄存器中的當(dāng)該存儲器較忙時(shí)可以存取的一個(gè)專用信號或一個(gè)狀態(tài)位。
此接口僅是作為一個(gè)實(shí)例而給出的，可使用其它信號的配置來實(shí)現(xiàn)相同的功能。圖1僅展示了一個(gè)具有其相關(guān)組件的閃速存儲器陣列400，但在單個(gè)閃速存儲器晶片中可存在多重此種陣列，該多重陣列共用一個(gè)共用接口和存儲器控制電路，但具有獨(dú)立的XDEC、YDEC、SA/PROG和DATA REG電路以允許并行讀出和程序操作。
數(shù)據(jù)通過數(shù)據(jù)寄存器404從存儲器陣列經(jīng)由耦合至數(shù)據(jù)寄存器與I/O總線AD[7:00]411傳輸至外部控制器。數(shù)據(jù)寄存器404也被耦合到感測放大器/編程電路454。耦合至每一個(gè)感測放大器/編程電路元件的數(shù)據(jù)寄存器元件的數(shù)目取決于存儲在各含有用作存儲元件的一個(gè)或多個(gè)浮動?xùn)艠O的存儲器單元、閃速EEPROM單元的每一個(gè)存儲元件中的數(shù)據(jù)位的數(shù)目。如果以多狀態(tài)模式操作該存儲器單元，則每一個(gè)存儲單元可存儲復(fù)數(shù)個(gè)數(shù)據(jù)位，如2或4個(gè)數(shù)據(jù)位?；蛘撸捎枚M(jìn)制模式操作該存儲器單元以執(zhí)行每一個(gè)存儲元件存儲一位數(shù)據(jù)。
為了選擇待存取的物理頁面，行解碼器401解碼對陣列400的行地址。行解碼器410經(jīng)由內(nèi)部行地址線419從存儲控制邏輯器450中接收行地址。一列解碼器402經(jīng)由內(nèi)部列地址線429從存儲控制邏輯器450中接收列地址。
圖2展示了一個(gè)典型的非易失性數(shù)據(jù)存儲系統(tǒng)的體系結(jié)構(gòu)，在此情況下，使用閃速存儲器單元作為存儲媒體。在一形式中，此系統(tǒng)被封裝在可移去的卡中，該卡具有沿著一側(cè)延伸的電連接器以在當(dāng)插入主機(jī)的插座中時(shí)提供主機(jī)接口?；蛘撸蓪D2的系統(tǒng)以永久被安裝內(nèi)置電路或其它的形式而裝入一主機(jī)系統(tǒng)中。該系統(tǒng)利用一執(zhí)行高級主機(jī)和存儲器控制功能的單個(gè)控制器101。該閃速存儲媒體由一個(gè)或多個(gè)閃速存儲器裝置組成，每一個(gè)此種裝置通常形成于其自己的集成電路晶片上。通過總線121連接該系統(tǒng)控制器和該閃速存儲器，其允許控制器101將命令、地址和傳輸?shù)臄?shù)據(jù)載入該閃速存儲器陣列和將其從該閃速存儲器陣列中取出。(總線121包括圖1的412和411)控制器101與一個(gè)主機(jī)系統(tǒng)(未展示)連接，通過其可將用戶數(shù)據(jù)傳輸至該閃速存儲器陣列和將數(shù)據(jù)從該閃速存儲器陣列傳輸出來。在圖2的系統(tǒng)包含于卡的情況下，該主機(jī)接口包括位于該卡和主機(jī)設(shè)備上的一接頭和插座配件(未展示)。
控制器101從主機(jī)接收命令以讀或?qū)懺谝惶囟ㄟ壿嫷刂烽_始的用戶數(shù)據(jù)的一個(gè)或多個(gè)扇區(qū)。該地址可以與在存儲器單元中的一個(gè)塊中的第一物理頁面對準(zhǔn)，也可以不與其對準(zhǔn)。
在一些具有分成多個(gè)頁面的大容量存儲器單元塊的現(xiàn)有技術(shù)系統(tǒng)中，需要將來自一個(gè)塊的不是正在被更新的數(shù)據(jù)從原始塊拷貝到一新塊中，該新塊也含有新的、由主機(jī)寫入的已更新的數(shù)據(jù)。在其它的現(xiàn)有技術(shù)系統(tǒng)中，以在頁面中的用戶數(shù)據(jù)記錄標(biāo)志，并用該等標(biāo)志指示原始塊中的正在被新近寫入的數(shù)據(jù)代替的數(shù)據(jù)頁面是無效的。在由Kevin Conley在2001年1月19日提交的名為“Partial Block Data Programming and Reading Operationsin a Non-Volatile Memory”的共同待決的專利申請案第09/766,436號中描述了一種機(jī)制，采用該機(jī)制，不用從現(xiàn)存塊中拷貝未改變的數(shù)據(jù)或?qū)?biāo)志編程到先前已編程過的頁面中，就可寫入部分代替存儲于現(xiàn)存塊中數(shù)據(jù)的數(shù)據(jù)，該專利明確地以引用的方式并入本文。
此種類型的非易失性存儲器系統(tǒng)具有多個(gè)方面的應(yīng)用，特別是當(dāng)該系統(tǒng)包裝于以可移去方式與主機(jī)系統(tǒng)連接的封閉卡中時(shí)。當(dāng)前市售的存儲器卡格式包括個(gè)人計(jì)算機(jī)存儲卡國際聯(lián)合會(PCMCIA)的格式、壓縮閃速(CF)格式、多媒體卡(MMC)格式和安全數(shù)字(SD)格式。這些卡的一個(gè)供應(yīng)商是SanDisk Corporation，也就是本申請的受讓人。使用這些卡的主機(jī)系統(tǒng)包括個(gè)人計(jì)算機(jī)、筆記本計(jì)算機(jī)、手持計(jì)算裝置、相機(jī)、音頻再現(xiàn)裝置及其類似物。閃速EEPROM系統(tǒng)也用作內(nèi)置于主機(jī)系統(tǒng)中的大容量存儲器。
此非易失性存儲器系統(tǒng)包括浮動?xùn)艠O存儲器單元的一個(gè)或多個(gè)陣列和一個(gè)系統(tǒng)控制器。該控制器管理與主機(jī)系統(tǒng)的通信和存儲器單元陣列的操作以存儲和取回用戶數(shù)據(jù)。將存儲器單元分組為單元塊，一單元塊是能夠被同時(shí)擦除的最小單元組。在將數(shù)據(jù)寫入一個(gè)或者多個(gè)單元塊之前，擦除那些單元塊。用戶數(shù)據(jù)通常在主機(jī)與在扇區(qū)中的存儲器陣列之間傳輸。一用戶數(shù)據(jù)扇區(qū)可以是便于處理的任意數(shù)據(jù)量，其較佳小于該存儲器塊的容量，通常等于標(biāo)準(zhǔn)磁盤驅(qū)動器扇區(qū)的大小，即512字節(jié)。在一個(gè)市售的體系結(jié)構(gòu)中，該存儲器系統(tǒng)塊的大小可存儲用戶數(shù)據(jù)加上附加數(shù)據(jù)的一個(gè)扇區(qū)，該附加數(shù)據(jù)包括諸如用于存儲在該塊中的用戶數(shù)據(jù)的誤差校正碼(ECC)信息、使用該塊的歷史信息、該存儲器單元塊的缺陷信息和其它物理信息的信息。在下面的美國專利和轉(zhuǎn)讓給SanDisk Corporation的共同待決申請中描述了此類非易失性存儲器系統(tǒng)的各種實(shí)施例，每一個(gè)專利申請的全部內(nèi)容在此以引用的方式并入本文專利第5,172,338號、專利第5,602,987號、專利第5,315,541號、專利第5,200,959號、專利第5,270,979號、專利第5,428,621號、專利第5,663,901號、專利第5,532,962號、專利第5,430,859號和專利第5,712,180號，以及在1997年8月7日提交的申請案第08/910,947號和在1999年6月30日提交的申請案第09/343,328號。另一類型的非易失性存儲器系統(tǒng)利用一更大的存儲器單元塊容量，其存儲多個(gè)扇區(qū)的用戶數(shù)據(jù)。
一個(gè)存儲器單元陣列的體系結(jié)構(gòu)便利地由一行或者兩行存儲器單元形成一個(gè)塊，這些存儲器單元位于一子陣列或者其它單元組合中，并共用一個(gè)共用的擦除柵極。SanDisk Corporation的美國專利第5,677,872號和第5,712,179號給出了此體系結(jié)構(gòu)的一些例子，這些專利的全部內(nèi)容并入本文。盡管目前通過僅定義兩個(gè)編程閾值電平以在每一個(gè)浮動?xùn)艠O單元中存儲一位數(shù)據(jù)最為常見，但發(fā)展趨勢是通過建立兩個(gè)以上的浮動?xùn)艠O晶體管的閾值范圍以在每一個(gè)單元中存儲一位以上的數(shù)據(jù)。目前每一個(gè)浮動?xùn)艠O能存儲兩位數(shù)據(jù)(四個(gè)閾值電平范圍或狀態(tài))的存儲器系統(tǒng)可供使用，并且正在考慮用于將來的系統(tǒng)的每一個(gè)單元能存儲三位數(shù)據(jù)(八個(gè)閾值電平范圍或狀態(tài))和每一個(gè)單元能存儲四位數(shù)據(jù)(十六個(gè)閾值電平范圍或狀態(tài))的存儲器系統(tǒng)。當(dāng)然，隨著在每一個(gè)單元中存儲數(shù)據(jù)位數(shù)的增加，存儲一個(gè)扇區(qū)數(shù)據(jù)所需的存儲器單元數(shù)目也隨之下降。此趨勢再加上因?yàn)閱卧Y(jié)構(gòu)和一般半導(dǎo)體工藝的改進(jìn)而使陣列尺寸按比例縮小，使得在一行單元的分段部分中形成一存儲器單元塊實(shí)際可行。也可形成該塊結(jié)構(gòu)，以能夠選擇在每一個(gè)存儲器單元在兩個(gè)狀態(tài)中操作(每一個(gè)單元存儲一位數(shù)據(jù))或在某多個(gè)狀態(tài)(如四個(gè)狀態(tài)(每一個(gè)單元存儲兩位數(shù)據(jù)))中操作，如在SanDisk Corporation的美國專利第5,903,167號中所描述的，其全部內(nèi)容以引用的方式并入本文。
因?yàn)閷?shù)據(jù)編程進(jìn)浮動?xùn)艠O存儲器單元可占用大量的時(shí)間，所以通常同時(shí)以行而編程大量的存儲器單元。但是隨著此種并行編程的增加，導(dǎo)致功率需求的增加和鄰近單元的電荷的電壓干擾或其間相互作用的增加。SanDiskCorporation的美國專利第5,890,192號(其已在上面并入本文)描述了能使這些影響最小化的系統(tǒng)，其通過將多個(gè)頁面的數(shù)據(jù)(在該專利中稱為“組塊(chunk)”)同步編程至位于不同操作存儲器單元元件(子陣列)中的不同單元塊中而實(shí)現(xiàn)。在由Kevin Conley等人在2000年2月17日提交的共同待決的專利申請案第09/505,555號(其在上面已經(jīng)并入本文)中和在由John Mangan等人在2000年10月31日提交的第09/703,083號(其明確以引用的方式并入本文)中描述了能將多個(gè)頁面并行編程入多個(gè)子陣列單元的存儲器系統(tǒng)。
為了通過減少編程時(shí)間而改進(jìn)性能，一個(gè)目標(biāo)是在不引起其它性能惡化的前提下對盡可能多的單元進(jìn)行并行編程。存儲器的性能取決于一次可編程單元的數(shù)目和傳輸數(shù)據(jù)所需要的時(shí)間。隨著編程時(shí)間的減少和編程并行性的增加，全部編程操作時(shí)間所占百分比由于數(shù)據(jù)傳輸時(shí)間而增加。
現(xiàn)有技術(shù)中用于減少并行編程操作數(shù)據(jù)傳輸時(shí)間的方法包括在控制器和存儲器陣列之間使用多個(gè)或者更寬的數(shù)據(jù)傳輸總線。例如，美國專利第6,172,906號描述了一種存儲器結(jié)構(gòu)，其用于通過使在控制器和一對閃速扇區(qū)之間的數(shù)據(jù)總線加倍來同時(shí)將扇區(qū)寫入到多個(gè)閃速存儲器裝置中。然后，同時(shí)把將待寫入此對扇區(qū)的數(shù)據(jù)載入控制器的緩沖器，同時(shí)經(jīng)由該總線傳輸至扇區(qū)的各個(gè)寄存器(每次一個(gè)字節(jié))，并且同時(shí)編程入兩個(gè)扇區(qū)的陣列。
盡管如此提高了性能，但是其采用多個(gè)或更寬的數(shù)據(jù)總線增加了系統(tǒng)成本。如此具有幾個(gè)不利因素。增加總線的尺寸增加了連接至控制器的連接的數(shù)目。此需要增加連接至控制器的引腳數(shù)目，此將增加該裝置的材料和制造成本，也影響所得到的包裝尺寸。除了總線尺寸的實(shí)際限制外，現(xiàn)有技術(shù)也受限于這樣的需求在一不易于擴(kuò)展到更大數(shù)目的扇區(qū)的“鎖定步驟”的配置中，在每一步驟同時(shí)執(zhí)行控制器的緩沖器的裝載、數(shù)據(jù)至各個(gè)寄存器的傳輸和對這兩個(gè)扇區(qū)的編程。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)主要方面，簡單且一般的說，增加在系統(tǒng)中編程并行性而不引起額外的數(shù)據(jù)傳輸?shù)牡却龝r(shí)間。流水線式地傳輸數(shù)據(jù)和編程多個(gè)存儲器單元。將數(shù)據(jù)從控制器傳輸至第一存儲器單元或晶片，且藉此開始編程操作。當(dāng)?shù)谝淮鎯ζ鲉卧τ趫?zhí)行該編程操作時(shí)，將數(shù)據(jù)從控制器傳輸至第二存儲器晶片，且藉此開始在該單元中的編程操作。一旦第一存儲器晶片已經(jīng)完成其編程操作，即使第二單元仍忙于執(zhí)行其編程操作，則又可開始將數(shù)據(jù)傳輸至第一存儲器晶片。此流水線操作易于擴(kuò)展至兩個(gè)以上的存儲器單元。按照這樣的方式，實(shí)現(xiàn)了編程操作的高并行性而不引起執(zhí)行額外的數(shù)據(jù)傳輸?shù)牡却龝r(shí)間成本。
為了進(jìn)一步增加編程的并行性，在本發(fā)明的另一主要方面中，每一個(gè)流水線編程操作是一并行頁面編程操作。
在本發(fā)明的另一個(gè)方面中，提供了兩組實(shí)施例，一組是將主機(jī)數(shù)據(jù)保存在一緩沖器中，直到確認(rèn)該數(shù)據(jù)成功編程；一組是不在控制器中保存數(shù)據(jù)。這兩組實(shí)施例中的第二個(gè)因此而實(shí)現(xiàn)了數(shù)據(jù)編程處理量的更高速率，此是因?yàn)槠湓谥匦卵b載該緩沖器之前不用等待到編程成功。在另一變形中，可將數(shù)據(jù)的額外拷貝保持在存儲器單元中。
本發(fā)明的其它方面、特征和優(yōu)點(diǎn)都包含于在下面示范性實(shí)施例的描述中，應(yīng)結(jié)合附圖來閱讀該描述。


圖1是一個(gè)典型的具有存儲器控制邏輯、數(shù)據(jù)和地址寄存器的現(xiàn)有技術(shù)閃速EEPROM存儲器陣列的方塊圖。
圖2說明了采用圖1的具有一系統(tǒng)控制器的存儲器的體系結(jié)構(gòu)。
圖3說明了在圖4至7中提及的非易失性存儲器的一些元件。
圖4a和4b說明了單頁面編程。
圖5a、5b和5c說明了在單個(gè)存儲器單元中的并行頁面編程。
圖6a和6b說明了保持主機(jī)數(shù)據(jù)的多個(gè)存儲器單元的流水線并行頁面編程。
圖7說明了多個(gè)存儲器單元的流水線并行頁面編程。
具體實(shí)施例方式
通常，本發(fā)明的各個(gè)方面可應(yīng)用于非易失性存儲器系統(tǒng)。盡管下面描述及背景技術(shù)主要是依據(jù)EEPROM閃速存儲器的實(shí)施例而給出，但是在本發(fā)明中在存儲器陣列中使用的存儲單元的特定類型并不特別重要。存儲元件如何讀取、寫入和存儲數(shù)據(jù)的細(xì)節(jié)并不是本發(fā)明的主要方面，且可以是各種非易失性系統(tǒng)的任一種采用的方式。
為了通過減少編程時(shí)間而改進(jìn)性能，一個(gè)目標(biāo)是在不引起其它性能惡化的前提下對盡可能多的單元進(jìn)行并行編程。一實(shí)施例將存儲器陣列分成大的獨(dú)立子陣列或單元，每一個(gè)單元依次被分成大量的塊，如在由Kevin Conley等人在2000年2月17日提交的美國專利申請案第09/505,555號中和在由John Mangan等人在2000年10月31日提交的美國專利申請案第09/703,083號中所描述的，該兩項(xiàng)申請?jiān)谏厦嬉呀?jīng)以引用的方式并入本文。然后同時(shí)將數(shù)據(jù)頁面編程入一個(gè)以上的單元中。另一配置進(jìn)一步結(jié)合了來自多個(gè)存儲器晶片的一個(gè)或多個(gè)這些單元。這些多個(gè)晶片可連接至單個(gè)總線(如圖2所示)或多個(gè)獨(dú)立總線用于獲得更高的數(shù)據(jù)處理量。
如此的一個(gè)擴(kuò)展是為了連接來自于不同單元的塊用于一起編程、讀出和擦除，如在2001年1月19日提交的美國專利申請案第09/766,436號中所描述的，該申請?jiān)谏厦嬉呀?jīng)以引用的方式并入了本文。在如此的配置中，可將來自不同單元的塊一起操作作為一元塊(metablock)。如在上面以存儲器實(shí)施例所描述的，每一塊(存儲器陣列的最小的可擦除的組)通常被分成多個(gè)頁面，每一個(gè)頁面含有可在該塊中一起編程的最小數(shù)目的單元。因此，元塊的編程操作通常將包括同時(shí)將數(shù)據(jù)編程入形成該元塊的每一塊中的至少一個(gè)頁面中，重復(fù)該操作直到該元塊變滿或所有輸入數(shù)據(jù)都已被編程。其它元塊由來自于陣列單元的不同塊形成，每一個(gè)單元提供一個(gè)塊?？山Y(jié)合元塊的操作在下面討論擴(kuò)展。
本發(fā)明通過允許連接至相同控制器的多個(gè)存儲器單元的流水化編程，而進(jìn)一步增加了編程的并行性。如此增加了系統(tǒng)的編程并行性而沒有引起額外的數(shù)據(jù)傳輸?shù)却龝r(shí)間。數(shù)據(jù)從控制器傳輸至第一存儲器晶片，且因此開始編程操作。當(dāng)該第一存儲器晶片忙于執(zhí)行該編程操作時(shí)，將數(shù)據(jù)從控制器傳輸至第二存儲器晶片，且因此在該晶片中開始編程操作。一旦其已經(jīng)完成其編程操作，則即使第二晶片仍忙于執(zhí)行其編程操作，也能開始傳輸至第一存儲器晶片的數(shù)據(jù)傳輸。按照這樣的方式，可實(shí)現(xiàn)編程操作的高并行性而不引起執(zhí)行額外的數(shù)據(jù)傳輸?shù)牡却龝r(shí)間成本。
圖3是展示了諸如圖1和2中的非易失性存儲器的一些元件的方塊圖。為了簡化討論，圖3中排除了其它元件，但在(例如)美國專利申請案第09/505,555號和申請案第09/703,083號中詳細(xì)展示了其它元件，這兩個(gè)申請案在上面已經(jīng)以引用的方式并入本文。
圖3展示了通過數(shù)據(jù)總線121連接至一對存儲器單元131-0和131-1的存儲器控制器CONT 101。在此省略了將要組成如圖1所示的總線其它部分的地址和控制信息的連接?？纱嬖谶B接至總線的大量額外的這種存儲器單元，如一系列點(diǎn)所示，每一個(gè)存儲器單元具有一獨(dú)立的CS信號，使得其在時(shí)間上多路復(fù)用。展示的控制器101含有一對緩沖器BUFA 111-A和BUFB111-B用于臨時(shí)存儲將要在主機(jī)系統(tǒng)和存儲器單元之間傳輸?shù)臄?shù)據(jù)。也可以存在額外的緩沖器，實(shí)際的物理緩沖器可形成為單個(gè)結(jié)構(gòu)，為了解釋的目的而將其分割開，并且其數(shù)目通常將不對應(yīng)于存儲器單元的數(shù)目?？偩€121具有n位寬度且對于大多數(shù)討論n的值為8，對應(yīng)于圖1的總線411。盡管在下面的討論中不是必須如此，但是存儲器單元與總線的連接的寬度也取為8。當(dāng)然，總線的寬度可包括不是8的多個(gè)信號。
每一個(gè)存儲器單元131-i具有在其中存儲數(shù)據(jù)的存儲器單元MEM133-i之一陣列和一個(gè)寄存器REG 135-i，該寄存器用于臨時(shí)存儲在陣列133-i和總線121之間傳輸?shù)臄?shù)據(jù)。在此展示了每一個(gè)陣列被分成四個(gè)子陣列，每個(gè)子陣列中之頁面可被并行編程，如在美國專利申請案第09/505,555號和第09/766,436號中所描述的，這兩個(gè)申請?jiān)谏厦嬉呀?jīng)以引用的方式并入本文。盡管一個(gè)或多個(gè)存儲器單元可與控制器位于相同晶片上，但是控制器101和存儲器單元131-i通常被放置在獨(dú)立晶片上，且可參照下面的方式。或者，一個(gè)以上的存儲器單元可形成于相同的集成電路上，但形成在與控制器101不同的晶片上。存儲器單元131-i和控制器101可形成用于連接至主機(jī)的單個(gè)卡，可以全部內(nèi)置于主機(jī)，或僅控制器101內(nèi)置于主機(jī)而以存儲器單元131-i形成為可移去的卡結(jié)構(gòu)。在任意的實(shí)施例中，因?yàn)榭刂破骺瑟?dú)立地裝載命令、地址和將數(shù)據(jù)傳輸至其中，所以每一個(gè)存儲器陣列131是獨(dú)立的。
根據(jù)本發(fā)明，數(shù)據(jù)從控制器的緩沖器111至存儲器單元的寄存器135的傳輸和隨后數(shù)據(jù)從寄存器135-i至陣列131-i的寫入是流水線式的。此外，在每一個(gè)存儲器單元中，可使用并行頁面編程來寫入數(shù)據(jù)。
舉例來說，由控制器101從主機(jī)通過外部接口接收第一組數(shù)據(jù)，并將其載入緩沖器BUFA 111-A中。選擇一第一存儲器單元(此處為MEM0 131-0)，然后將第一組數(shù)據(jù)傳輸至REG0 135-0。當(dāng)將此第一組數(shù)據(jù)從控制器101傳輸至存儲器131-0時(shí)，將第二組數(shù)據(jù)從主機(jī)裝載至BUF 111-B。一旦傳輸?shù)谝唤M數(shù)據(jù)且將其載入REG1 135-0，則總線121空閑且可用于傳輸?shù)诙M數(shù)據(jù)。一個(gè)第二存儲器單元(MEM1 131-1)由其選擇信號來確定，且將第二組數(shù)據(jù)從BUFB 111-B傳輸至寄存器1 135-1；此外，因?yàn)榈谝唤M數(shù)據(jù)在REG0135-0中，所以能將其編程入陣列MEM0 133-0。因此，在將第一組數(shù)據(jù)編程入第一存儲器單元的同時(shí)將發(fā)生第二組數(shù)據(jù)自控制器至第二存儲器單元的傳輸。另外，因?yàn)閷?shù)據(jù)從緩沖器傳輸至寄存器的傳輸時(shí)間比一旦數(shù)據(jù)處于寄存器時(shí)寫入數(shù)據(jù)的時(shí)間要少的多，所以在寫入第一組數(shù)據(jù)前可開始編程第二組數(shù)據(jù)。
將數(shù)據(jù)從控制器的緩沖器傳輸至存儲器單元寄存器和接下來的將此數(shù)據(jù)寫入該陣列中可用作單個(gè)頁面或并行頁面。又，一旦將第二組數(shù)據(jù)載入BUFA 111-B，則利用來自于輸入流的第三組數(shù)據(jù)重新裝載BUFA 111-A(或另一緩沖器)可繼續(xù)此過程，一旦已經(jīng)傳輸了第二組數(shù)據(jù)，則然后可將該第三組數(shù)據(jù)傳輸(如果其已經(jīng)準(zhǔn)備好，則將其傳輸至一個(gè)第三存儲器單元或者將其傳輸至REG-0 135-0)，如此等等。為了更好地幫助解釋這些各種實(shí)施例，圖4至7展示了有關(guān)的多個(gè)時(shí)序。
圖4a是一個(gè)單個(gè)頁面編程的實(shí)例，在此實(shí)例中緩沖器保持四個(gè)扇區(qū)的數(shù)據(jù)。當(dāng)數(shù)據(jù)通過外部接口從主機(jī)進(jìn)入控制器時(shí)，第一組數(shù)據(jù)被傳輸至緩沖器A中。在時(shí)刻t裝載四頁數(shù)據(jù)之后，其個(gè)別地通過控制器/存儲器接口傳輸且編程入存儲器。首先，將扇區(qū)1的數(shù)據(jù)傳輸至(假定)寄存器135中，接著編程入頁面1。在寫入和驗(yàn)證數(shù)據(jù)之后，接著對于扇區(qū)2的數(shù)據(jù)重復(fù)相同的處理，對于扇區(qū)3和扇區(qū)4也是如此。當(dāng)此傳輸/編程的處理正在進(jìn)行時(shí)，可將數(shù)據(jù)傳輸至緩沖器B中。在此展示的正好在裝載了緩沖器A之后發(fā)生，且將第一扇區(qū)傳輸至寄存器的傳輸已經(jīng)開始。一旦已經(jīng)編程和驗(yàn)證扇區(qū)4，則然后將用于扇區(qū)5的數(shù)據(jù)傳輸至在相同存儲器單元中或者在連接于控制器的另一個(gè)單元中的一個(gè)寄存器。
對于每塊存儲器單元，在圖4b中簡略地展示了此過程。這個(gè)過程開始于在時(shí)間間隔41期間以頁面裝載緩沖器。接著，在時(shí)間間隔42期間的時(shí)刻t之后，一次一個(gè)頁面地將數(shù)據(jù)傳輸至存儲器單元的寄存器，然后在時(shí)間間隔43期間在扇區(qū)中對其加以編程和驗(yàn)證。如果作為此操作的結(jié)果，另一單元塊可用于接下來的編程處理，則然后在時(shí)間間隔44期間可擦除該塊，且重復(fù)圖4a的過程。
在圖5a中展示了在單個(gè)晶片或存儲器單元上的并行頁面編程，也是四個(gè)扇區(qū)的例子。與前面一樣，將第一組數(shù)據(jù)通過外部接口從主機(jī)裝載入緩沖器A，但現(xiàn)在在時(shí)刻t1之后，在編程開始之前將四個(gè)扇區(qū)的所有數(shù)據(jù)傳輸至存儲器。盡管這展示為在傳輸扇區(qū)1的數(shù)據(jù)之后接著是傳輸扇區(qū)2的數(shù)據(jù)，等等，但是更普遍的是傳輸每一個(gè)扇區(qū)的各個(gè)部分直到完成為止，如在美國專利申請案第09/505,555號和第09/766,436號中所描述的，這兩個(gè)專利在上面已經(jīng)以引用的方式并入了本文。一旦對所有頁面的數(shù)據(jù)傳輸在其各自數(shù)據(jù)寄存器中完成，則將四個(gè)頁面并行編程入它們的各自存儲器單元直到在時(shí)刻t2經(jīng)驗(yàn)證為止。在t1和t2之間的時(shí)間間隔期間，將用于接著的四頁的數(shù)據(jù)從主機(jī)傳輸入緩沖器B中。然后在時(shí)刻t2之后，可在相同存儲器單元或另一存儲器單元中傳輸和編程第二組數(shù)據(jù)，等等。
對于每塊存儲器單元，在圖5b中簡略地展示了此過程，其類似于圖4b中的操作。如在前面的單個(gè)頁面編程的例子中那樣，作為該編程操作的結(jié)果，另一單元塊可用于接下來的編程處理。然后可在時(shí)間間隔54期間擦除該塊，且重復(fù)圖5a的過程。如圖5c所示，如果正在擦除的塊在獨(dú)立于隨后將被編程的單元的單元陣列中，則數(shù)據(jù)傳輸操作51b與52b和編程操作53b在時(shí)間上可與擦除操作54b相同。
在圖6a中展示了本發(fā)明的幾個(gè)方面，圖6說明了在多個(gè)獨(dú)立存儲器單元中的流水線并行頁編程的實(shí)施例。盡管其可容易地?cái)U(kuò)展至其它數(shù)目或者甚至擴(kuò)展至在每一個(gè)單元中單個(gè)頁面的編程，但是這里再次以四個(gè)扇區(qū)來說明。為了保持這些圖表的可管理性，這里展示了諸如圖3中的131-0和131-1的兩個(gè)存儲器單元和諸如BUFA 111-A和BUFB 111-B的兩個(gè)緩沖器。
圖6a的過程開始于通過外部接口將第一數(shù)據(jù)組傳輸入BUFA 111-A直到在時(shí)刻t1傳輸了該組中的所有頁面為止，在其后將下一組數(shù)據(jù)載入BUFB111-B。在此展示了第二緩沖器的裝載作為在時(shí)刻t1開始，但可開始的晚一些，并且不特別需要在時(shí)刻t2結(jié)束。任意另外的輸入數(shù)據(jù)將被載入緩沖器A(當(dāng)緩沖器A空閑時(shí))或被載入未展示的其它緩沖器空間。
一旦在時(shí)刻t1將第一數(shù)據(jù)組載入了BUFA 111-A，則當(dāng)其存儲在REG0135-0時(shí)，將其通過總線121傳輸至存儲器單元131-0中，如上所述參照圖5a可知其結(jié)束于時(shí)刻t2。一旦傳輸，則第一數(shù)據(jù)組指派至的頁面并行編程入陣列MEM0 135-0，結(jié)束于時(shí)刻t3。
一旦在時(shí)刻t2將第一數(shù)據(jù)組從BUFA 111-A傳輸至REG0 135-0，則總線空閑以將第二組數(shù)據(jù)從BUFB 111-B傳輸至REG1 135-1。然后將第二組數(shù)據(jù)寫入到陣列MEM1 135-1，結(jié)束于時(shí)刻t4。因?yàn)閷?shù)據(jù)從在控制器中的一個(gè)緩沖器傳輸至存儲器單元的寄存器的時(shí)間通常比將此數(shù)據(jù)編程入該陣列的時(shí)間短，所以對第二組數(shù)據(jù)的寫入通常開始于時(shí)刻t2和t3之間，使得可同時(shí)且獨(dú)立地編程這兩個(gè)陣列。
一旦第一組數(shù)據(jù)從緩沖器A中傳輸出來且將第二組數(shù)據(jù)載入緩沖器B，則可將下一組數(shù)據(jù)流載入緩沖器A。然而，這將重寫第一組數(shù)據(jù)。存在兩種執(zhí)行流水線編程的方法，一種方法是將主機(jī)數(shù)據(jù)保存在一個(gè)緩沖器中直到證實(shí)對該數(shù)據(jù)的編程已成功為止，另一種方法不需要達(dá)成成功編程也不需要保存該數(shù)據(jù)，因此達(dá)成更高速率的數(shù)據(jù)編程處理量。由于在編程和驗(yàn)證處理過程中寄存器的內(nèi)容可改變，通常較佳為在寄存器外面保存不會被破壞的數(shù)據(jù)拷貝。在圖6a的實(shí)施例中，當(dāng)將一組新數(shù)據(jù)(在此展示的為扇區(qū)9-12)傳輸進(jìn)緩沖器A而代替較早的該組數(shù)據(jù)時(shí)，將第一組數(shù)據(jù)保持在緩沖器A中直到在時(shí)刻t3將其成功寫入為止。然后該過程如已經(jīng)描述的那樣繼續(xù)進(jìn)行，在第二輪中用t4代替t1且用t5代替t2。另外，應(yīng)注意，在此實(shí)施例中，當(dāng)將第一組數(shù)據(jù)成功地編程入第一存儲器時(shí)就可重新裝載緩沖器A，使得不再需要第一組數(shù)據(jù)，也不需要與第二次結(jié)束中的編程相一致。因此，盡管展示的兩個(gè)過程都結(jié)束于t4，但是通常情況并非如此。
因?yàn)樵诖鎯ζ?和存儲器1中編程的多個(gè)塊組成了一個(gè)元塊，所以其編程可使另一個(gè)元塊可用于隨后的編程。圖6b展示了如何將擦除后面元塊的過程分成兩個(gè)交錯的擦除事件，該過程包括擦除存儲器0中的一塊和存儲器1中的另一塊。當(dāng)完成對在存儲器0 63a中的先前已編程塊的最終編程操作時(shí)，就可開始第一擦除操作64b。在完成在存儲器164b中的擦除操作之前，此操作就允許存儲器0可用于所后的數(shù)據(jù)編程。
圖7展示了一個(gè)實(shí)施例，其中直到將一組數(shù)據(jù)寫入到存儲器陣列中才將該組數(shù)據(jù)保持在主機(jī)緩沖器中。當(dāng)直到在存儲器中成功編程該數(shù)據(jù)才需要在控制器中存儲該數(shù)據(jù)時(shí)，這樣的系統(tǒng)成為可能。因?yàn)楫?dāng)成功編程第一組數(shù)據(jù)時(shí)，就能將一組新數(shù)據(jù)從緩沖器A傳輸至第一存儲器單元而不用等待將此新數(shù)據(jù)組重新載入緩沖器A，所以使用此技術(shù)增加了數(shù)據(jù)編程處理量的速率。因此，在圖7的實(shí)施例中，在t2之后以第三組數(shù)據(jù)重新裝載緩沖器A，且一旦在t3完成此裝載，則將第四組數(shù)據(jù)載入緩沖器B。(應(yīng)注意，圖7中的t3、t4和t5并非直接對應(yīng)于圖6a中的相同標(biāo)記。)一旦確定在第一存儲器單元中成功編程了第一組數(shù)據(jù)，則將第三組數(shù)據(jù)(扇區(qū)9-12)傳輸至第一存儲器且以與第一組數(shù)據(jù)相同的方式寫入。同樣，一旦將第二組數(shù)據(jù)寫入第二存儲器單元，則傳輸?shù)谒慕M數(shù)據(jù)。
在圖6a中，實(shí)線箭頭展示了第一組數(shù)據(jù)的處理過程。當(dāng)數(shù)據(jù)進(jìn)入到控制器時(shí)，將第一組的四個(gè)頁面?zhèn)鬏斎刖彌_器A。一旦完成此操作，則將其沿總線向下傳輸直到將其載入第一存儲器單元MEM0，此時(shí)將其寫入到陣列中。虛線箭頭展示了對第二組數(shù)據(jù)的處理過程。當(dāng)填充緩沖器A時(shí)，輸入數(shù)據(jù)就進(jìn)入緩沖器B。一旦緩沖器被填充且總線沒有傳輸?shù)谝粩?shù)據(jù)組，則將第二數(shù)據(jù)組傳輸入第二存儲器單元MEM1。(在一個(gè)具有更寬數(shù)據(jù)總線的實(shí)施例中，第二數(shù)據(jù)組的傳輸不需要等到第一組數(shù)據(jù)完成其傳輸。)一旦第二數(shù)據(jù)組的所有頁面已完全在第二存儲器單元的寄存器中，則能將其寫入。同樣，一旦將第二數(shù)據(jù)組寫入緩沖器B，則能將第三組輸入數(shù)據(jù)(在此為扇區(qū)9至12)寫入一個(gè)緩沖器(當(dāng)此緩沖器可用時(shí))，或者寫入根據(jù)圖6a或圖7的實(shí)施例的緩沖器A或者寫入另一個(gè)可用緩沖器。又，一旦將第三組數(shù)據(jù)傳輸至該緩沖器且一個(gè)數(shù)據(jù)總線空閑，則然后可將其傳輸入第一存儲器單元(一旦寫入了第一組數(shù)據(jù))或另一個(gè)可用的存儲器單元。
如已經(jīng)注意到的，在圖6a和7a中，各塊的大小僅意謂說明其因果關(guān)系，且不能反映在實(shí)際存儲器中塊的大小。關(guān)于所涉及的各個(gè)時(shí)間間隔的相對大小，在一特定實(shí)施例中，示范性的值為將四頁數(shù)據(jù)從主機(jī)傳輸入一個(gè)緩沖器為～120微秒；將此數(shù)據(jù)從該緩沖器傳輸進(jìn)一個(gè)存儲器單元的寄存器為～160微秒；寫入該四頁數(shù)據(jù)為～200微秒；擦除時(shí)間為～1至4毫秒。盡管圖7的處理過程將比圖6a的處理過程快，但是因?yàn)橹钡酱_認(rèn)其被成功編程才將數(shù)據(jù)保持在緩沖器中，所以在某些情況下其可靠性較差。在一組替代的實(shí)施例中，可將數(shù)據(jù)保持在別處，允許在如圖7中所示的傳輸之后為增加速率而重新裝載緩沖器，同時(shí)保持未被破壞的數(shù)據(jù)組拷貝。例如，可將其保持在控制器中，盡管如此增加了在控制器中所需RAM的數(shù)目。在另一實(shí)施例中，其自己保持在存儲器單元中，進(jìn)而在需要時(shí)保留重新傳輸數(shù)據(jù)組的需要。參看圖3，每一個(gè)存儲器單元131-i將(例如)通過增大寄存器135-I而具有額外的RAM存儲器，其中在載入數(shù)據(jù)組的備份拷貝的同時(shí)將其傳輸至寄存器REGi 135-i。在2000年12月28日提交的共同待決的美國專利申請案第09/751,178號中描述了這樣的配置。另外如此處所述，如此的配置也允許驗(yàn)證編程處理的最后結(jié)果，而不用將結(jié)果傳輸回控制器以由誤差校正碼來檢驗(yàn)。
如以上應(yīng)注意的，圖6和7的實(shí)施例使用并行頁面編程。本發(fā)明也可以一個(gè)流水線單頁面的實(shí)施例而實(shí)現(xiàn)。在這樣的情況下，扇區(qū)1的數(shù)據(jù)傳輸至第一存儲器單元，且已寫入。在傳輸扇區(qū)1的數(shù)據(jù)之后，當(dāng)寫入其時(shí)，傳輸扇區(qū)5的數(shù)據(jù)傳輸至第二存儲器單元且在第二存儲器單元中編程。然后繼續(xù)處理扇區(qū)2和扇區(qū)6等等。在實(shí)施例中流水線單頁面編程處理可將該數(shù)據(jù)保持或不保持在緩沖器中直到其被確認(rèn)寫入。
另外如以上應(yīng)注意的，圖6和7的實(shí)施例易于擴(kuò)展至兩個(gè)以上的緩沖器、兩個(gè)以上的存儲器單元，或同時(shí)擴(kuò)展至兩個(gè)以上的緩沖器與兩個(gè)以上的存儲器單元。例如，參看圖6b，在時(shí)刻t2之后數(shù)據(jù)可載入第三緩存器，然后在時(shí)間間隔62b中傳輸且在傳輸后寫入一個(gè)第三存儲器單元。另外，這些實(shí)施例可結(jié)合在美國專利申請案第09/766,436號中描述的該類元塊的操作，該專利中請案在上面已經(jīng)以引用的方式并入了本文，其中可將來自不同元件的塊一起操作作為一個(gè)元塊。
如圖3所示，數(shù)據(jù)在控制器CONT 101和存儲器單元131-0、131-1之間傳輸，且通過一個(gè)共用的n位數(shù)據(jù)總線，其通常為一個(gè)字節(jié)(n＝8)的寬度。如在背景技術(shù)部分所討論的，使用單個(gè)、統(tǒng)一寬度的總線有益于互連性和可布線性(routability)，特別是當(dāng)存儲器單元和控制器形成于不同晶片上時(shí)。更通常的，存儲器單元可通過僅部分總線連接至控制器。例如，從控制器連出的總線的寬度可以是16位的，而一對存儲器單元的每一個(gè)各連接至總線的不同的8位。這與現(xiàn)有技術(shù)中已知的配置相似。與現(xiàn)有技術(shù)不同的是，當(dāng)在此實(shí)施例中使用本發(fā)明的各個(gè)方面時(shí)，對于兩個(gè)存儲器單元不再需要同時(shí)執(zhí)行數(shù)據(jù)傳輸和編程，可以如圖6和7的方式來實(shí)現(xiàn)。
本發(fā)明也可應(yīng)用于先前提及的在控制器和各種存儲器之間使用多個(gè)并行總線的系統(tǒng)。這將增加操作每一個(gè)總線的效率，進(jìn)一步增強(qiáng)了系統(tǒng)的總數(shù)據(jù)編程處理量。
如上面所提及的，盡管迄今為止的討論主要涉及使用電荷存儲裝置(如浮動?xùn)艠OEEPROM或閃速單元)用于存儲器裝置的實(shí)施例，，但是也可將其應(yīng)用于包括磁媒體和光媒體的其它實(shí)施例。因?yàn)榫唧w的如何讀取、寫入和存儲數(shù)據(jù)不是本發(fā)明的主要方面，所以本發(fā)明的各種方面可應(yīng)用于其它存儲器類型，包括(但不局限于)亞0.1微米晶體管、單電子晶體管、基于有機(jī)物/碳的納米晶體管和分子晶體管。例如，也可使用諸如分別在Eitan的美國專利案第5,768,192號和Sato等人的美國專利案第4,630,086號中所描述的NROM和MNOS單元，或使用諸如分別在Gallagher等人的美國專利第5,991,193號和Shimizu等人的美國專利第5,892,706號中所描述的磁RAM和FRAM單元，所有這些專利以引用的方式并入本文。
盡管已參看各種示范性實(shí)施例而對本發(fā)明加以描述，但應(yīng)了解，本發(fā)明享有保護(hù)在所附權(quán)利要求的全部范圍內(nèi)的內(nèi)容的權(quán)利。
權(quán)利要求
1.一種存儲器系統(tǒng)電路，其包括一控制器；及一存儲器，其包括復(fù)數(shù)個(gè)連接至該控制器的獨(dú)立可控制非易失性數(shù)據(jù)存儲部分，使得數(shù)據(jù)可從該控制器傳輸至該等存儲部分的一第二數(shù)據(jù)存儲部分同時(shí)數(shù)據(jù)編程入該等數(shù)據(jù)存儲部分的一第一數(shù)據(jù)存儲器中。
2.如權(quán)利要求1所述的存儲器系統(tǒng)電路，其進(jìn)一步包括一總線，其經(jīng)連接以在該控制器和該等數(shù)據(jù)存儲部分之間傳輸數(shù)據(jù)，藉此數(shù)據(jù)可傳輸至該第二數(shù)據(jù)存儲部分同時(shí)數(shù)據(jù)編程入該第一數(shù)據(jù)存儲部分。
3.如權(quán)利要求2所述的存儲器系統(tǒng)電路，其中該控制器包括一第一數(shù)據(jù)緩沖器和一第二數(shù)據(jù)緩沖器，其中存儲用于傳輸至該等第一和第二數(shù)據(jù)存儲部分的數(shù)據(jù)。
4.如權(quán)利要求2所述的存儲器系統(tǒng)電路，其中該等數(shù)據(jù)存儲部分中的每一個(gè)包括一數(shù)據(jù)寄存器，其中存儲從該控制器傳輸出來的數(shù)據(jù)。
5.如權(quán)利要求4所述的存儲器系統(tǒng)電路，其中該等數(shù)據(jù)存儲部分中的每一個(gè)進(jìn)一步包括一非易失性存儲單元陣列，存儲在該數(shù)據(jù)寄存器中的數(shù)據(jù)被編程入該陣列中。
6.如權(quán)利要求4所述的存儲器系統(tǒng)電路，其中該等數(shù)據(jù)存儲部分中的每一個(gè)進(jìn)一步包括一經(jīng)連接的RAM存儲器部分以存儲傳輸入該數(shù)據(jù)寄存器中的該數(shù)據(jù)的一拷貝。
7.如權(quán)利要求1所述的存儲器系統(tǒng)電路，其中該控制器、該第一數(shù)據(jù)存儲部分和該第二數(shù)據(jù)存儲部分位于獨(dú)立的晶片上。
8.如權(quán)利要求1所述的存儲器系統(tǒng)電路，其中該第一數(shù)據(jù)存儲部分和該第二數(shù)據(jù)存儲部分位于一單個(gè)晶片上。
9.如權(quán)利要求1所述的存儲器系統(tǒng)電路，其中該控制器、該第一數(shù)據(jù)存儲部分和該第二數(shù)據(jù)存儲部分位于一單個(gè)晶片上。
10.如權(quán)利要求1所述的存儲器系統(tǒng)電路，其中該控制器、該第一數(shù)據(jù)存儲部分和該第二數(shù)據(jù)存儲部分是可移去地連接至一主機(jī)的一單個(gè)卡結(jié)構(gòu)的一部分。
11.如權(quán)利要求1所述的存儲器系統(tǒng)電路，其中該控制器內(nèi)置于一主機(jī)中，且其中該第一數(shù)據(jù)存儲部分和該第二數(shù)據(jù)存儲部分是可移去地連接至該主機(jī)的一單個(gè)卡結(jié)構(gòu)的一部分。
12.一種操作一非易失性存儲器的方法，該非易失性存儲器包括一存儲器控制電路和復(fù)數(shù)個(gè)能夠通過一外部接口而啟動獨(dú)立操作的存儲部分，該方法包括將一第一組數(shù)據(jù)從一外部源傳輸至一第一存儲部分的步驟；及在所述傳輸該第一組數(shù)據(jù)的步驟之后將該第一組數(shù)據(jù)編程入該第一存儲部分的步驟；及將一第二組數(shù)據(jù)從該控制器傳輸至一第二存儲部分的步驟，其中在該編程該第一組數(shù)據(jù)的步驟期間發(fā)生該傳輸一第二組數(shù)據(jù)的步驟。
13.如權(quán)利要求12所述的方法，其進(jìn)一步包括在該傳輸該第二組數(shù)據(jù)之后，將該第二組數(shù)據(jù)編程入該第二存儲部分的步驟，其中在該編程該第一組數(shù)據(jù)的步驟期間開始編程該第二組數(shù)據(jù)。
14.如權(quán)利要求13所述的方法，其進(jìn)一步包括在該編程該第一組數(shù)據(jù)的步驟之后，在該第一存儲部分執(zhí)行一擦除操作的步驟，其中在該編程該第二組數(shù)據(jù)的步驟期間開始該擦除操作。
15.如權(quán)利要求12所述的方法，其進(jìn)一步包括在編程該第一組數(shù)據(jù)之前，將該第一數(shù)據(jù)組載入一第一寄存器的步驟；及在開始編程該第一組數(shù)據(jù)之后且在完成該編程該第一組數(shù)據(jù)的步驟之前，將一第三組數(shù)據(jù)載入該第一寄存器的步驟。
16.如權(quán)利要求15所述的方法，其中將該第一組數(shù)據(jù)從該外部源傳輸至該第一存儲部分的步驟包括臨時(shí)將該第一數(shù)據(jù)組的一第一拷貝存儲在該第一存儲部分的一第一寄存器中的步驟；及臨時(shí)將該第一數(shù)據(jù)組的一第二拷貝存儲在該第一存儲部分的一第二寄存器中的步驟；及其中該將該第一組數(shù)據(jù)編程入該第一存儲部分的步驟包括將該第一數(shù)據(jù)組的該第一拷貝從該第一寄存器編程入在該第一存儲部分中的一非易失性存儲器陣列的步驟。
17.如權(quán)利要求16所述的方法，其中該將該第一組數(shù)據(jù)編程入該第一存儲部分的步驟進(jìn)一步包括使用該第一數(shù)據(jù)組的該第二拷貝來驗(yàn)證所述寫入該第一數(shù)據(jù)組的該第一拷貝的結(jié)果的步驟。
18.如權(quán)利要求12所述的方法，其中該第一組數(shù)據(jù)包括多個(gè)扇區(qū)，且其中該編程該第一組數(shù)據(jù)的步驟包括在該第一存儲部分中并行編程多個(gè)頁面的步驟。
19.一種操作一非易失性存儲器的方法，該非易失性存儲器包括一存儲器控制電路和復(fù)數(shù)個(gè)能夠通過一外部接口而啟動獨(dú)立操作的存儲部分，該方法包括使該等存儲部分的一第一存儲部分被選擇的步驟；通過該外部接口將一第一組數(shù)據(jù)從一外部源傳輸至該選定的存儲部分的步驟；在該傳輸一第一組數(shù)據(jù)的步驟之后，使該等存儲部分的該第一存儲部分不被選擇，且使該等存儲部分的一第二存儲部分被選擇的步驟；在使該等存儲部分的該第二存儲部分被選擇的步驟之后，通過該外部接口將一第二組數(shù)據(jù)從該外部源傳輸至所選定的存儲部分的步驟；及編程該第一組數(shù)據(jù)的步驟，其中在該編程該第一組數(shù)據(jù)的步驟期間發(fā)生該傳輸該第二組數(shù)據(jù)的步驟。
20.如權(quán)利要求19所述的方法，其進(jìn)一步包括編程該第二組數(shù)據(jù)的步驟，其中在該編程該第一組數(shù)據(jù)的步驟期間發(fā)生編程該第二組數(shù)據(jù)的步驟。
21.如權(quán)利要求20所述的方法，其進(jìn)一步包括在該編程該第一組數(shù)據(jù)的步驟之后，在該第一存儲部分執(zhí)行一擦除操作的步驟，其中在該編程該第二組數(shù)據(jù)的步驟期間開始該擦除操作。
22.如權(quán)利要求19所述的方法，其中該存儲器電路包括一第一寄存器，該方法進(jìn)一步包括在編程該第一組數(shù)據(jù)之前，將該第一數(shù)據(jù)組載入該第一寄存器的步驟；及在該編程該第一組數(shù)據(jù)的步驟之后且在完成該編程該第一組數(shù)據(jù)的步驟之前，將一第三組數(shù)據(jù)載入該第一寄存器。
23.如權(quán)利要求22所述的方法，其中該第一存儲部分包括一寄存器和一非易失性存儲器陣列，且其中該將該第一組數(shù)據(jù)從一外部源傳輸至該選定存儲部分的步驟包括臨時(shí)將該第一組數(shù)據(jù)的一第一拷貝存儲在該選定存儲部分的一第一寄存器中的步驟；及臨時(shí)將該第一組數(shù)據(jù)的一第二拷貝存儲在該選定存儲部分的一第二寄存器中的步驟；且其中該編程該第一組數(shù)據(jù)的步驟包括將該第一組數(shù)據(jù)的該第一拷貝從該寄存器編程入該非易失性存儲器陣列。
24.如權(quán)利要求23所述的方法，其中該編程該第一組數(shù)據(jù)的步驟進(jìn)一步包括使用該第一組數(shù)據(jù)的該第二拷貝驗(yàn)證所述寫入該第一組數(shù)據(jù)的該第一拷貝的結(jié)果的步驟。
25.如權(quán)利要求19所述的方法，其中該第一組數(shù)據(jù)包括多個(gè)扇區(qū)，且其中該編程該第一組數(shù)據(jù)的步驟包括在該選定部分中并行編程多個(gè)頁面。
26.一種操作一非易失性存儲器系統(tǒng)的方法，該非易失性存儲器系統(tǒng)包括一系統(tǒng)控制器和兩個(gè)或兩個(gè)以上的獨(dú)立非易失性存儲器陣列，該方法包括通過一主機(jī)系統(tǒng)接口接收在該控制器中的數(shù)據(jù)的步驟；以流水線的方式將該數(shù)據(jù)傳輸至復(fù)數(shù)個(gè)所述非易失性存儲器陣列的步驟；及將該經(jīng)傳輸?shù)臄?shù)據(jù)編程入該等非易失性存儲器陣列的步驟，其中在該編程在該等存儲器陣列的一第二存儲器陣列中的該經(jīng)傳輸?shù)臄?shù)據(jù)的步驟期間發(fā)生該將數(shù)據(jù)傳輸至該等存儲器陣列的一第一存儲器陣列的步驟。
27.如權(quán)利要求26所述的方法，其中該編程操作包括并行編程數(shù)據(jù)的多個(gè)頁面。
28.如權(quán)利要求26所述的方法，其進(jìn)一步包括在該等非易失性存儲器晶片中執(zhí)行一擦除操作的步驟，其中在該編程在該等存儲器陣列的該第一存儲器陣列中的經(jīng)傳輸?shù)臄?shù)據(jù)的步驟期間在該編程在該等存儲器陣列的該第二存儲器陣列中的經(jīng)傳輸?shù)臄?shù)據(jù)的步驟之后，發(fā)生在該等存儲器陣列的該第二存儲器陣列中該執(zhí)行一擦除操作的步驟。
全文摘要
本發(fā)明允許在非易失性存儲器系統(tǒng)中增加編程的并行性而不引起額外的數(shù)據(jù)傳輸?shù)牡却龝r(shí)間。將數(shù)據(jù)從控制器(101)傳輸至第一存儲器晶片(131－0)，且藉此開始編程操作。當(dāng)該第一存儲器晶片(131－0)忙于執(zhí)行該編程操作時(shí)，將數(shù)據(jù)從控制器(101)傳輸至第二存儲器晶片(131－1)，且藉此開始在該晶片中的編程操作。一旦第一存儲器晶片已經(jīng)完成其編程操作，則即使第二晶片(131－1)仍忙于其編程操作，也可再次開始將數(shù)據(jù)傳輸至第一存儲器晶片。按照這樣的方式，實(shí)現(xiàn)了編程操作的高并行性而不引起執(zhí)行額外的數(shù)據(jù)傳輸?shù)牡却龝r(shí)間成本。其提供了兩組實(shí)施例，一組是將主機(jī)數(shù)據(jù)保存在一個(gè)緩沖器(111)中，直到確認(rèn)該數(shù)據(jù)成功編程；一組是不需要實(shí)現(xiàn)編程成功，且也不保存數(shù)據(jù)，因此實(shí)現(xiàn)了數(shù)據(jù)編程處理量的更高速率。
文檔編號G11C11/34GK1647049SQ03808287
公開日2005年7月27日 申請日期2003年2月13日 優(yōu)先權(quán)日2002年2月22日
發(fā)明者凱文·M·康利, 約拉姆·錫達(dá) 申請人:桑迪士克股份有限公司