專利名稱：具有狀態(tài)脈沖串輸出的同步快閃存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的涉及非易失性存儲(chǔ)器器件，具體地，本發(fā)明涉及同步非易失性快閃存儲(chǔ)器。
背景技術(shù)：
存儲(chǔ)器器件典型地被提供用作為計(jì)算機(jī)中的內(nèi)部存儲(chǔ)區(qū)域。術(shù)語(yǔ)存儲(chǔ)器表示具有集成電路芯片形式的數(shù)據(jù)存儲(chǔ)。存儲(chǔ)器具有幾種不同的類型。一種類型是RAM(隨機(jī)存取存儲(chǔ)器)。這典型地被用作為計(jì)算機(jī)環(huán)境下的主存儲(chǔ)器。RAM是指讀出和寫入存儲(chǔ)器，也就是，可以把數(shù)據(jù)寫入到RAM和從RAM讀出數(shù)據(jù)。這是與ROM不同的，ROM只允許讀出數(shù)據(jù)。大多數(shù)RAM是易失性的，這意味著它需要穩(wěn)定的電流來(lái)保持它的內(nèi)容，只要電源被去激活，在RAM中無(wú)論什么數(shù)據(jù)都被丟失。
計(jì)算機(jī)幾乎總是包含小量的只讀存儲(chǔ)器(ROM)，它保存用于激活計(jì)算機(jī)的指令。與RAM不同，ROM不能被寫入。EEPROM(電可擦可編程只讀存儲(chǔ)器)是一種特殊類型的非易失性ROM，它可以通過(guò)把它暴露在電荷中而被擦除。像其他類型的ROM一樣，EEPROM傳統(tǒng)上沒有RAM那樣快。EEPROM包括很大數(shù)目的、具有電隔離的柵極(浮動(dòng)?xùn)?的存儲(chǔ)單元。數(shù)據(jù)是以浮動(dòng)?xùn)派系碾姾傻男问奖淮鎯?chǔ)在存儲(chǔ)單元的。通過(guò)編程和擦除操作，電荷分別被輸送到浮動(dòng)?xùn)呕驈母?dòng)?xùn)疟蝗コ?br> 另一種類型的非易失性存儲(chǔ)器是快閃存儲(chǔ)器?？扉W存儲(chǔ)器是一種EEPROM，它可以以塊的形式，而不是一次一個(gè)字節(jié)地，被擦除和重新編程。許多現(xiàn)代的PCS具有它們自己的、被存儲(chǔ)在快閃存儲(chǔ)器芯片上的BIOS，這樣，如果必要它可容易地被更新。這樣的BIOS有時(shí)被稱為快速BIOS。快閃存儲(chǔ)器在調(diào)制解調(diào)器中也很通用，因?yàn)樗沟谜{(diào)制解調(diào)器制造商能夠支持新的協(xié)議(當(dāng)這些協(xié)議成為標(biāo)準(zhǔn)化時(shí))。
典型的快閃存儲(chǔ)器包括存儲(chǔ)器陣列，它包括很大數(shù)目的、以行和列的形式排列的存儲(chǔ)單元。每個(gè)存儲(chǔ)單元包括能夠保持電荷的、浮動(dòng)?xùn)艌?chǎng)效應(yīng)晶體管。存儲(chǔ)單元通常被編組為塊。在一個(gè)塊內(nèi)的每個(gè)單元可以通過(guò)對(duì)浮動(dòng)?xùn)胚M(jìn)行充電而被隨機(jī)地電編程。通過(guò)塊擦除操作，電荷可以從浮動(dòng)?xùn)派媳蝗コ?。存?chǔ)單元中的數(shù)據(jù)是由浮動(dòng)?xùn)派系碾姾傻拇嬖谂c否而被確定。
同步DRAM(SDRAM)是一種DRAM，它能夠以比傳統(tǒng)的DRAM存儲(chǔ)器高得多的時(shí)鐘速度運(yùn)行。SDRAM使它本身與CPU總線同步，以及能夠以100MHz速率運(yùn)行，比傳統(tǒng)的FPM(快速頁(yè)模式)RAM約快三倍，以及約為快速EDO(擴(kuò)展數(shù)據(jù)輸出)DRAM和BEDO(脈沖串?dāng)U展數(shù)據(jù)輸出)DRAM的兩倍。可以迅速地訪問(wèn)SDRAM，但它是易失性的。許多計(jì)算機(jī)系統(tǒng)被設(shè)計(jì)成使用SDRAM來(lái)操作，而從非易失性存儲(chǔ)器得到好處。
由于上述的理由，以及由于下面闡述的其他理由，這些理由對(duì)于本領(lǐng)域技術(shù)人員在閱讀和了解本技術(shù)說(shuō)明后將是顯而易見的，在本技術(shù)中需要一種可以以類似于SDRAM操作的方式操作的、非易失性存儲(chǔ)器器件。
發(fā)明概要存儲(chǔ)器器件的上述的問(wèn)題和其他問(wèn)題由本發(fā)明解決，以及可通過(guò)閱讀和研究以下的技術(shù)說(shuō)明而了解它們。
在一個(gè)實(shí)施例中，操作同步存儲(chǔ)器器件的方法包括確定x個(gè)周期的讀脈沖串長(zhǎng)度以使來(lái)自同步存儲(chǔ)器器件的數(shù)據(jù)輸出以x個(gè)接連的時(shí)鐘周期被輸出，起動(dòng)寄存器讀操作，以便讀出被存儲(chǔ)在內(nèi)部寄存器中的數(shù)據(jù)，以及在x個(gè)接連的時(shí)鐘周期內(nèi)在外部數(shù)據(jù)連接上輸出被存儲(chǔ)在內(nèi)部寄存器中的數(shù)據(jù)。
在另一個(gè)實(shí)施例中，操作同步存儲(chǔ)器器件的方法包括接受讀寄存器命令，以及響應(yīng)于讀寄存器命令在x個(gè)時(shí)鐘周期內(nèi)輸出來(lái)自同步存儲(chǔ)器器件的寄存器數(shù)據(jù)。
在再一個(gè)實(shí)施例中，操作同步存儲(chǔ)器器件的方法包括在存儲(chǔ)器器件的陣列上執(zhí)行寫操作，以及在執(zhí)行寫操作期間，把來(lái)自處理器的寄存器讀命令提供到存儲(chǔ)器器件。寄存器讀命令在第一時(shí)鐘周期在存儲(chǔ)器器件的輸入端處被接受，以及被存儲(chǔ)在存儲(chǔ)器寄存器中的寄存器數(shù)據(jù)被讀出。寄存器數(shù)據(jù)在多個(gè)時(shí)鐘周期期間在同步存儲(chǔ)器器件的數(shù)據(jù)通信連接上被輸出。寄存器數(shù)據(jù)的輸出在接受到寄存器讀命令后、被延時(shí)了預(yù)定的時(shí)鐘等待時(shí)間間隔。
同步存儲(chǔ)器器件包括存儲(chǔ)單元陣列、數(shù)據(jù)寄存器、以及時(shí)鐘信號(hào)輸入連接?？刂齐娐讽憫?yīng)于寄存器讀命令在輸出連接處提供來(lái)自數(shù)據(jù)寄存器的數(shù)據(jù)。控制電路根據(jù)編程的讀脈沖串長(zhǎng)度值在預(yù)定數(shù)目的時(shí)鐘周期內(nèi)輸出數(shù)據(jù)。
附圖簡(jiǎn)述

圖1A是本發(fā)明的同步快閃存儲(chǔ)器的方框圖；圖1B是本發(fā)明的一個(gè)實(shí)施例的集成電路管腳互聯(lián)圖；圖1C是本發(fā)明的一個(gè)實(shí)施例的集成電路互聯(lián)凸點(diǎn)網(wǎng)格陣列(bumpgrid array)圖；圖2表示本發(fā)明的一個(gè)實(shí)施例的模式寄存器；圖3表示具有一個(gè)、兩個(gè)和三個(gè)時(shí)鐘周期的CAS等待時(shí)間的讀操作；圖4表示激活在本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)器的一個(gè)組中的一個(gè)特定的行；圖5表示在工作的命令與讀或?qū)懨钪g的時(shí)序；圖6表示讀命令；圖7表示本發(fā)明的一個(gè)實(shí)施例的接連的讀脈沖串的時(shí)序；圖8表示在本發(fā)明的一個(gè)實(shí)施例的一頁(yè)內(nèi)的隨機(jī)讀訪問(wèn)；圖9表示后面跟隨寫操作的讀操作；圖10表示按照本發(fā)明的一個(gè)實(shí)施例的、通過(guò)使用脈沖串終結(jié)命令終結(jié)的讀脈沖串操作；圖11表示寫命令；圖12表示后面跟隨讀操作的寫操作；圖13表示本發(fā)明的一個(gè)實(shí)施例的電源功率降低操作；圖14表示在脈沖串讀出期間時(shí)鐘中止操作；圖15表示具有兩個(gè)導(dǎo)引扇區(qū)的存儲(chǔ)器的一個(gè)實(shí)施例的存儲(chǔ)器地址變換；圖16是按照本發(fā)明的一個(gè)實(shí)施例的、自定時(shí)的寫序列的流程圖；圖17是按照本發(fā)明的一個(gè)實(shí)施例的、完整的寫狀態(tài)檢驗(yàn)序列的流程圖；圖18是按照本發(fā)明的一個(gè)實(shí)施例的、自定時(shí)的塊擦除序列的流程圖；圖19是按照本發(fā)明的一個(gè)實(shí)施例的、完整的塊擦除狀態(tài)檢驗(yàn)序列的流程圖；
圖20是按照本發(fā)明的一個(gè)實(shí)施例的、塊保護(hù)序列的流程圖；圖21是按照本發(fā)明的一個(gè)實(shí)施例的、完整的塊狀態(tài)檢驗(yàn)序列的流程圖；圖22是按照本發(fā)明的一個(gè)實(shí)施例的、器件保護(hù)序列的流程圖；圖23是按照本發(fā)明的一個(gè)實(shí)施例的、塊的非保護(hù)序列的流程圖；圖24表示起動(dòng)和裝載模式寄存器操作的時(shí)序；圖25表示時(shí)鐘中止模式操作的時(shí)序；圖26表示脈沖串讀操作的時(shí)序；圖27表示交替組讀出訪問(wèn)的時(shí)序；圖28表示全頁(yè)脈沖串讀操作的時(shí)序；圖29表示通過(guò)使用數(shù)據(jù)屏蔽信號(hào)的脈沖串讀操作的時(shí)序；圖30表后面跟隨對(duì)不同組讀出的寫操作的時(shí)序；圖31表示后面跟隨對(duì)同一個(gè)組讀出的寫操作的時(shí)序；圖32表示本發(fā)明的存儲(chǔ)器系統(tǒng)；以及圖33表示本發(fā)明的多處理器系統(tǒng)。
發(fā)明詳細(xì)描述在本發(fā)明的以下的詳細(xì)的說(shuō)明中，參考了構(gòu)成本發(fā)明的一部分的附圖，以及其中顯示了可以實(shí)施本發(fā)明的特定的實(shí)施例。這些實(shí)施例充分詳細(xì)地被描述，以使得本領(lǐng)域技術(shù)人員能夠?qū)嵤┍景l(fā)明，以及將會(huì)看到，可以利用其他實(shí)施例和可以作出邏輯的、機(jī)械的和電的改變，而不背離本發(fā)明的精神和范圍。所以，以下的詳細(xì)說(shuō)明并不是在限制的意義上作出的，以及本發(fā)明的范圍僅僅由權(quán)利要求限定。
以下的詳細(xì)說(shuō)明分成兩個(gè)主要的節(jié)。第一節(jié)是接口功能說(shuō)明，它詳細(xì)闡述與SDRAM存儲(chǔ)器的兼容性。第二節(jié)是功能性說(shuō)明，它具體說(shuō)明快閃結(jié)構(gòu)功能性命令。
接口功能說(shuō)明參照?qǐng)D1A，描述本發(fā)明的一個(gè)實(shí)施例的方框圖。存儲(chǔ)器器件100包括非易失性快速存儲(chǔ)單元102的陣列。陣列被排列成多個(gè)可尋址的組。在一個(gè)實(shí)施例中，存儲(chǔ)器包含四個(gè)存儲(chǔ)器組104、106、108和110。每個(gè)存儲(chǔ)器組包含存儲(chǔ)單元的可尋址的扇區(qū)。被存儲(chǔ)在存儲(chǔ)器中的數(shù)據(jù)可以通過(guò)使用由地址寄存器112接受的、外部提供的位置地址被訪問(wèn)。利用行地址復(fù)用電路114，對(duì)這些地址進(jìn)行譯碼。這些地址也可以通過(guò)使用組控制邏輯116和行地址鎖存與譯碼電路118被譯碼。為了訪問(wèn)存儲(chǔ)器的適當(dāng)?shù)牧?，列地址?jì)數(shù)和鎖存電路120把接受的地址耦合到列譯碼電路122。電路124提供輸入/輸出選通、數(shù)據(jù)屏蔽邏輯、讀數(shù)據(jù)鎖存電路和寫驅(qū)動(dòng)器電路。數(shù)據(jù)通過(guò)數(shù)據(jù)輸入寄存器126被輸入和通過(guò)數(shù)據(jù)輸出寄存器128被輸出。命令執(zhí)行邏輯130被提供來(lái)控制存儲(chǔ)器器件的基本操作。狀態(tài)機(jī)132也被提供來(lái)控制在存儲(chǔ)器陣列和單元上執(zhí)行的特定的操作。狀態(tài)寄存器134和識(shí)別寄存器136也可被提供來(lái)輸出數(shù)據(jù)。
圖1B表示本發(fā)明的一個(gè)實(shí)施例的互聯(lián)的管腳分配。存儲(chǔ)器封裝150具有54個(gè)互聯(lián)管腳。管腳結(jié)構(gòu)基本上類似于已可提供的SDRAM封裝。對(duì)于本發(fā)明特定的兩個(gè)互聯(lián)管腳是RP#152和Vccp 154。雖然本發(fā)明可以共享看來(lái)與SDRAM的相同的互聯(lián)標(biāo)簽，但在互聯(lián)管腳上提供的信號(hào)的功能在這里被描述，以及除非這里闡述的，它不應(yīng)當(dāng)?shù)韧赟DRAM的信號(hào)的功能。圖1C表示存儲(chǔ)器封裝160的一個(gè)實(shí)施例，它具有凸起連接，而不是圖1C的管腳連接。所以，本發(fā)明并不限于特定的封裝結(jié)構(gòu)。
在描述存儲(chǔ)器器件的操作特性之前，先給出互聯(lián)管腳和它們的各個(gè)信號(hào)的更詳細(xì)的說(shuō)明。輸入時(shí)鐘連接被使用來(lái)提供時(shí)鐘信號(hào)(CLK)。時(shí)鐘信號(hào)可以被系統(tǒng)時(shí)鐘驅(qū)動(dòng)，以及所有的同步快閃存儲(chǔ)器輸入信號(hào)在CLK的上升沿處被采樣。CLK也給內(nèi)部脈沖串計(jì)數(shù)器加增量，以及控制輸出寄存器。
輸入時(shí)鐘允許(CKE)連接端被使用來(lái)激活(HIGH(高)狀態(tài))和去激活(LOW(低)狀態(tài))CLK信號(hào)輸入。去激活時(shí)鐘輸入可提供電源功率降低和等待操作(此處所有的存儲(chǔ)器組是空閑的)，工作的電源功率降低(在任一個(gè)組中存儲(chǔ)器行是ACTIVE(工作的))，或時(shí)鐘中止操作(脈沖串/訪問(wèn)在進(jìn)行中)。CKE是同步的，除非在器件進(jìn)入功率降低模式以后，此處CKE成為非同步的，直至退出這個(gè)模式以后為止。輸入緩沖器，包括CLK，在功率降低模式期間是被禁止的，以便提供低的等待功率。CKE在不需要功率降低模式(不同于RP#深度功率降低)的系統(tǒng)中可以維持在HIGH(高)。
芯片選擇(CS#)輸入連接端提供一個(gè)信號(hào)，以便允許(寄存的LOW(低))和禁止(寄存的HIGH(高))在命令執(zhí)行邏輯中提供的命令譯碼器。當(dāng)CS#被寄存為HIGH時(shí)所有的命令被屏蔽。另外，CS#在具有多個(gè)組的系統(tǒng)上提供外部的組選擇，以及CS#可被看作為命令代碼的一部分；但不一定是必須的。
用于RAS#、CAS#和WE#(連同CAS#、CS#一起)的輸入命令輸入連接端規(guī)定要被存儲(chǔ)器執(zhí)行的命令，正如下面詳細(xì)地描述的。輸入/輸出屏蔽(DQM)連接端被使用來(lái)提供用于寫訪問(wèn)的輸入屏蔽信號(hào)，和用于讀訪問(wèn)的輸出允許信號(hào)。當(dāng)DQM在寫周期期間被采樣HIGH時(shí)，輸入數(shù)據(jù)被屏蔽。當(dāng)DQM在讀周期期間被采樣HIGH時(shí)，輸出緩沖器被置于高阻抗(高-Z)狀態(tài)(在兩個(gè)時(shí)鐘等待時(shí)間后)。DQML相應(yīng)于數(shù)據(jù)連接DQ0-DQ7，以及DQMH相應(yīng)于數(shù)據(jù)連接DQ8-DQ15。DQML和DQMH在表示為DQM時(shí)被認(rèn)為是相同的狀態(tài)。
地址輸入端133主要被使用來(lái)提供地址信號(hào)。在所表示的實(shí)施例中，存儲(chǔ)器具有12條線(A0-A11)。其他的信號(hào)可以在地址連接處被提供，正如下面描述的。地址輸入端在ACTIVE(工作的)命令(行地址A0-A11)和READ/WRITE(讀/寫)命令(列地址A0-A7)期間被采樣，以便選擇各個(gè)存儲(chǔ)器組中的一個(gè)位置。地址輸入也被使用來(lái)在LOADCOMMAND REGISTER(裝載命令寄存器)操作期間提供操作代碼(OpCode)，在下面解釋。地址線A0-A11也被使用來(lái)在LOAD MODEREGISTER(裝載模式寄存器)操作期間輸入模式設(shè)置值。
輸入復(fù)位/功率降低(RP#)連接140被使用于復(fù)位和功率降低操作。在初始器件功率上升時(shí)，在一個(gè)實(shí)施例中，在發(fā)出可執(zhí)行的命令之前，RP#從低轉(zhuǎn)移到高以后需要100μs延時(shí)，以便內(nèi)部器件初始化。RP#信號(hào)清除狀態(tài)寄存器，把內(nèi)部狀態(tài)機(jī)(ISM)132設(shè)置在陣列讀模式，以及當(dāng)處在LOW(低)時(shí)，把器件置于深度功率降低模式。在功率降低模式期間，所有的輸入連接，包括CS#142，都處在“不用管它”，以及所有的輸出處在High-Z(高阻)狀態(tài)。當(dāng)RP#信號(hào)等于VHH電壓(5伏)時(shí)，在WRITE和ERASE期間，所有的保護(hù)模式被忽略。RP#信號(hào)也允許器件保護(hù)比特被設(shè)置為1(保護(hù))以及允許16比特寄存器的塊保護(hù)比特(在位置0和15)被設(shè)置為0(非保護(hù))，當(dāng)被加上VHH時(shí)。保護(hù)比特將在下面更詳細(xì)地被描述。在所有其他操作模式期間，RP#被保持為HIGH。
組地址輸入連接，BA0和BA1規(guī)定哪個(gè)組加上ACTIVE、READ、WRITE、或BLOCK PROTECT命令。DQ0-DQ15連接143是數(shù)據(jù)總線連接，被使用于雙向數(shù)據(jù)通信。參照?qǐng)D1B，VCCQ連接被使用來(lái)提供隔離的功率到DQ連接，以便改善對(duì)噪聲的抗擾性。在一個(gè)實(shí)施例中，VCCQ＝VCC或1.8V±0.15V。VSSQ連接被使用來(lái)提供隔離的地到DQ連接，以便改善噪聲抗?fàn)钚浴CC連接提供供電電源，諸如3V。通過(guò)VSS連接來(lái)提供地連接。另一個(gè)工作電壓被提供到VCCP連接144。VCCP連接在器件初始化、WRITE和ERASE操作期間可以外部地連接到VCC以及源電流。也就是，寫入或擦除存儲(chǔ)器器件可以通過(guò)使用VCCP電壓被執(zhí)行，而所有其他的操作可以用VCC電壓來(lái)執(zhí)行。VCCP連接被耦合到高電壓開關(guān)/泵電路145。
以下的節(jié)提供同步快閃存儲(chǔ)器的操作的更詳細(xì)的說(shuō)明。本發(fā)明的一個(gè)實(shí)施例是非易失性、扇區(qū)電可擦的(快閃)、可編程只讀存儲(chǔ)器，包含被組織為4,194,304字×16比特的67,108,864比特。其他流行的密度也是預(yù)期的，但本發(fā)明并不限于示例的密度。每個(gè)存儲(chǔ)器組被組織為四個(gè)獨(dú)立的可擦除的塊(總共16個(gè))。為了確保關(guān)鍵的固件被保護(hù)免受偶然的擦除或過(guò)寫入，存儲(chǔ)器可包括16個(gè)256K字硬件和軟件可鎖定的塊。存儲(chǔ)器的四個(gè)組的結(jié)構(gòu)支持真正的同時(shí)發(fā)生的操作。
到任何組的讀訪問(wèn)可以與到任何其他的組的背景寫入或擦除操作同時(shí)發(fā)生。同步快閃存儲(chǔ)器具有同步的接口(所有的信號(hào)在時(shí)鐘信號(hào)CLK的上升沿處被登記)。到存儲(chǔ)器的讀訪問(wèn)可以是面向脈沖串的。也就是，存儲(chǔ)器訪問(wèn)在選擇的位置處開始以及在編程的序列中編程的數(shù)目的位置上繼續(xù)。讀訪問(wèn)從后面跟隨READ命令的ACTIVE命令的登記開始。與ACTIVE命令一致的登記的地址比特被使用來(lái)選擇要被訪問(wèn)的組和行。與READ命令一致的登記的地址比特被使用來(lái)選擇脈沖串訪問(wèn)的開始列的位置和組。
同步快閃存儲(chǔ)器提供可編程的讀脈沖串長(zhǎng)度，1、2、4、或8個(gè)位置或全頁(yè)，帶有脈沖串終結(jié)任選項(xiàng)。另外，同步快閃存儲(chǔ)器使用內(nèi)部管線結(jié)構(gòu)達(dá)到高速度操作。
同步快閃存儲(chǔ)器可以操作在低功率存儲(chǔ)器系統(tǒng)中，諸如工作在3伏的系統(tǒng)。深度功率降低模式可以連同功率節(jié)省等待模式一起被提供。所有的輸入和輸出是低壓晶體管-晶體管邏輯(LVTTL)可兼容的。同步快閃存儲(chǔ)器提供快閃工作性能方面重大的優(yōu)點(diǎn)，包括與自動(dòng)列地址生成同步地閃現(xiàn)高數(shù)據(jù)速率的數(shù)據(jù)的能力以及在脈沖串訪問(wèn)期間在每個(gè)時(shí)鐘周期隨機(jī)地改變列地址的能力。
通常，同步快閃存儲(chǔ)器類似于操作在低壓的多組DRAM被配置。以及包括同步接口。每個(gè)組被組織為行和列。在正常操作之前，同步快閃存儲(chǔ)器被初始化。以下的節(jié)提供詳細(xì)的信息，包括器件初始化，寄存器規(guī)定，命令說(shuō)明和器件操作。
同步快閃存儲(chǔ)器被加上電源，以及以預(yù)定的方式被初始化。在功率加到VCC，VCCQ和VCCP(同時(shí)地)以及時(shí)鐘信號(hào)穩(wěn)定后，RP#140從LOW狀態(tài)轉(zhuǎn)移到HIGH狀態(tài)。在RP#轉(zhuǎn)移到HIGH后需要一個(gè)延時(shí)，諸如100μs延時(shí)，以便完成內(nèi)部器件初始化。在延遲的時(shí)間過(guò)去以后，存儲(chǔ)器被置于陣列讀模式，以及準(zhǔn)備好接受模式寄存器編程或可執(zhí)行的命令。在非易失性模式寄存器147(NV模式寄存器)的初始編程后，內(nèi)容在初始化期間被自動(dòng)裝載到易失性模式寄存器148。器件在編程狀態(tài)下被加上功率，以及不需要在發(fā)出工作命令之前重新裝載非易失性寄存器147。這將在下面更詳細(xì)地說(shuō)明。
模式寄存器148被使用來(lái)規(guī)定同步快閃存儲(chǔ)器的特定的工作模式。這個(gè)規(guī)定包括選擇脈沖串長(zhǎng)度、脈沖串類型、CAS等待時(shí)間、和工作模式，如圖2所示。模式寄存器通過(guò)LOAD MODE REGISTER(裝載模式寄存器)命令被編程以及保持存儲(chǔ)的信息，直至它被重新編程為止。模式寄存器的內(nèi)容可被復(fù)制到NV模式寄存器147。NV模式寄存器設(shè)置值在初始化期間自動(dòng)裝載模式寄存器148。關(guān)于ERASE NVMODEREGISTER(擦除NV模式寄存器)和WRITE NVMODE REGISTER(寫入NV模式寄存器)命令序列的細(xì)節(jié)在下面被提供。本領(lǐng)域技術(shù)人員將會(huì)看到，SDRAM要求模式寄存器在每次初始化操作期間必須被外部地裝載。本發(fā)明允許缺省模式被存儲(chǔ)在NV模式寄存器147。NV模式寄存器的內(nèi)容然后被復(fù)制到易失性模式寄存器148，以便在存儲(chǔ)器操作期間訪問(wèn)。
模式寄存器比特M0-M2規(guī)定脈沖串長(zhǎng)度，M3規(guī)定脈沖串類型(順序的或交錯(cuò)的)，M4-M6規(guī)定CAS等待時(shí)間，M7和M8規(guī)定工作模式，M9被設(shè)置為1，以及M10和M11在本實(shí)施例中被保留。因?yàn)楫?dāng)前不執(zhí)行寫脈沖串，故M9被設(shè)置為邏輯1，以及寫訪問(wèn)是單個(gè)位置(非脈沖串)訪問(wèn)。當(dāng)所有的組是空閑時(shí)，模式寄存器必須被裝載，以及在初始化以后的操作之前，控制器必須等待規(guī)定的時(shí)間。
對(duì)同步快閃存儲(chǔ)器的讀訪問(wèn)可以是面向脈沖串的，脈沖串長(zhǎng)度是可編程的，如表1所示。脈沖串長(zhǎng)度確定對(duì)于給定的READ命令可被自動(dòng)訪問(wèn)的列位置的最大數(shù)目。對(duì)于順序的和交錯(cuò)的脈沖串類型都可得到1、2、4、或8個(gè)位置的脈沖串長(zhǎng)度，以及對(duì)于順序的類型可得到全頁(yè)的脈沖串長(zhǎng)度。全頁(yè)的脈沖串可以結(jié)合BURSTTERMINATE(脈沖串終結(jié))命令被使用來(lái)生成任意的脈沖串長(zhǎng)度，也就是，脈沖串可被選擇地終結(jié)，以便提供定做的長(zhǎng)度的脈沖串。當(dāng)發(fā)出READ命令時(shí)，等于脈沖串長(zhǎng)度的列的塊實(shí)際上被選擇。對(duì)于該脈沖串的所有的訪問(wèn)發(fā)生在這個(gè)塊內(nèi)，意味著如果到達(dá)邊界，脈沖串將隱蔽在該塊內(nèi)。當(dāng)脈沖串長(zhǎng)度被設(shè)置為2時(shí)這個(gè)塊被A1-A7唯一地選擇，當(dāng)脈沖串長(zhǎng)度被設(shè)置為4時(shí)這個(gè)塊被A2-A7選擇，以及當(dāng)脈沖串長(zhǎng)度被設(shè)置為8時(shí)這個(gè)塊被A3-A7選擇。其余的(最低有效的)地址比特被使用來(lái)選擇該塊內(nèi)的開始位置。如果到達(dá)邊界，則全頁(yè)的脈沖串隱蔽在該頁(yè)內(nèi)。
在給定的脈沖串內(nèi)的訪問(wèn)可被編程為順序的或交錯(cuò)的；這被稱為脈沖串類型，以及通過(guò)比特M3被選擇。在一個(gè)脈沖串內(nèi)的訪問(wèn)的次序由脈沖串長(zhǎng)度、脈沖串類型和開始的列地址確定，如表1所示。
表1 脈沖串的定義

列地址選通(CAS)等待時(shí)間是在READ命令的登記與DQ連接端處的第一片輸出數(shù)據(jù)的可提供性之間的延時(shí)(以時(shí)鐘周期為單位)。等待時(shí)間可被設(shè)置為一，二，或三個(gè)時(shí)鐘周期。例如，如果READ命令在時(shí)鐘邊沿n處被登記，以及等待時(shí)間是m個(gè)時(shí)鐘，則數(shù)據(jù)將是由時(shí)鐘邊沿n+m可提供的。由于提早一個(gè)周期的時(shí)鐘邊沿(n+m-1)的結(jié)果，DQ連接將開始驅(qū)動(dòng)數(shù)據(jù)，以及如果相關(guān)的訪問(wèn)時(shí)間是滿足的話，數(shù)據(jù)在時(shí)鐘邊沿n+m之前是正確的。例如，假設(shè)時(shí)鐘周期時(shí)間是使得所有的相關(guān)的訪問(wèn)時(shí)間是滿足的，如果READ命令在T0時(shí)被登記，以及等待時(shí)間被編程為兩個(gè)時(shí)鐘，DQ將在T1后開始驅(qū)動(dòng)，以及數(shù)據(jù)在T2之前是正確的，如圖3所示。圖3表示示例的工作頻率，不同的時(shí)鐘等待時(shí)間設(shè)置值可以以這個(gè)頻率被使用。正常的操作模式通過(guò)把M7和M8設(shè)置為零而被選擇，以及編程的脈沖串長(zhǎng)度應(yīng)用到READ脈沖串。
以下的真值表提供在本發(fā)明的存儲(chǔ)器的實(shí)施例的操作命令方面的更多的細(xì)節(jié)。這里提供命令的說(shuō)明，以及接著是真值表2。
真值表1 接口命令和DQM操作

真值表2 快閃存儲(chǔ)器命令序列

COMMAND INHIBIT(命令禁止)功能阻止同步快閃存儲(chǔ)器執(zhí)行新的命令，不管CLK信號(hào)是否允許。同步快閃存儲(chǔ)器實(shí)際上被去選擇，但已在進(jìn)行的操作不受影響。
NO OPERATION(NOP)(不操作)命令被使用來(lái)對(duì)于被選擇的同步快閃存儲(chǔ)器(CS#為L(zhǎng)OW(低))執(zhí)行NOP。這阻止在空閑或等待狀態(tài)期間登記不想要的命令，但已在進(jìn)行的操作不受影響。
模式寄存器數(shù)據(jù)通過(guò)輸入端A0-A11被裝載。在所有的陣列組是空閑時(shí)只能發(fā)出LOAD MODE REGISTER(裝載模式寄存器)命令，以及在預(yù)定的延時(shí)(MRD)被滿足之前不能發(fā)出隨后的可執(zhí)行的命令。在NV模式寄存器147中的數(shù)據(jù)在上電初始化時(shí)被自動(dòng)裝載到模式寄存器148，它是缺省數(shù)據(jù)，除非它與LOAD MODE REGISTER命令一起被動(dòng)態(tài)地改變。
ACTIVE(工作的)命令被使用來(lái)打開(或激活)特定的陣列組中的一行，用于以后的訪問(wèn)。在BA0，BA1輸入端上的數(shù)值選擇那個(gè)組，以及在輸入端A0-A11上提供的地址選擇那一行。這一行保持對(duì)于訪問(wèn)是工作的，直至下一個(gè)ACTIVE命令、功率降低、或復(fù)位為止。
READ(讀)命令被使用來(lái)起動(dòng)對(duì)工作的行的脈沖串讀訪問(wèn)。在BA0，BA1輸入端上的數(shù)值選擇那個(gè)組，以及在輸入端A0-A7上提供的地址選擇開始的列位置。讀出的數(shù)據(jù)出現(xiàn)在DQ上，該DQ受到在兩個(gè)時(shí)鐘之前存在的、在數(shù)據(jù)屏蔽(DQM)輸入端上邏輯電平的支配。如果給定的DQM信號(hào)被登記為HIGH，則相應(yīng)的DQ將在兩個(gè)時(shí)鐘后是High-Z(高阻)；如果DQM信號(hào)被登記為L(zhǎng)OW，則DQ將提供正確的數(shù)據(jù)。因此，DQM輸入端可被使用來(lái)在讀操作期間屏蔽輸出數(shù)據(jù)。
WRITE(寫)命令被使用來(lái)起動(dòng)對(duì)工作的行的單個(gè)位置的寫訪問(wèn)。WRITE命令前面必須有WRITE SETUP(寫建立)命令。在BA0，BA1輸入端上的數(shù)值選擇那個(gè)組，以及在輸入端A0-A7上提供的地址選擇列位置。在DQ上出現(xiàn)的輸入數(shù)據(jù)被寫入到存儲(chǔ)器陣列，該DQ受到與數(shù)據(jù)一致的DQM輸入邏輯電平的支配。如果給定的DQM信號(hào)被登記為L(zhǎng)OW，則相應(yīng)的數(shù)據(jù)將被寫入到存儲(chǔ)器；如果DQM信號(hào)被登記為HIGH，則相應(yīng)的數(shù)據(jù)輸入將被忽略，以及對(duì)該字/列位置不執(zhí)行WRITE。具有DQM HIGH的WRITE命令被認(rèn)為是NOP。
ACTIVE TERMINATE(工作終結(jié))命令對(duì)于同步快閃存儲(chǔ)器是不需要的，但它可被提供以類似于SDRAM PRECHARGE命令的方式來(lái)終結(jié)讀操作。ACTIVE TERMINATE命令可被發(fā)出來(lái)終結(jié)正在進(jìn)行的BURST READ(脈沖串讀出)，以及可以是或不一定是組特定的。
BURST TERMINATE(脈沖串終結(jié))命令被使用來(lái)截?cái)喙潭ㄩL(zhǎng)度的脈沖串或全頁(yè)的脈沖串。在BURST TERMINATE命令之前的最近的READ命令將被截?cái)?。BURST TERMINATE不是組特定的。
裝載命令寄存器操作被使用來(lái)起動(dòng)對(duì)命令執(zhí)行邏輯(CEL)130的快閃存儲(chǔ)器控制命令。CEL接受和解釋加到器件的命令。這些命令控制內(nèi)部狀態(tài)機(jī)132和讀路徑(即，存儲(chǔ)器陣列102、ID寄存器136或狀態(tài)寄存器134)的操作。
在任何READ或WRITE命令可被發(fā)出到同步快閃存儲(chǔ)器內(nèi)的一個(gè)組之前，在該組中的一行必須被“打開”。這是通過(guò)ACTIVE命令(由CS#，WE#，RAS#，CAS#規(guī)定的)完成的，該命令選擇要被激活的組和行，見圖4。
在打開一行(發(fā)出ACTIVE命令)后，READ或WRITE命令可被發(fā)出到由時(shí)間間隔(tRCD)技術(shù)說(shuō)明規(guī)定的行，tRCD(MIN)應(yīng)當(dāng)由時(shí)鐘周期劃分，以及舍入到下一個(gè)整個(gè)數(shù)目，確定在ACTIVE命令后的、READ或WRITE命令可被借以進(jìn)入的、最早的時(shí)鐘邊沿。例如，對(duì)于90MHz時(shí)鐘(11.11ns周期)的30ns的tRCD技術(shù)說(shuō)明導(dǎo)致2.7個(gè)時(shí)鐘，它被舍入為3。這反映在圖5上，它覆蓋其中2＜tRCD(MIN)/tCK＜3的任意情形。(相同的程序過(guò)程被使用從時(shí)間單位到時(shí)鐘周期來(lái)轉(zhuǎn)換其他技術(shù)說(shuō)明極限值)。
以后的、對(duì)同一個(gè)組的不同的行的ACTIVE命令可被發(fā)出，而不必關(guān)閉先前工作的行，只要在對(duì)同一個(gè)組的接連的ACTIVE命令之間的最小時(shí)間間隔是由tRC規(guī)定的話。
在第一組被訪問(wèn)的同時(shí)，以后的、對(duì)另一個(gè)組的ACTIVE命令可被發(fā)出，這導(dǎo)致總計(jì)行訪問(wèn)開銷的減小。在對(duì)不同組的接連的ACTIVE命令之間的最小時(shí)間間隔是由時(shí)間間隔tRRD規(guī)定。
READ脈沖串從READ命令(由CS#，WE#，RAS#，CAS#規(guī)定)起動(dòng)，如圖6所示。開始的列和組地址從READ命令提供。在READ脈沖串期間，來(lái)自開始列地址的正確的數(shù)據(jù)讀出單元在READ命令后的CAS等待時(shí)間后是可以得到的。每個(gè)隨后的數(shù)據(jù)讀出單元在下一個(gè)時(shí)鐘上升沿之前是正確的。在完成脈沖串后，假設(shè)沒有其他命令被起動(dòng)，DQ將進(jìn)到High-Z狀態(tài)。全頁(yè)的脈沖串將繼續(xù)，直至終結(jié)為止。(在該頁(yè)的結(jié)尾，它將隱蔽到列0，并繼續(xù)進(jìn)行。)來(lái)自任何READ脈沖串的數(shù)據(jù)可以用以后的READ命令截?cái)?，以及?lái)自固定長(zhǎng)度READ脈沖串的數(shù)據(jù)可以緊接地被來(lái)自以后的REAB命令的數(shù)據(jù)所跟隨。在任一種情形下，連續(xù)的數(shù)據(jù)流可被保持。來(lái)自新的脈沖串的第一數(shù)據(jù)單元跟隨在完成的脈沖串的最后的單元后面，或跟隨在被截?cái)嗟妮^長(zhǎng)的脈沖串的最后的想要的數(shù)據(jù)單元后面。新的READ命令應(yīng)當(dāng)在最后的想要的數(shù)據(jù)單元是正確的時(shí)鐘邊沿之前的x周期被發(fā)出，其中x等于CAS等待時(shí)間減1。這示于圖7中對(duì)于1，2，和3的CAS等待時(shí)間；數(shù)據(jù)單元n+3或者是4的脈沖串的最后的，或者是較長(zhǎng)的脈沖串的最后想要的。同步快閃存儲(chǔ)器使用流水線結(jié)構(gòu)，所以，不需要與預(yù)取的結(jié)構(gòu)有關(guān)的2n法則。READ命令可以在先前的READ命令后的任何時(shí)鐘周期被起動(dòng)?？梢詧?zhí)行在一頁(yè)內(nèi)的全速的隨機(jī)讀訪問(wèn)，如圖8所示，或可以執(zhí)行對(duì)不同的組的每個(gè)隨后的READ。
來(lái)自任何READ脈沖串的數(shù)據(jù)可以用以后的WRITE命令被截?cái)?WRITE命令之前必須有WRITE SETUP)，以及來(lái)自固定長(zhǎng)度READ脈沖串的數(shù)據(jù)可以緊接地被來(lái)自隨后的WRITE命令(受到總線換向限制)的數(shù)據(jù)所跟隨。WRITE可以在緊接在來(lái)自READ脈沖串的最后的(或最后想要的)數(shù)據(jù)單元后面的時(shí)鐘邊沿處被起動(dòng)，只要I/O競(jìng)爭(zhēng)可被避免。在給定的系統(tǒng)設(shè)計(jì)中，可以有可能性驅(qū)動(dòng)輸入數(shù)據(jù)的器件在同步快閃存儲(chǔ)器DQ進(jìn)到High-Z之前進(jìn)到Low-Z(低阻)。在這種情形下，至少單個(gè)周期延時(shí)將出現(xiàn)在最后的讀數(shù)據(jù)與WRITE命令之間。
DQM輸入被使用來(lái)避免I/O競(jìng)爭(zhēng)，如圖9所示。DQM信號(hào)必須在WRITE命令之前至少堅(jiān)持(HIGH)兩個(gè)時(shí)鐘(對(duì)于輸出緩沖器，DQM等待時(shí)間是兩個(gè)時(shí)鐘)堅(jiān)持(HIGH)，以便抑制來(lái)自READ的數(shù)據(jù)輸出。一旦WRITE命令被登記，DQ將進(jìn)到High-Z(或保持在High-Z)，而不管DQM信號(hào)的狀態(tài)。DQM信號(hào)必須在WRITE命令之前被去除堅(jiān)持，(對(duì)于輸入緩沖器，DQM等待時(shí)間是零)，以便確保寫入的數(shù)據(jù)不被屏蔽。圖9表示其中時(shí)鐘頻率允許不用加上NOP周期而避免總線競(jìng)爭(zhēng)的情形。
固定長(zhǎng)度或全頁(yè)READ脈沖串可以用ACTIVE TERMINATE命令(可以是或不一定是組特定的)或BURST TERMINATE(不是組特定的)命令截?cái)唷CTIVE TERMINATE或BURST TERMINATE命令應(yīng)當(dāng)在最后的想要的數(shù)據(jù)單元是正確的時(shí)鐘邊沿之前的x周期被發(fā)出，其中x等于CAS等待時(shí)間減1。這是在圖10上對(duì)于每個(gè)可能的CAS等待時(shí)間所表示的；數(shù)據(jù)單元n+3或者是四的脈沖串的最后的想要的數(shù)據(jù)單元，或者是較長(zhǎng)的脈沖串的最后想要的數(shù)據(jù)單元。
單個(gè)位置WRITE從WRITE命令(由CS#，WE#，RAS#，CAS#規(guī)定)起動(dòng)，如圖11所示。開始的列和組地址從WRITE命令提供。一旦WRITE命令被登記，就可如真值表4和5規(guī)定的那樣執(zhí)行READ命令。圖12上表示一個(gè)例子。在WRITE期間，正確的數(shù)據(jù)輸入與WRITE命令一致地被登記。
不像SDRAM那樣，同步快閃存儲(chǔ)器不需要PRECHARGE命令來(lái)去激活在特定的組中打開的行，或在所有的組中打開的行。ACTIVETERMINATE命令類似于BURST TERMINATE命令；然而，ACTIVE TERMINATE可以是或不一定是組特定的。在ACTIVE TERMINATE命令期間堅(jiān)持輸入A10是HIGH，將終結(jié)在任何組中的BURST READ。當(dāng)A10在ACTIVETERMINATE命令期間是低時(shí)，BA0和BA1將確定哪個(gè)組將接受終結(jié)操作。ACTIVE TERMINATE對(duì)于不是由A10、BA0、BA1尋址的組被認(rèn)為是NOP。
當(dāng)不是正在進(jìn)行訪問(wèn)時(shí)，如果時(shí)鐘允許，CKE與NOP或COMMANDINHIBIT(當(dāng)沒有進(jìn)行訪問(wèn)時(shí))一致地被登記為L(zhǎng)OW，則出現(xiàn)功率降低。在內(nèi)部狀態(tài)機(jī)操作(包括WRITE操作)完成后，進(jìn)入功率降低使得去激活輸入和輸出緩沖器(不包括CKE)，以便在待機(jī)狀態(tài)時(shí)節(jié)省功率。
功率降低狀態(tài)可通過(guò)在想要的時(shí)鐘邊沿處(滿足tCKS)登記NOP或COMMAND INHIBIT和CKE HIGH而退出。對(duì)于示例性功率降低操作，參閱圖13。
當(dāng)列訪問(wèn)/脈沖串正在進(jìn)行和CKE被登記為L(zhǎng)OW時(shí)出現(xiàn)時(shí)鐘中止模式。在時(shí)鐘中止模式下，內(nèi)部時(shí)鐘被去激活，“凍結(jié)”同步邏輯。對(duì)于CKE借以被采樣為L(zhǎng)OW的每個(gè)時(shí)鐘上升沿，下一個(gè)內(nèi)部的時(shí)鐘上升沿被中止。在被中止的內(nèi)部時(shí)鐘邊沿的時(shí)間出現(xiàn)在輸入管腳處的任何命令或數(shù)據(jù)被忽略，出現(xiàn)在DQ管腳處的任何數(shù)據(jù)將保持被驅(qū)動(dòng)，以及脈沖串計(jì)數(shù)器不加增量，只要時(shí)鐘被中止(見圖14的例子)。時(shí)鐘中止模式可通過(guò)登記CKE HIGH而退出；內(nèi)部時(shí)鐘和相關(guān)的操作將在以后的時(shí)鐘上升沿時(shí)繼續(xù)進(jìn)行。
在一個(gè)實(shí)施例中，脈沖串讀/單個(gè)寫模式是缺省模式。所有的WRITE命令導(dǎo)致單個(gè)列位置(長(zhǎng)度為一的脈沖串)的訪問(wèn)，而READ命令按照編程的脈沖串長(zhǎng)度和序列對(duì)列進(jìn)行訪問(wèn)。以下的真值表3表示使用CKE信號(hào)的存儲(chǔ)器操作。
真值表3-CKE

真值表4-當(dāng)前狀態(tài)組n-到組n的命令

真值表5-當(dāng)前狀態(tài)組n-對(duì)組m的命令

功能說(shuō)明同步快閃存儲(chǔ)器引用多個(gè)特性，以使得它理想地適用于在SDRAM總線上的代碼存儲(chǔ)和執(zhí)行適當(dāng)?shù)膽?yīng)用。存儲(chǔ)器陣列被分段成各個(gè)擦除塊。每個(gè)塊可被擦除，而不影響被存儲(chǔ)在其他的塊中的數(shù)據(jù)。這些存儲(chǔ)器塊通過(guò)對(duì)命令執(zhí)行邏輯130(CEL)發(fā)出命令而被讀出、寫入和擦除。CEL控制內(nèi)部狀態(tài)機(jī)132(ISM)的操作，它完全控制所有的ERASENVMODE REGISTER(擦除NV模式寄存器)、WRITE NVMODE REGISTER(寫入NV模式寄存器)、WRITE(寫入)、BLOCK ERASE(塊擦除)、BLOCK PROTECT(塊保護(hù))、DEVICE PROTECT(器件保護(hù))、UNPROTECT ALL BLOCK(非保護(hù)所有的塊)和VERIFY(驗(yàn)證)操作。ISM 132保護(hù)每個(gè)存儲(chǔ)單元不受到過(guò)分擦除，以及使得每個(gè)存儲(chǔ)單元最佳化，以便最大數(shù)據(jù)保持。另外，ISM大大地簡(jiǎn)化在系統(tǒng)中或在外部編程器中為了寫入器件所必須的控制。
同步快閃存儲(chǔ)器被組織為16個(gè)獨(dú)立的可擦除的存儲(chǔ)器塊，它們?cè)试S擦除存儲(chǔ)器的一部分而不影響其余的存儲(chǔ)器數(shù)據(jù)。任何的塊可以是硬件保護(hù)的，免受不利的擦除或?qū)懭?。保護(hù)的塊要求在被修正之前RP#管腳被驅(qū)動(dòng)到VHH(相當(dāng)高的電壓)。在位置0和15處的256K字的塊可以具有附加的硬件保護(hù)。一旦對(duì)于這些塊執(zhí)行了PROTECT BLOCK(保護(hù)塊)命令，UNPROTECT ALL BLOCKS命令就松開除了在位置0和15處的塊以外的所有的塊，除非RP#管腳是處在VHH。這在系統(tǒng)內(nèi)固件更新期間對(duì)于關(guān)鍵的代碼提供附加的安全性，如果出現(xiàn)不想要的功率擾動(dòng)或系統(tǒng)復(fù)位的話。
功率接通初始化、ERASE、WRITE、和PROTECT的時(shí)序可通過(guò)使用ISM來(lái)控制存儲(chǔ)器陣列中所有的編程算法而被簡(jiǎn)化。ISM確保保護(hù)不被過(guò)分擦除，以及使得對(duì)每個(gè)單元的寫余量最佳化。在WRITE操作期間，ISM自動(dòng)加增量以及監(jiān)視WRITE企圖，驗(yàn)證在每個(gè)存儲(chǔ)單元上寫余量以及更新ISM狀態(tài)寄存器。當(dāng)BLOCK ERASE操作被執(zhí)行時(shí)，ISM自動(dòng)地過(guò)寫整個(gè)尋址的塊(消除過(guò)分擦除)，加增量和監(jiān)視ERASE企圖，以及設(shè)置在ISM狀態(tài)寄存器中的比特。
8比特ISM狀態(tài)寄存器134允許外部處理器200在WRITE、ERASE和PROTECT操作期間監(jiān)視ISM的狀態(tài)。8比特狀態(tài)寄存器(SR7)的一個(gè)比特完全被ISM設(shè)置和清除。這個(gè)比特表示ISM是否忙于ERASE、WRITE或PROTECT任務(wù)。附加的錯(cuò)誤信息在三個(gè)其他比特中(SR3、SR4和SR5)被設(shè)置寫入和保護(hù)塊錯(cuò)誤，擦除和非保護(hù)所有的塊錯(cuò)誤，以及器件保護(hù)錯(cuò)誤。狀態(tài)寄存器比特SR0，SR1和SR2提供ISM操作進(jìn)行中的細(xì)節(jié)。用戶可監(jiān)視器件級(jí)或組級(jí)ISM操作(包括哪個(gè)組處在ISM控制下)是否正在進(jìn)行中。這六個(gè)比特(SR3-SR5)必須被主系統(tǒng)清除。下面參照表2更詳細(xì)地描述狀態(tài)寄存器。
CEL 130接受和解釋對(duì)器件的命令。這些命令控制ISM和讀路徑(即，存儲(chǔ)器陣列，器件配置或狀態(tài)寄存器)的操作。在ISM是工作的同時(shí)，命令可被發(fā)出到CEL。
為了允許最大功率保存，同步快閃存儲(chǔ)器的特征在于非常低的電流的、深的功率降低模式。為了進(jìn)入這個(gè)模式，RP#管腳140(復(fù)位/功率降低)被取為VSS±0.2V。為了防止有害的RESET，RP#必須在器件進(jìn)入復(fù)位模式之前保持為Vss在100ns內(nèi)。對(duì)于RP#保持在Vss，器件將進(jìn)入深度功率降低模式。在器件進(jìn)入深度功率降低模式后，在RP#上從LOW到HIGH的轉(zhuǎn)移，將導(dǎo)致如這里概述的、器件功率接通初始化序列。在進(jìn)入復(fù)位模式后但在進(jìn)入深度功率降低模式之前RP#從LOW到HIGH的轉(zhuǎn)移需要在發(fā)出可執(zhí)行的命令之前1μs的延時(shí)。當(dāng)器件進(jìn)入到深度功率降低模式時(shí)，不包括RP#緩沖器的所有的緩沖器被禁止，以及電流抽取是低的，例如，在3.3V VCC下50μA的最大值。在深度功率降低期間，加到RP#的輸入必須保持在Vss。進(jìn)入到RESET(復(fù)位)模式，清除狀態(tài)寄存器134，以及把ISM 132設(shè)置為陣列讀模式。
同步快閃存儲(chǔ)器陣列結(jié)構(gòu)被設(shè)計(jì)成允許扇區(qū)被擦除，而不打擾陣列的其余部分。陣列被劃分成16個(gè)可尋址的“塊”，它們是可獨(dú)立地擦除的。通過(guò)擦除塊，而不是整個(gè)陣列，總的器件耐久性被增強(qiáng)，作為系統(tǒng)靈活性。只有ERASE和BLOCK PROTECT功能是面向塊的。16個(gè)可尋址的塊被相等地劃分成四個(gè)組104、106、108和110，每個(gè)組四個(gè)塊。四個(gè)組具有同時(shí)讀-寫功能。對(duì)于任何組的ISM WRITE或ERASE操作可以與對(duì)任何其他組的READ操作同時(shí)進(jìn)行。可以對(duì)狀態(tài)寄存器134進(jìn)行輪詢，以確定哪個(gè)組處于ISM操作中。同步快閃存儲(chǔ)器具有單個(gè)基礎(chǔ)操作ISM，控制功率接通初始化、ERASE、WRITE、和PROTECT操作。在任何時(shí)間只可進(jìn)行一個(gè)ISM操作；然而，某些其他命令，包括READ操作，可以在進(jìn)行ISM操作的同時(shí)被執(zhí)行。由ISM控制的操作命令被規(guī)定為組級(jí)操作或器件級(jí)操作。WRITE及ERASE為組級(jí)ISM操作。在ISM組操作被起動(dòng)后，對(duì)組的任何位置的READ可能輸出不正確的數(shù)據(jù)，而對(duì)任何其他組的READ將讀出陣列。READ STATUS REGISTER命令將輸出狀態(tài)寄存器134的內(nèi)容。ISM狀態(tài)比特將表示，ISM操作何時(shí)完成(SR7＝1)。當(dāng)ISM操作完成時(shí)，組將自動(dòng)進(jìn)入陣列讀模式。ERASE NVMODE REGISTER，WRITE NVMODE REGISTER，BLOCK PROTECT，DEVICE PROTECT，和UNPROTECT ALL BLOCK是器件級(jí)的ISM操作。一旦ISM器件級(jí)操作被起動(dòng)，對(duì)任何組的READ將輸出陣列的內(nèi)容。READSTATUS REGISTER(讀狀態(tài)寄存器)命令可被發(fā)出，以確定ISM操作的完成。當(dāng)SR7＝1時(shí)，ISM操作將完成以及以后的ISM操作可被起動(dòng)。任何塊可以用硬件電路保護(hù)，不受到不想要的ERASE或WRITE的影響，它要求RP#管腳在WRITE或ERASE開始之前被驅(qū)動(dòng)到VHH，正如下面解釋的。
任何塊可被硬件保護(hù)，以提供對(duì)于固件的最敏感部分的額外保護(hù)。在WRITE或ERASE硬件保護(hù)的塊期間，RP#管腳必須保持在VHH上，直至WRITE或ERASE完成為止。在不是RP#＝VHH的情形下，對(duì)于保護(hù)的塊的任何WRITE或ERASE企圖將被阻止，以及將導(dǎo)致寫或擦除錯(cuò)誤。在位置0和15處的塊可以具有附加的硬件保護(hù)，以阻止不利的WRITE或ERASE操作。在本實(shí)施例中，這些塊不可以通過(guò)UNPROTECT ALL BLOCK命令被軟件松開的，除非RP#＝VHH。任何塊的保護(hù)狀態(tài)可以通過(guò)用READSTATUS REGISTER命令讀出它的塊保護(hù)比特而被檢驗(yàn)。另外，為了保護(hù)一個(gè)塊，必須與塊地址一起發(fā)出三周期命令序列。
同步快閃存儲(chǔ)器的特征在于，具有三種不同類型的READ。取決于模式，READ操作將從存儲(chǔ)器陣列、狀態(tài)寄存器、或器件配置寄存器之一產(chǎn)生數(shù)據(jù)。對(duì)器件配置寄存器或狀態(tài)寄存器的READ必須在LCR-ACTIVE周期之后，以及輸出數(shù)據(jù)的脈沖串長(zhǎng)度將由模式寄存器設(shè)置值規(guī)定。以后的READ或不在LCR-ACTIVE周期之后的READ就讀出陣列。然而，存在幾個(gè)差別，并將在以下的節(jié)中被描述。
對(duì)任何組的READ命令輸出存儲(chǔ)器陣列的內(nèi)容。在進(jìn)行WRITE或ERASE ISM操作的同時(shí)，在ISM控制下對(duì)組中的任何位置的READ可能輸出不正確的數(shù)據(jù)。在退出RESET操作后，器件將自動(dòng)進(jìn)入到陣列讀模式。
對(duì)狀態(tài)寄存器134進(jìn)行的READ，要求與在讀陣列時(shí)相同的輸入順序，除了LCR READ STATUS REGISTER(70H)周期必須在ACTIVE READ周期之前以外。狀態(tài)寄存器數(shù)據(jù)輸出的脈沖串長(zhǎng)度由模式寄存器148規(guī)定。狀態(tài)寄存器內(nèi)容在經(jīng)過(guò)CAS等待時(shí)間的下一個(gè)時(shí)鐘上升沿被更新和鎖存。器件將自動(dòng)進(jìn)入到陣列讀模式，用于以后的READ。
對(duì)任何的器件配置寄存器136進(jìn)行的READ，要求與在讀狀態(tài)寄存器時(shí)相同的輸入順序，除了必須發(fā)出特定的地址以外。WE#必須是HIGH(高電平)，以及DQM和CS#必須是LOW(低電平)。為了讀出制造商兼容性ID，地址必須是在000000H，以及為了讀出器件ID，地址必須是在000001H。任何的塊保護(hù)比特在每個(gè)擦除塊內(nèi)的第三地址(xx0002H)處被讀出，而器件保護(hù)比特從位置000003H處被讀出。
DQ管腳被使用來(lái)輸入數(shù)據(jù)或用來(lái)輸入陣列。地址管腳被使用來(lái)規(guī)定地址位置或在LOAD COMMAND REGISTER周期期間對(duì)CEL輸入命令。命令輸入把8比特命令發(fā)出到CEL，以便控制器件的工作模式。WRITE被使用來(lái)對(duì)存儲(chǔ)器陣列輸入數(shù)據(jù)。以下的節(jié)描述這兩種輸入類型。
為了執(zhí)行命令輸入，DQM必須是LOW，以及CS#和WE#必須是LOW。地址管腳或DQ管腳被使用來(lái)輸入命令。不被使用于輸入命令的地址管腳是“不用管它”的，以及必須保持為穩(wěn)定的。8比特命令在DQ0-DQ7或A0-A7處被輸入，以及在時(shí)鐘上升沿處被鎖存。
對(duì)存儲(chǔ)器陣列的WRITE把想要的比特設(shè)置為邏輯0，但不能把給定的比特從邏輯0改變到邏輯1。把任何比特設(shè)置為邏輯1需要把整個(gè)塊擦除。為了執(zhí)行WRITE，DQM必須是LOW，CS#和WE#必須是LOW，以及VCCP必須保持在VCC。對(duì)保護(hù)的塊的寫入也要求RP#管腳保持在VHH。A0-A11提供要被寫入的地址，而要被寫入到陣列的數(shù)據(jù)在DQ管腳處被輸入。數(shù)據(jù)和地址在時(shí)鐘的上升沿被鎖存。WRITE的前面必須有WRITE SETUP命令。
為了簡(jiǎn)化寫入存儲(chǔ)器塊，同步快閃存儲(chǔ)器引用ISM，它在WRITE和ERASE周期內(nèi)控制所有的內(nèi)部算法。8比特命令組被使用來(lái)控制器件。對(duì)于正確的命令的清單，可參閱真值表1和2。
8比特ISM狀態(tài)寄存器134(見表2)被輪詢，以檢驗(yàn)ERASE NVMODEREGISTER、WRITE NVMODE REGISTER、WRITE、ERASE、BLOCK PROTECT、DEVICE PROTECT、或UNPROTECT ALL BLOCK的完成或任何相關(guān)的錯(cuò)誤。ISM操作的完成可以通過(guò)發(fā)出READ STATUS REGISTER(70H)命令而被監(jiān)視。狀態(tài)寄存器的內(nèi)容被輸出到DQ0-DQ7，以及在由模式寄存器設(shè)置值規(guī)定的、固定脈沖串長(zhǎng)度內(nèi)在下一個(gè)時(shí)鐘上升沿(經(jīng)過(guò)CAS等待時(shí)間)處被更新。ISM操作將在SR7＝1時(shí)完成。所有的規(guī)定的比特由ISM設(shè)置，但僅僅ISM狀態(tài)比特被ISM復(fù)位。擦除的/非保護(hù)的塊，寫入/保護(hù)的塊，器件保護(hù)必須通過(guò)使用CLEAR STATUS REGISTER(50H)命令清除。這允許用戶選擇何時(shí)輪詢和清除狀態(tài)寄存器。例如，主系統(tǒng)可以在檢驗(yàn)狀態(tài)寄存器之前執(zhí)行多個(gè)WRITE操作，而不是在每次單獨(dú)的WRITE以后檢驗(yàn)。堅(jiān)持RP#信號(hào)或?qū)⑵骷β式档鸵矊⑶宄隣顟B(tài)寄存器。
表2狀態(tài)寄存器

器件ID、制造商兼容性ID、器件保護(hù)狀態(tài)和塊保護(hù)狀態(tài)都可通過(guò)發(fā)出READ DEVICE CONFIGURATION(90H)命令而被讀出。為了讀想要的寄存器，必須堅(jiān)持特定的地址。對(duì)于各種器件配置寄存器136的更多的細(xì)節(jié)，可參閱表3。
表3器件配置

可發(fā)出命令，以使器件進(jìn)入不同的操作模式。每個(gè)模式具有特定的操作，這些操作可在該模式下被執(zhí)行。幾種模式要求一系列命令在它們到達(dá)之前被寫入。以下的節(jié)描述每個(gè)模式的性質(zhì)，真值表1和2列出對(duì)于執(zhí)行想要的操作所需要的所有的命令序列。讀-寫功能允許對(duì)于任何組執(zhí)行基礎(chǔ)操作寫或擦除，而同時(shí)讀出任何其他組。對(duì)于寫操作，在真值表2中的LCR-ACTIVE-WRITE命令序列必須在接連的時(shí)鐘周期內(nèi)完成。然而，為了簡(jiǎn)化同步快閃控制器操作，在命令序列中可以發(fā)出沒有限制的數(shù)目的NOP或COMMAND INHIBIT。為了附加保護(hù)，在三個(gè)周期內(nèi)，這些命令序列必須具有相同的組地址。如果在LCR-ACTIVE-WRITE命令序列期間組地址改變，或如果命令序列不是接續(xù)的(除了NOP和COMMAND INHIBIT以外，它們是許可的)，寫和擦除狀態(tài)比特(SR4和SR5)將被設(shè)置，以及操作被禁止。
在功率接通以后和在對(duì)器件發(fā)出任何工作命令以前，同步快閃存儲(chǔ)器被初始化。在功率被加到VCC、VCCQ和VCCP(同時(shí)地)以及時(shí)鐘是穩(wěn)定以后，RP#從LOW轉(zhuǎn)移到HIGH。在RP#轉(zhuǎn)移到HIGH以后，需要一個(gè)延時(shí)(在一個(gè)實(shí)施例中，100μs的延時(shí))，以便完成內(nèi)部器件初始化。在完成器件初始化時(shí)器件處在陣列讀模式，以及可執(zhí)行的命令可被發(fā)出到器件。
為了讀出器件ID、制造商兼容性ID、器件保護(hù)比特和每個(gè)塊保護(hù)比特，發(fā)出READ DEVICE CONFIGURATION(90H)命令。在這個(gè)模式下，特定的地址被發(fā)出來(lái)讀出想要的信息。制造商兼容性ID在000000H處被讀出；器件ID在000001H處被讀出。制造商兼容性ID和器件ID在DQ0-DQ7處輸出。器件保護(hù)比特在000003H處被讀出；以及每個(gè)塊保護(hù)比特在每個(gè)塊內(nèi)的第三地址位置(xx0002H)處被讀出。器件和塊保護(hù)比特在DQ0處輸出。
需要在接連的時(shí)鐘邊沿處的三個(gè)接連的命令來(lái)把數(shù)據(jù)輸入到陣列(NOP和COMMAND INHIBIT許可處在周期之間)。在第一周期，利用在A0-A7處的WRITE SETUP(40H)給出LOAD COMMAND REGISTER命令，以及組地址在BA0、BA1上被發(fā)出。下一個(gè)命令是ACTIVE，它激活行地址和確認(rèn)組地址。第三周期是WRITE，在此期間發(fā)布開始的列、組地址、和數(shù)據(jù)。ISM狀態(tài)比特在接著的時(shí)鐘邊沿(經(jīng)過(guò)CAS等待時(shí)間)處被設(shè)置。在ISM執(zhí)行WRITE時(shí)，ISM狀態(tài)比特(SR7)將是0。在ISM控制下對(duì)組的READ操作可能產(chǎn)生不正確的數(shù)據(jù)。當(dāng)ISM狀態(tài)比特(SR7)被設(shè)置為邏輯1時(shí)，WRITE被完成，以及組將處在陣列讀模式，并準(zhǔn)備好可執(zhí)行的命令。寫入到硬件保護(hù)的塊，也要求RP#管腳在第三周期(WRITE)之前被設(shè)置為VHH，以及RP#必須保持在VHH，直至ISM WRITE操作完成為止。如果LCR-ACTIVE-WRITE命令序列沒有在接連的周期完成或組地址在三個(gè)周期的任一個(gè)內(nèi)改變，則寫和擦除狀態(tài)比特(SR4和SR5)被設(shè)置。在ISM起動(dòng)WRITE后，它不能被中斷，除了由RESET或通過(guò)功率降低這個(gè)部件以外。在WRITE期間這樣做，可能打亂被寫入的數(shù)據(jù)。
執(zhí)行ERASE序列將把塊內(nèi)的所有的比特設(shè)置為邏輯1。對(duì)于執(zhí)行ERASE所必須的命令序列類似于WRITE的命令序列。為了提供對(duì)于偶然塊擦除的附加安全性，需要在接連的時(shí)鐘邊沿處的三個(gè)接連的命令來(lái)起動(dòng)塊的ERASE。在第一周期，把A0-A7處的ERASE SETUP(20H)發(fā)布給LOAD COMMAND REGISTER，以及要被擦除的塊的組地址在BA0，BA1上被發(fā)出。下一個(gè)命令是ACTIVE，其中A10，A11，BA0，BA1提供要被擦除的塊的地址。第三周期是WRITE，在此期間在DQ0-DQ7處給出ERASE CONFIRM(DOH)，以及重新發(fā)布組地址。ISM狀態(tài)比特在接著的時(shí)鐘邊沿(經(jīng)過(guò)CAS等待時(shí)間)處被設(shè)置。在ERASE CONFIRM(DOH)被發(fā)布后，ISM將開始所尋址的塊的ERASE。對(duì)于其中存在所尋址的塊的組的任何的READ操作可能輸出不正確的數(shù)據(jù)。當(dāng)ERASE操作完成時(shí)，該組處在陣列讀模式，并準(zhǔn)備好可執(zhí)行的命令。擦除被硬件保護(hù)的塊，也要求RP#管腳在第三周期(WRITE)之前被設(shè)置為VHH，以及RP#必須保持在VHH，直至ERASE完成(SR7＝1)為止。如果LCR-ACTI VE-WRITE命令序列沒有在接連的周期完成(NOP和COMMANDINHIBIT許可處在周期之間)或組地址在一個(gè)或多個(gè)命令周期內(nèi)改變，則寫和擦除狀態(tài)比特(SR4和SR5)將被設(shè)置，以及操作被禁止。
模式寄存器148的內(nèi)容可以用WRITE NVMODE REGISTER命令被復(fù)制到NV模式寄存器147中。在寫入到NV模式寄存器之前，ERASE NVMODEREGISTER命令序列必須被完成，以便把NV模式寄存器中所有的比特設(shè)置為邏輯1。為了執(zhí)行ERASE NVMODE REGISTER和WRITE NVMODEREGISTER所必須的命令序列類似于WRITE的命令序列。對(duì)于完成ERASENVMODE REGISTER和WRITE NVMODE REGISTER所必須的LCR-ACTIVE-WRITE命令的更多的信息可參閱真值表2。在ERASE NVMODE REGISTER或WRITE NVMODE REGISTER命令序列的WRITE周期被登記后，READ命令可被發(fā)出到陣列。在當(dāng)前的ISM操作被完成和SR7＝1之前，將不允許新的WRITE操作。
執(zhí)行BLOCK PROTECT序列，對(duì)于給定的塊允許進(jìn)行第一級(jí)的軟件/硬件保護(hù)。存儲(chǔ)器包括16比特寄存器，它具有相應(yīng)于16個(gè)可保護(hù)的塊的一個(gè)比特。存儲(chǔ)器也具有寄存器，以提供被使用來(lái)保護(hù)整個(gè)器件不受到寫入和擦除操作的器件比特。為了執(zhí)行BLOCK PROTECT所必須的命令序列類似于WRITE的命令。為了提供對(duì)于偶然塊保護(hù)的附加安全性，需要三個(gè)接連的命令周期來(lái)起動(dòng)BLOCK PROTECT。在第一周期，把A0-A7處的PROTECT SETUP(60H)命令發(fā)布給LOAD COMMANDREGISTER，以及要被保護(hù)的塊的組地址在BA0、BA1上被發(fā)出。下一個(gè)命令是ACTIVE，它起動(dòng)在要保護(hù)的塊中的行，以及確認(rèn)組地址。第三周期是WRITE，在此期間在DQ0-DQ7處發(fā)布BLOCK PROTECT CONFIRM(01H)，以及重新發(fā)布組地址。ISM狀態(tài)比特在接著的時(shí)鐘邊沿(經(jīng)過(guò)CAS等待時(shí)間)處被設(shè)置。ISM將開始保護(hù)操作。如果LCR-ACTIVE-WRITE沒有在接連的周期完成(NOP和COMMAND INHIBIT許可處在周期之間)或組地址改變，則寫和擦除狀態(tài)比特(SR4和SR5)將被設(shè)置，以及操作被禁止。當(dāng)ISM狀態(tài)比特(SR7)被設(shè)置為邏輯1時(shí)，PROTECT已完成，以及該組將處在陣列讀模式，并準(zhǔn)備好可執(zhí)行的命令。一旦塊保護(hù)比特被設(shè)置為1(保護(hù)的)，它只能被復(fù)位為0，如果UNPROTECTALL BLOCKS命令的話。UNPROTECT ALL BLOCKS命令序列類似于BLOCKPROTECT命令；然而，在第三周期，利用UNPROTECT ALL BLOCKS COMFIRM(D0H)命令發(fā)出WRITE，以及地址是“不用管它”。對(duì)于附加信息，參閱真值表2。在位置0和15處的塊具有附加安全性。一旦在位置0和15處的塊保護(hù)比特被設(shè)置為1(保護(hù)的)，每個(gè)比特就只能被復(fù)位為0，如果RP#在UNPROTECT操作的第三周期之前被加到VHH，以及保持在VHH，直至操作完成(SR7＝1)為止。另外，如果器件保護(hù)比特被設(shè)置，則RP#必須在第三周期之前被加到VHH，及保持在VHH，直至BLOCKPROTECT或UNPROTECT ALL BLOCKS操作完成為止。為了檢驗(yàn)塊的保護(hù)狀態(tài)，可以發(fā)出READ DEVICE CONFIGURATION(90H)命令。
執(zhí)行DEVICE PROTECT序列，把器件保護(hù)比特設(shè)置為1，以及阻止塊保護(hù)比特修正。為了執(zhí)行DEVICE PROTECT所必須的命令序列類似于WRITE的命令。需要三個(gè)接連的命令周期來(lái)起動(dòng)DEVICE PROTECT序列。在第一周期，把A0-A7處的PROTECT SETUP(60H)命令發(fā)布給LOADCOMMAND REGISTER，以及組地址在BA0、BA1上被發(fā)出。組地址是“不用管它”，但相同的組地址必須在所有的三個(gè)周期內(nèi)被使用。下一個(gè)命令是ACTIVE。第三周期是WRITE，在此期間在DQ0-DQ7處發(fā)布DEVICEPROTECT(F1H)，以及RP#被加到VHH。ISM狀態(tài)比特在接著的時(shí)鐘邊沿(經(jīng)過(guò)CAS等待時(shí)間)處被設(shè)置?？蓤?zhí)行的命令可被發(fā)布到器件。RP#必須保持在VHH，直至WRITE完成(SR7＝1)為止。在當(dāng)前的ISM操作完成前，將不允許新的WRITE操作。一旦器件保護(hù)比特被設(shè)置，它就不能被復(fù)位到0。對(duì)于器件保護(hù)比特被設(shè)置為1，BLOCK PROTECT或BLOCK UNPROTECT被阻止，除非RP#在任一個(gè)操作期間處在VHH。器件保護(hù)比特不影響WRITE或ERASE操作。對(duì)于塊和器件保護(hù)操作的更多的信息，可參閱表4。
表4保護(hù)操作真值表

在ISM狀態(tài)比特(SR7)被設(shè)置后，器件/組(SR0)、器件保護(hù)(SR3)、組A0(SR1)、組A1(SR2)、寫/保護(hù)塊(SR4)和擦除/非保護(hù)(SR5)狀態(tài)比特可被檢驗(yàn)。如果SR3、SR4、SR5狀態(tài)比特之一或組合被設(shè)置，則在操作期間出現(xiàn)錯(cuò)誤。ISM不能復(fù)位SR3、SR4或SR5比特。為了清除這些比特，必須給出CLEAR STATUS REGISTER(50H)命令。表5列出錯(cuò)誤的組合。
表5 狀態(tài)寄存器錯(cuò)誤譯碼

同步快閃存儲(chǔ)器被設(shè)計(jì)和被制造，滿足先進(jìn)的代碼和數(shù)據(jù)存儲(chǔ)要求。為了確保這個(gè)可靠性級(jí)，VCCP在WRITE或ERASE期間必須保持為Vcc。在這些限制以外的操作可以減小可對(duì)器件執(zhí)行的WRITE和ERASE周期的數(shù)目。每個(gè)塊是對(duì)于100,000WRITE/ERASE周期的耐久性的最小值被設(shè)計(jì)和被處理的。
同步快閃存儲(chǔ)器提供可以在陣列讀模式下被利用來(lái)節(jié)省功率的幾個(gè)功率節(jié)省特性。深度功率降低模式可以通過(guò)把RP#加到VSS±0.2V而被允許。在這個(gè)模式下的電流抽取(ICC)是低的，諸如50μA的最大值。當(dāng)CS#是HIGH時(shí)，器件將進(jìn)入工作等待模式。在這個(gè)模式下，電流也是低的，諸如30mA的最大ICC電流。如果在寫、擦除、或保護(hù)操作期間CS#被加到HIGH，則ISM將繼續(xù)WRITE操作，以及器件消耗工作的Iccp功率，直至操作完成為止。
參照?qǐng)D16，圖上表示按照本發(fā)明的一個(gè)實(shí)施例的自定時(shí)寫序列的流程圖。序列包括裝載命令寄存器(代碼40H)、接受工作的命令和行地址、以及接受寫命令和列地址。然后，序列提供狀態(tài)寄存器輪詢，以確定寫入是否完成。該輪詢監(jiān)視狀態(tài)寄存器比特7(SR7)，以確定它是否被設(shè)置為1。可以包括可任選的狀態(tài)檢驗(yàn)。當(dāng)寫入完成時(shí)，陣列被置于陣列讀模式。
參照?qǐng)D17，圖上提供了按照本發(fā)明的一個(gè)實(shí)施例的完全的寫狀態(tài)-檢驗(yàn)序列的流程圖。該序列查看狀態(tài)寄存器比特4(SR4)，以確定它是否被設(shè)置為0。如果SR4是1，則在寫操作中有錯(cuò)誤。序列也查看狀態(tài)寄存器比特3(SR3)，以確定它是否被設(shè)置為0。如果SR3是1，則在寫操作期間有不正確的寫錯(cuò)誤。
參照?qǐng)D18，圖上提供按照本發(fā)明的一個(gè)實(shí)施例的自定時(shí)塊擦除序列的流程圖。該序列包括裝載命令寄存器(代碼20H)，以及接受工作的命令和行地址。存儲(chǔ)器然后確定塊是否被保護(hù)。如果它不被保護(hù)，則存儲(chǔ)器對(duì)該塊執(zhí)行寫操作(D0H)，以及對(duì)于完成情形監(jiān)視狀態(tài)寄存器。可以執(zhí)行任選的狀態(tài)檢驗(yàn)，以及存儲(chǔ)器被置于陣列讀模式。如果塊是保護(hù)的，則不允許擦除，除非RP#信號(hào)處在提高了的電壓(VHH)。
圖19表示按照本發(fā)明的一個(gè)實(shí)施例的完全的塊擦除狀態(tài)-檢驗(yàn)序列的流程圖。該序列監(jiān)視狀態(tài)寄存器，以確定是否出現(xiàn)命令序列錯(cuò)誤(SR4或SR5＝1)。如果SR3被設(shè)置為1，則出現(xiàn)不正確的擦除或非保護(hù)的錯(cuò)誤。最后，如果SR5被置為1，則發(fā)生塊擦除或非保護(hù)錯(cuò)誤。
圖20是按照本發(fā)明的一個(gè)實(shí)施例的塊保護(hù)序列的流程圖。該序列包括裝載命令寄存器(代碼60H)，以及接受工作的命令和行地址。存儲(chǔ)器然后確定塊是否被保護(hù)。如果它不被保護(hù)，則存儲(chǔ)器對(duì)該塊執(zhí)行寫操作(01H)，以及對(duì)于完成情形監(jiān)視狀態(tài)寄存器?？梢詧?zhí)行任選的狀態(tài)檢驗(yàn)，以及存儲(chǔ)器被置于陣列讀模式。如果塊是保護(hù)的，則不允許擦除，除非RP#信號(hào)處在提高了的電壓(VHH)。
參閱圖21，圖上提供了按照本發(fā)明的一個(gè)實(shí)施例的完全的塊狀態(tài)-檢驗(yàn)序列的流程圖。該序列監(jiān)視狀態(tài)寄存器比特3、4、和5，以確定是否檢測(cè)到錯(cuò)誤。
圖22是按照本發(fā)明的一個(gè)實(shí)施例的器件保護(hù)序列的流程圖。該序列包括裝載命令寄存器(代碼60H)，以及接受工作的命令和行地址。存儲(chǔ)器然后確定RP#是否處在VHH。存儲(chǔ)器執(zhí)行寫操作(F1H)，以及對(duì)于完成情形監(jiān)視狀態(tài)寄存器。可以執(zhí)行任選的狀態(tài)檢驗(yàn)，以及存儲(chǔ)器被置于陣列讀模式。
圖23是按照本發(fā)明的一個(gè)實(shí)施例的塊非保護(hù)序列的流程圖。該序列包括裝載命令寄存器(代碼60H)，以及接受工作的命令和行地址。存儲(chǔ)器然后確定該存儲(chǔ)器件是否被保護(hù)。如果它不被保護(hù)，則存儲(chǔ)器確定引導(dǎo)位置(塊0和15)是否被保護(hù)。如果沒有一個(gè)塊被保護(hù)，則存儲(chǔ)器對(duì)該塊執(zhí)行寫操作(D0H)，以及對(duì)于完成情形監(jiān)視狀態(tài)寄存器?？梢詧?zhí)行任選的狀態(tài)檢驗(yàn)，以及存儲(chǔ)器被置于陣列讀模式。如果器件是保護(hù)的，則不允許擦除，除非RP#信號(hào)處在提高了的電壓(VHH)。同樣地，如果引導(dǎo)位置是保護(hù)的，則存儲(chǔ)器確定是否所有的塊應(yīng)當(dāng)是不保護(hù)的。
圖24顯示初始化和裝載模式寄存器運(yùn)行的時(shí)序。模式寄存器通過(guò)接受裝載模式寄存器命令和在地址線上接受工作代碼(操作碼)而被編程。把運(yùn)行碼裝入該模式寄存器中。如上所述，在功率接通后，非易失性模式寄存器的內(nèi)容被自動(dòng)地裝載到模式寄存器，以及不一定需要模式寄存器操作。
圖25表示時(shí)鐘中止模式操作的時(shí)序，以及圖26表示另一個(gè)脈沖串讀操作的時(shí)序。圖27表示交替的組讀出訪問(wèn)的時(shí)序。這里，需要工作的命令來(lái)改變組地址。圖28上表示全頁(yè)脈沖串讀操作。應(yīng)當(dāng)指出，完全頁(yè)脈沖串不是自終結(jié)的，而需要終結(jié)的命令。
圖29通過(guò)使用數(shù)據(jù)屏蔽信號(hào)表示讀操作的時(shí)序。DQM信號(hào)被使用來(lái)屏蔽數(shù)據(jù)輸出，這樣，在DQ連接上不提供Doutm+1。
參照?qǐng)D30，圖上表示寫操作的時(shí)序，后面跟隨對(duì)不同的組的讀出。在這個(gè)操作中，對(duì)組a執(zhí)行寫操作，以及對(duì)組b執(zhí)行隨后的讀出。在每個(gè)組中訪問(wèn)同一個(gè)行。
參照?qǐng)D31，圖上表示寫操作的時(shí)序，后面跟隨對(duì)同一個(gè)組的讀出。在這個(gè)操作中，對(duì)組a執(zhí)行寫操作，以及對(duì)組a執(zhí)行隨后的讀出。對(duì)于讀操作訪問(wèn)不同的行，以及存儲(chǔ)器必須等待先前的寫操作被完成。這是與圖30的讀操作不同的，其中讀操作并不由于寫操作而被延時(shí)。
同步快閃存儲(chǔ)器提供沒有等待時(shí)間的寫操作。這是與SDRAM不同的，SDRAM要求系統(tǒng)提供對(duì)于寫操作的等待時(shí)間，就像讀操作那樣。所以寫操作并不從系統(tǒng)總線中取走與SDRAM花費(fèi)的一樣多的周期。因此，可改進(jìn)系統(tǒng)讀通過(guò)量，見圖12，其中寫入的數(shù)據(jù)Din在與寫命令和列地址同一個(gè)時(shí)鐘周期上被提供。圖12的時(shí)鐘周期T1不需要是NOP命令(見圖30)。讀命令可以在跟隨在寫數(shù)據(jù)后面的下一個(gè)時(shí)鐘周期上被提供。因此，雖然讀操作需要DQ連接在讀命令后的預(yù)定的數(shù)目的時(shí)鐘周期內(nèi)(等待時(shí)間)保持為可以得到的，但DQ連接可以緊接在寫命令被提供后(沒有等待時(shí)間)被使用。這樣，本發(fā)明允許零總線換向能力。這是大大地不同于SDRAM的，在SDRAM中當(dāng)在讀和寫操作之間交替時(shí)在系統(tǒng)總線上需要大量等待。同步快閃存儲(chǔ)器提供這兩個(gè)特性，以及可提高總線通過(guò)量。
參照?qǐng)D32，本發(fā)明的系統(tǒng)32包括同步存儲(chǔ)器302，它具有內(nèi)部的寫鎖存器304，被使用來(lái)存儲(chǔ)在DQ輸入端306上接受的寫數(shù)據(jù)。寫鎖存器被耦合到存儲(chǔ)器陣列310。另外，存儲(chǔ)器陣列可被安排成多個(gè)可尋址的塊。數(shù)據(jù)可被寫入到一個(gè)塊，而同時(shí)可對(duì)其他的塊執(zhí)行讀操作。陣列的存儲(chǔ)單元可以是非易失性存儲(chǔ)單元。數(shù)據(jù)通信連接306被使用于與外部設(shè)備(諸如處理器320或其他存儲(chǔ)器控制器)的雙向通信。
數(shù)據(jù)緩沖器330可被耦合到數(shù)據(jù)通信連接，以便管理雙向數(shù)據(jù)通信。這個(gè)緩沖器可以是傳統(tǒng)的FIFO或流水線的輸入/輸出緩沖器電路。寫鎖存器被耦合在緩沖器與存儲(chǔ)器陣列之間，以便鎖存在數(shù)據(jù)通信連接上提供的數(shù)據(jù)。最后，控制電路被提供來(lái)管理在陣列上執(zhí)行的讀和寫操作。
通過(guò)鎖存輸入寫數(shù)據(jù)，數(shù)據(jù)總線306(DQ)可被釋放以及通過(guò)使用鎖存的數(shù)據(jù)執(zhí)行寫操作。在執(zhí)行第一寫操作的同時(shí)，隨后的、對(duì)存儲(chǔ)器的寫操作可被禁止。然而，可以得到總線，以便在存儲(chǔ)器上立刻執(zhí)行讀操作。本發(fā)明不應(yīng)當(dāng)與傳統(tǒng)的輸入/輸出緩沖器結(jié)構(gòu)混淆。也就是，雖然現(xiàn)有的存儲(chǔ)器器件使用在DQ輸入路徑上的輸入緩沖器和在DQ輸出路徑上的輸出緩沖器，但是用于讀和寫操作的時(shí)鐘等待時(shí)間被保持為相同的。本發(fā)明可包括輸入/輸出緩沖器電路來(lái)提供與DQ路徑和外部處理器的接口。附加的寫鎖存器允許存儲(chǔ)器來(lái)隔離對(duì)存儲(chǔ)器的一個(gè)區(qū)域的寫路徑/操作，而同時(shí)允許在其他存儲(chǔ)器區(qū)域上的數(shù)據(jù)讀操作。
現(xiàn)有的快閃存儲(chǔ)器器件具有非常有限的同時(shí)操作能力。也就是，現(xiàn)有的快閃存儲(chǔ)器典型地在執(zhí)行寫操作的同時(shí)，阻礙從存儲(chǔ)器的讀出。某些存儲(chǔ)器器件通過(guò)中止正在進(jìn)行的寫操作、然后允許對(duì)陣列的讀出，而允許寫入的同時(shí)進(jìn)行讀出。另外的快閃存儲(chǔ)器通過(guò)提供有限的扇區(qū)、這些扇區(qū)可被寫入而存儲(chǔ)器的其余部分可供讀出使用，而允許寫入的同時(shí)進(jìn)行讀出。這樣的快閃存儲(chǔ)器的目的是消除系統(tǒng)中對(duì)于分開的EEPROM的需要。有限的扇區(qū)空間提供在快閃存儲(chǔ)器中的EEPROM單元，以及留下存儲(chǔ)器的其余部分用于快閃操作。
本發(fā)明提供被安排成類似于SDRAM的組結(jié)構(gòu)的快閃陣列。在一個(gè)實(shí)施例中，64M的同步快閃存儲(chǔ)器被劃分成四個(gè)組，它們具有與64MSDRAM相同的尋址。這些組被進(jìn)一步分成更小的可尋址的扇區(qū)，它們可被擦除或被編程。存儲(chǔ)器允許基于組的同時(shí)的讀和寫。因此，一個(gè)組可被寫入，而同時(shí)可以對(duì)任何其他的組執(zhí)行同時(shí)讀出。
正如本領(lǐng)域技術(shù)人員已知的，SDRAM可以在每個(gè)組打開一個(gè)公共的行。讀和寫操作可以在打開的行和跨過(guò)陣列的組上順序地執(zhí)行。
本同步快閃存儲(chǔ)器具有類似于SDRAM的組結(jié)構(gòu)，允許在一個(gè)組被寫入的同時(shí)在每個(gè)組中打開一行。參照?qǐng)D33，圖上表示本發(fā)明的處理系統(tǒng)400的一個(gè)實(shí)施例。同步快閃存儲(chǔ)器410通過(guò)雙向數(shù)據(jù)總線435被耦合到多個(gè)處理器440，442，444和446。存儲(chǔ)器包括被排列成多個(gè)組412，414，416和418的非易失性存儲(chǔ)單元的陣列。一般地示出讀/寫電路430以便管理與陣列的數(shù)據(jù)通信。在操作時(shí)，處理器，諸如處理器440，可起動(dòng)對(duì)于陣列組412的行420的寫操作。在執(zhí)行寫操作時(shí)，第二處理器，諸如處理器442，可以從第二陣列組的行420中讀出數(shù)據(jù)。這允許四個(gè)處理器在同步快閃存儲(chǔ)器上獨(dú)立地工作。本發(fā)明并不限于四個(gè)組或四個(gè)處理器。單個(gè)或多個(gè)處理器可對(duì)于一個(gè)組執(zhí)行寫操作，而同時(shí)從其余的存儲(chǔ)器陣列組讀出數(shù)據(jù)，例如見圖32。因此，可以同時(shí)進(jìn)行寫操作和多個(gè)同時(shí)的讀操作。
如上所述，本發(fā)明的同步快閃存儲(chǔ)器可以執(zhí)行組特定的讀操作，而同時(shí)對(duì)另一個(gè)組執(zhí)行寫操作。當(dāng)?shù)谝缓偷诙€(gè)外部處理器試圖對(duì)存儲(chǔ)器讀和寫時(shí)，出現(xiàn)一個(gè)問(wèn)題。也就是，如果處理器試圖對(duì)同一個(gè)存儲(chǔ)器塊執(zhí)行操作，則這兩個(gè)處理器需要知道，正在對(duì)存儲(chǔ)器執(zhí)行哪些操作，以避免競(jìng)爭(zhēng)。在現(xiàn)有的系統(tǒng)中，總線主機(jī)被使用來(lái)跟蹤由多個(gè)處理器執(zhí)行的同時(shí)操作。為了減小總線主機(jī)的開銷，可以提供兩個(gè)任選項(xiàng)。
一個(gè)任選項(xiàng)是在存儲(chǔ)器中包括自動(dòng)讀狀態(tài)模式，它在試圖對(duì)存儲(chǔ)器執(zhí)行第二操作時(shí)輸出狀態(tài)寄存器的內(nèi)容。也就是，當(dāng)對(duì)存儲(chǔ)器執(zhí)行寫操作時(shí)，在存儲(chǔ)器上執(zhí)行的任何讀操作會(huì)輸出狀態(tài)寄存器的內(nèi)容。這個(gè)任選項(xiàng)通過(guò)輸出狀態(tài)數(shù)據(jù)而中斷讀操作，即使是試圖對(duì)不同的陣列塊執(zhí)行讀操作。第二個(gè)任選項(xiàng)是要求處理器讀出狀態(tài)寄存器來(lái)確定存儲(chǔ)器的寫狀態(tài)。利用這個(gè)任選項(xiàng)再次中斷讀操作。
本發(fā)明可提供兩個(gè)狀態(tài)讀出模式，來(lái)避免在對(duì)于不同的陣列組的同時(shí)讀操作時(shí)的干擾。在本同步快閃存儲(chǔ)器中提供的第一狀態(tài)模式提供整個(gè)存儲(chǔ)器器件的狀態(tài)。也就是，狀態(tài)寄存器表示是否正在對(duì)存儲(chǔ)器陣列或非陣列寄存器執(zhí)行寫操作。這個(gè)狀態(tài)模式，在這里被稱為存儲(chǔ)器狀態(tài)模式，由來(lái)自外部處理器的請(qǐng)求而被選擇地激活。響應(yīng)于存儲(chǔ)器狀態(tài)命令，存儲(chǔ)器的控制電路在DQ連接上提供狀態(tài)寄存器數(shù)據(jù)。
第二狀態(tài)模式是存儲(chǔ)器陣列組特定的模式。在這個(gè)模式下，狀態(tài)數(shù)據(jù)被自動(dòng)地提供在DQ連接上。也就是，如果處理器對(duì)于陣列組起動(dòng)寫操作，則該組被置于組狀態(tài)模式。在寫操作正在被執(zhí)行的同時(shí)，任何以后的、從該組讀出的企圖導(dǎo)致在DQ連接上輸出狀態(tài)寄存器數(shù)據(jù)。因此，存儲(chǔ)器控制電路允許多處理器系統(tǒng)互相不干擾地一起工作。
存儲(chǔ)器包括組寄存器450(圖33)，它可被設(shè)置來(lái)識(shí)別哪個(gè)陣列組正在被寫入。在操作時(shí)，存儲(chǔ)器對(duì)組寄存器進(jìn)行編程，以及使用組寄存器作為指針。在讀操作期間，把讀訪問(wèn)與組寄存器進(jìn)行比較，以及如果在該組地址處有正在進(jìn)行的寫操作，則存儲(chǔ)器自動(dòng)輸出狀態(tài)寄存器數(shù)據(jù)。所以，本發(fā)明可以減小總線主機(jī)的開銷，因此，可以允許更好的多處理器能力。
單個(gè)脈沖串狀態(tài)如上所述，現(xiàn)有的快閃存儲(chǔ)器包括單個(gè)狀態(tài)讀操作。在這些存儲(chǔ)器中，一旦存儲(chǔ)器進(jìn)入寫模式，從存儲(chǔ)器讀出的任何企圖都提供狀態(tài)寄存器的內(nèi)容。這允許用戶監(jiān)視寫操作如何在進(jìn)行。
本發(fā)明具有狀態(tài)讀模式，它用狀態(tài)讀命令輸出來(lái)自狀態(tài)寄存器的數(shù)據(jù)。而且，同步快閃存儲(chǔ)器可以通過(guò)使用裝載命令寄存器操作被編程，以建立脈沖串長(zhǎng)度和時(shí)鐘等待時(shí)間。這些設(shè)置值主要在讀操作期間被使用來(lái)控制輸出數(shù)據(jù)的時(shí)序?，F(xiàn)有的快閃存儲(chǔ)器其間的問(wèn)題是，輸出的寄存器數(shù)據(jù)沒有為受控的脈沖串長(zhǎng)度和等待時(shí)間的輸出作好準(zhǔn)備。
本存儲(chǔ)器可被置于寄存器讀模式，以及在一系列時(shí)鐘周期(脈沖串)內(nèi)輸出寄存器數(shù)據(jù)。脈沖串的長(zhǎng)度通過(guò)對(duì)模式寄存器進(jìn)行編程而被預(yù)先規(guī)定，正如以上說(shuō)明的。例如，模式寄存器可被設(shè)置為具有4個(gè)字的脈沖串長(zhǎng)度和3的時(shí)鐘等待時(shí)間。在接受到狀態(tài)寄存器讀命令后，由于時(shí)鐘等待時(shí)間，本存儲(chǔ)器在3個(gè)時(shí)鐘周期后輸出狀態(tài)寄存器內(nèi)容，以及由于脈沖串長(zhǎng)度設(shè)置值，在4個(gè)周期內(nèi)在總線(DQ連接)上繼續(xù)輸出狀態(tài)寄存器內(nèi)容。寄存器讀操作不限于狀態(tài)寄存器讀數(shù)，也可應(yīng)用于讀出器件識(shí)別寄存器、制造商識(shí)別寄存器、或用來(lái)存儲(chǔ)操作數(shù)據(jù)的任何多個(gè)工作寄存器。
通過(guò)使用脈沖串長(zhǎng)度和時(shí)鐘等待時(shí)間設(shè)置值來(lái)控制寄存器數(shù)據(jù)輸出可減小在存儲(chǔ)器器件中進(jìn)行寫操作的同時(shí)讀出時(shí)的混淆。例如，如果用戶需要知道在存儲(chǔ)器器件中操作的狀態(tài)，則可以起動(dòng)讀狀態(tài)命令，以及狀態(tài)寄存器數(shù)據(jù)在全脈沖串長(zhǎng)度內(nèi)被輸出。
結(jié)論同步快閃存儲(chǔ)器包括非易失性存儲(chǔ)單元的陣列。存儲(chǔ)器陣列被排列成行和列，以及可被進(jìn)一步排列成可尋址的塊。數(shù)據(jù)通信連接被使用來(lái)與外部設(shè)備(諸如，處理器或其他存儲(chǔ)器控制器)進(jìn)行雙向數(shù)據(jù)通信。存儲(chǔ)器可以在一系列時(shí)鐘周期期間在數(shù)據(jù)通信連接上輸出來(lái)自存儲(chǔ)寄存器的數(shù)據(jù)，以提供寄存器數(shù)據(jù)的脈沖串。存儲(chǔ)器還可以按照規(guī)定的時(shí)鐘等待時(shí)間值提供寄存器數(shù)據(jù)。寄存器數(shù)據(jù)可包括狀態(tài)數(shù)據(jù)、操作設(shè)置值數(shù)據(jù)、制造識(shí)別、和存儲(chǔ)器器件識(shí)別。
權(quán)利要求
1.一種操作同步存儲(chǔ)器器件的方法，包括確定x個(gè)周期的讀脈沖串長(zhǎng)度，以使從同步存儲(chǔ)器器件輸出的數(shù)據(jù)以x個(gè)接連的時(shí)鐘周期被輸出；起動(dòng)寄存器讀操作，以便讀出被存儲(chǔ)在內(nèi)部寄存器中的數(shù)據(jù)；以及在x個(gè)接連的時(shí)鐘周期內(nèi)在外部數(shù)據(jù)連接上輸出被存儲(chǔ)在內(nèi)部寄存器中的數(shù)據(jù)。
2.權(quán)利要求1的方法，還包括確定y個(gè)周期的時(shí)鐘等待時(shí)間，以使被存儲(chǔ)在內(nèi)部寄存器中的數(shù)據(jù)在起動(dòng)寄存器讀操作后的y個(gè)時(shí)鐘周期被輸出。
3.權(quán)利要求1的方法，其中內(nèi)部寄存器數(shù)據(jù)包括操作數(shù)據(jù)，狀態(tài)數(shù)據(jù)、制造識(shí)別、或存儲(chǔ)器器件識(shí)別。
4.一種操作同步存儲(chǔ)器器件的方法，包括接受讀寄存器命令；以及響應(yīng)于讀寄存器命令在x個(gè)時(shí)鐘周期內(nèi)輸出來(lái)自同步存儲(chǔ)器器件的寄存器數(shù)據(jù)。
5.權(quán)利要求4的方法，其中同步存儲(chǔ)器器件是具有非易失性存儲(chǔ)單元的同步快閃存儲(chǔ)器器件。
6.權(quán)利要求4的方法，其中寄存器數(shù)據(jù)在接受到讀寄存器命令后的y個(gè)時(shí)鐘周期被輸出。
7.權(quán)利要求4的方法，其中寄存器數(shù)據(jù)包括操作數(shù)據(jù)、狀態(tài)數(shù)據(jù)、制造識(shí)別、或存儲(chǔ)器器件識(shí)別。
8.權(quán)利要求4的方法，其中x個(gè)時(shí)鐘周期從2、4、8或16個(gè)時(shí)鐘周期中選擇。
9.一種讀出在同步存儲(chǔ)器器件中的寄存器數(shù)據(jù)的方法，包括把來(lái)自處理器的寄存器讀命令提供到存儲(chǔ)器器件；在第一時(shí)鐘周期在存儲(chǔ)器器件的輸入端上接受寄存器讀命令；讀出被存儲(chǔ)在存儲(chǔ)器寄存器中的寄存器數(shù)據(jù)；在多個(gè)時(shí)鐘周期期間在同步存儲(chǔ)器器件的數(shù)據(jù)通信連接上輸出寄存器數(shù)據(jù)，其中寄存器數(shù)據(jù)的輸出在接受到寄存器讀命令后被延時(shí)了預(yù)定的時(shí)鐘等待時(shí)間間隔。
10.權(quán)利要求8的方法，其中寄存器數(shù)據(jù)包括操作數(shù)據(jù)、狀態(tài)數(shù)據(jù)、制造識(shí)別、或存儲(chǔ)器器件識(shí)別。
11.權(quán)利要求8的方法，還包括設(shè)置同步存儲(chǔ)器器件的脈沖串長(zhǎng)度，以便規(guī)定寄存器數(shù)據(jù)被輸出的多個(gè)時(shí)鐘周期；以及設(shè)置時(shí)鐘等待時(shí)間間隔。
12.權(quán)利要求10的方法，其中脈沖串長(zhǎng)度從2、4、8或16個(gè)時(shí)鐘周期中選擇。
13.權(quán)利要求8的方法，其中同步存儲(chǔ)器器件是具有非易失性存儲(chǔ)單元的同步快閃存儲(chǔ)器器件。
14.操作同步存儲(chǔ)器器件的方法，包括對(duì)存儲(chǔ)器器件的陣列執(zhí)行寫操作；在執(zhí)行寫操作期間，把來(lái)自處理器的寄存器讀命令提供到存儲(chǔ)器器件；在第一時(shí)鐘周期在存儲(chǔ)器器件的輸入端上接受寄存器讀命令；讀出被存儲(chǔ)在存儲(chǔ)器寄存器中的寄存器數(shù)據(jù)；在多個(gè)時(shí)鐘周期期間在同步存儲(chǔ)器器件的數(shù)據(jù)通信連接上輸出寄存器數(shù)據(jù)，其中寄存器數(shù)據(jù)的輸出在接受到寄存器讀命令后被延時(shí)了預(yù)定的時(shí)鐘等待時(shí)間間隔。
15.權(quán)利要求13的方法，其中寄存器數(shù)據(jù)表示存儲(chǔ)器器件的寫狀態(tài)。
16.權(quán)利要求13的方法，還包括設(shè)置同步存儲(chǔ)器器件的脈沖串長(zhǎng)度，以便規(guī)定寄存器數(shù)據(jù)被輸出的多個(gè)時(shí)鐘周期；以及設(shè)置時(shí)鐘等待時(shí)間間隔。
17.一種同步存儲(chǔ)器器件，包括存儲(chǔ)單元的陣列；數(shù)據(jù)寄存器；時(shí)鐘信號(hào)輸入連接；以及控制電路，響應(yīng)于寄存器讀命令在輸出連接上提供來(lái)自數(shù)據(jù)寄存器的數(shù)據(jù)，控制電路根據(jù)編程的讀脈沖串長(zhǎng)度值在預(yù)定數(shù)目的時(shí)鐘周期內(nèi)輸出數(shù)據(jù)。
18.權(quán)利要求16的同步存儲(chǔ)器器件，其中存儲(chǔ)單元是非易失性的。
19.權(quán)利要求16的同步存儲(chǔ)器器件，其中數(shù)據(jù)寄存器是狀態(tài)寄存器，以及數(shù)據(jù)表示存儲(chǔ)器器件的寫狀態(tài)。
20.權(quán)利要求16的同步存儲(chǔ)器器件，其中控制電路在讀寄存器命令后的預(yù)定時(shí)鐘等待時(shí)間間隔后，在輸出連接上提供數(shù)據(jù)。
21.一種處理系統(tǒng)，包括處理器；以及被耦合到處理器的非易失性同步存儲(chǔ)器器件，包括，存儲(chǔ)單元的陣列，狀態(tài)寄存器，時(shí)鐘信號(hào)輸入連接，以及控制電路，響應(yīng)于由處理器提供的寄存器讀命令在輸出連接上提供來(lái)自狀態(tài)寄存器的數(shù)據(jù)，控制電路根據(jù)編程的讀脈沖串長(zhǎng)度數(shù)值在預(yù)定數(shù)目的時(shí)鐘周期內(nèi)輸出數(shù)據(jù)。
22.權(quán)利要求20的處理系統(tǒng)，其中控制電路在讀寄存器命令后的預(yù)定時(shí)鐘等待時(shí)間間隔后，在輸出連接上提供數(shù)據(jù)。
全文摘要
同步快閃存儲(chǔ)器包括非易失性存儲(chǔ)單元的陣列。存儲(chǔ)器陣列被排列成行和列，以及可被進(jìn)一步排列成可尋址的塊。數(shù)據(jù)通信連接被使用來(lái)與外部設(shè)備(諸如，處理器或其他存儲(chǔ)器控制器)進(jìn)行雙向數(shù)據(jù)通信。存儲(chǔ)器可以在一系列時(shí)鐘周期期間在數(shù)據(jù)通信連接上輸出來(lái)自存儲(chǔ)寄存器的數(shù)據(jù)，以提供寄存器數(shù)據(jù)的脈沖串。存儲(chǔ)器可以按照規(guī)定的時(shí)鐘等待時(shí)間值提供寄存器數(shù)據(jù)。寄存器數(shù)據(jù)可包括狀態(tài)數(shù)據(jù)、操作設(shè)置值數(shù)據(jù)、制造識(shí)別、和存儲(chǔ)器器件識(shí)別。
文檔編號(hào)G11C7/10GK1466762SQ01816420
公開日2004年1月7日 申請(qǐng)日期2001年7月27日 優(yōu)先權(quán)日2000年7月28日
發(fā)明者F·F·魯帕瓦爾, F F 魯帕瓦爾 申請(qǐng)人:微米技術(shù)有限公司