一種基于fpga的反三角函數(shù)實現(xiàn)裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及于集成電路領(lǐng)域，尤其是涉及到一種基于FPGA的反三角函數(shù)實現(xiàn)裝置。
【背景技術(shù)】
[0002]通常對于0-360°或0-2JT弧度的相對小的角度范圍定義三角函數(shù)。對于2 π以上的角度值，三角函數(shù)的值重復(fù)。事實上可以將范圍限制為0-31/2，因為各種三角恒等式可用于從0到31/2之間的角度的三角函數(shù)得到JI/2到2JI之間的任意角度是三角函數(shù)的值。
[0003]三角函數(shù)的計算在函數(shù)求解、二維建模、數(shù)值分析、圖象處理、彈道計算及修正等技術(shù)領(lǐng)域廣泛應(yīng)用。三角函數(shù)運算器作為協(xié)處理器對整個系統(tǒng)的數(shù)字信號的處理能力有著極為重要的影響。
[0004]目前，三角函數(shù)運算器的設(shè)計主要基于C0RDIC算法。C0RDIC算法是一種線性收斂和順序執(zhí)行的迭代算法，即對Ν位精度至少需要Ν次迭代，第i+Ι次迭代只有在第i次迭代完成后才能執(zhí)行。C0RDIC算法可以將多種難以用硬件實現(xiàn)的復(fù)雜運算分解為統(tǒng)一的簡單移位、加法運算，然后逐次逼近結(jié)果。C0RDIC算法可以應(yīng)用在圓周系統(tǒng)、線性系統(tǒng)和雙曲系統(tǒng)，每一系統(tǒng)又有旋轉(zhuǎn)模式和向量模式之分。
[0005]由于三角函數(shù)屬于圓周系統(tǒng)，因此下面主要針對圓周系統(tǒng)下C0RDIC的應(yīng)用進(jìn)行說明，C0RDIC在圓周系統(tǒng)下迭代公式的推導(dǎo)過程可查閱相關(guān)文獻(xiàn)。
[0006]在專利申請?zhí)枮?01210433693.4的中國專利中，公開了一種基于C0RDIC算法的反饋和流水線結(jié)構(gòu)相結(jié)合的三角函數(shù)運算器，包括基于軟件配置的寄存器組模塊、運算控制模塊及偽流水運算迭代單元組成?；谲浖渲玫募拇嫫鹘M模塊包括A、B兩類寄存器；運算控制模塊負(fù)責(zé)寄存器組模塊和偽流水運算迭代單元的連接；偽流水運算迭代單元由實現(xiàn)C0RDIC算法的η級流水單元組成。本實用新型提出的基于配置的偽流水C0RDIC算法結(jié)構(gòu)在不增加硬件電路開銷且支持一定程度并行三角函數(shù)計算的前提下，通過將運算迭代單元的輸出不斷反饋回其輸入的偽流水形式，實現(xiàn)無限制精度的三角函數(shù)運算。
[0007]然而，本專利中提出的種種優(yōu)化措施都是針對流水線結(jié)構(gòu)，雖然在一定程度上可以加快運算結(jié)果，降低硬件開銷，但都是以降低結(jié)果的運算精度為代價的，從上面的分析可知:運算精度和電路規(guī)模成正相關(guān)關(guān)系。
[0008]近年，國內(nèi)外提出了諸多優(yōu)化的C0RDIC算法實現(xiàn)結(jié)構(gòu)，詳細(xì)的可參考“基于嵌入式的C0RDIC算法的改進(jìn)和實現(xiàn)”“、并行C0RDIC算法的研究”“、ANew Method toImplementCORDIC Algorithm”、“一種改進(jìn)的流水C0RDIC算法結(jié)構(gòu)”等文獻(xiàn)。諸多文章的優(yōu)化方向主要以下幾個方向:
[0009]1)簡化模校正因子P的計算；
[0010]2)提前預(yù)測旋轉(zhuǎn)剩余角度zi的符號位；
[0011]3)跳過沒有必要的多于迭代運算(當(dāng)角度等于arctan2-1時，不需要修正結(jié)果的多次迭代；
[0012]4)當(dāng)?shù)螖?shù)達(dá)到一定級數(shù)之后，合并迭代次數(shù)，從而減小流水級數(shù)，降低硬件消耗。
[0013]結(jié)合國內(nèi)外文獻(xiàn)提出的優(yōu)化措施可知，目前提出的種種優(yōu)化措施都是針對流水線結(jié)構(gòu)，雖然在一定程度上可以加快運算結(jié)果，降低硬件開銷，但都是以降低結(jié)果的運算精度為代價的，從上面的分析可知:運算精度和電路規(guī)模成正相關(guān)關(guān)系。
[0014]此外，在諸如FPGA的集成電路設(shè)備中看起來容易實現(xiàn)具有初始考慮的C0RDIC，但是更仔細(xì)的分析顯示無效率，至少部分地因為多個深度數(shù)學(xué)結(jié)構(gòu)，每個層包括寬的加法器。
[0015]普通FPGA架構(gòu)可以具有4-6個輸入函數(shù)，緊接著專用脈動進(jìn)位加法器，緊接著寄存器。當(dāng)用于計算浮點函數(shù)時，如在單精度正弦或余弦函數(shù)的情況，對于更小的輸入值生成精確的結(jié)果所需要的硬件資源的數(shù)量可能變大。
【實用新型內(nèi)容】
[0016]本實用新型的目的在于提供一種基于FPGA的反三角函數(shù)實現(xiàn)裝置，在不增加硬件電路開銷且支持一定程度并行三角函數(shù)計算的前提下，提高三角函數(shù)運算精度。
[0017]為此，本實用新型提供了一種基于FPGA的反三角函數(shù)實現(xiàn)裝置，包括反三角函數(shù)實現(xiàn)器，所述反三角函數(shù)實現(xiàn)器包括處理器、寄存器組模塊、運算控制模塊、運算模塊、FPGA控制模塊；
[0018]所述處理器輸入端與寄存器組模塊輸出端電連接，寄存器組模塊輸出端與運算控制模塊輸入端電連接，所述運算控制模塊輸出端與運算模塊輸入端電連接，所述處理器輸出端、寄存器組模塊輸出端、運算控制模塊輸出端和運算模塊輸出端與FPGA控制模塊輸入端電連接。
[0019]所述寄存器組模塊包括A類寄存器、運行控制寄存器、計算狀態(tài)寄存器、運算命令寄存器、計算精度寄存器、計算結(jié)果寄存器、操作數(shù)寄存器和總線接口 ；
[0020]所述A類寄存器輸出端、運行控制寄存器輸出端、計算狀態(tài)寄存器輸出端、運算命令寄存器輸出端、計算精度寄存器輸出端、計算結(jié)果寄存器輸出端、操作數(shù)寄存器輸出端和總線接口輸出端與寄存器組模塊輸入端電連接。
[0021]所述運算模塊包括若干個加減法器和若干個移位器；所述加減法器輸出端和移位器輸出端與運算模塊輸入端電連接。
[0022]所述反三角函數(shù)實現(xiàn)器還包括電源模塊、復(fù)位模塊和開關(guān)模塊；
[0023]所述電源模塊輸出端、復(fù)位模塊輸出端和開關(guān)模塊輸出端分別與FPGA控制模塊輸入端電連接。
[0024]所述反三角函數(shù)實現(xiàn)器還包括顯示屏和鍵盤輸入模塊；
[0025]所述顯示屏輸入端與FPGA控制模塊輸出端電連接，所述鍵盤輸入模塊輸出端與FPGA控制模塊輸入端電連接。
[0026]與現(xiàn)有技術(shù)相比，本實用新型具有以下有益的技術(shù)效果:
[0027]本實用新型提供的一種基于FPGA的反三角函數(shù)實現(xiàn)裝置在運算控制模塊的控制下，可以將偽流水運算迭代單元的輸出反饋作為偽流水運算迭代單元的輸入，在η級流水單元的m次反饋下就能夠完成mXn級偽流水的實際運算，其中偽流水指用非完全流水線結(jié)構(gòu)實現(xiàn)完全流水結(jié)構(gòu)的CORDIC算法運算，節(jié)省了硬件開銷。
[0028]進(jìn)一步，本實用新型提供一種基于FPGA的反三角函數(shù)實現(xiàn)裝置，還能夠支持一定程度并行三角函數(shù)計算，并行程度根據(jù)用戶允許的硬件開銷而定。
[0029]再進(jìn)一步，將存器組模塊由軟件配置實現(xiàn)后，可以在硬件開銷完全可控的情況下(硬件消耗主要由偽流水迭代運算單元組成)，通過運算控制單元的控制，支持多條三角函數(shù)運算并行進(jìn)行，并且以偽流水的形式完成無限制精度的三角函數(shù)運算。解決了隨著運算精度的提高，所需運算器硬件電路規(guī)模不斷擴大的技術(shù)問題，在電路規(guī)模下不變的前提下，可以通過軟件配置無限制的提高運算的精度。
[0030]本實用新型提供的基于CORDIC算法的反饋和流水線結(jié)構(gòu)相結(jié)合的三角函數(shù)運算器，具體的以支持4條浮點三角函數(shù)運算