一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法與平臺(tái)的制作方法
【專利摘要】本發(fā)明為一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法與平臺(tái)，其方法，包括有模式配置設(shè)計(jì)方法，時(shí)間控制設(shè)計(jì)方法，工作狀態(tài)控制設(shè)計(jì)方法，由步驟S1、S2、S3共3個(gè)步驟完成，該方法以軟件功能實(shí)現(xiàn)時(shí)間控制方式，能有效提高測(cè)試工作效率。其平臺(tái)，包括有電平轉(zhuǎn)換單元(1)，F(xiàn)PGA控制單元(2)，開關(guān)單元(3)相結(jié)合構(gòu)成一個(gè)整體。該平臺(tái)采用模塊化結(jié)構(gòu)設(shè)計(jì)，使用集中的接口方式，將關(guān)鍵引腳進(jìn)行合理的引出，實(shí)現(xiàn)計(jì)算機(jī)與底層硬件之間的良好數(shù)據(jù)交互。具有設(shè)計(jì)合理、結(jié)構(gòu)緊湊，穩(wěn)定性好，易于調(diào)試、可靠性高等特點(diǎn)。
【專利說明】
一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法與平臺(tái)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法與平臺(tái)，尤其是能用于通信電臺(tái)在測(cè)試過程中，對(duì)其工作狀態(tài)在任意選定時(shí)間上進(jìn)行自動(dòng)控制和測(cè)試。
【背景技術(shù)】
[0002]目前，在對(duì)通信電臺(tái)進(jìn)行高溫、低溫、濕熱等環(huán)境試驗(yàn)過程中，必須先制定好試驗(yàn)計(jì)劃，測(cè)試人員按照試驗(yàn)記錄表擬定的時(shí)間表，手動(dòng)對(duì)通信電臺(tái)的工作狀態(tài)進(jìn)行切換，并測(cè)試其性能指標(biāo)。
[0003]另一方面，雖然也有控制方法，對(duì)通信電臺(tái)的工作狀態(tài)進(jìn)行切換，但是，其控制的只是相對(duì)時(shí)間，且時(shí)間間隔已經(jīng)在設(shè)計(jì)階段嵌入到相應(yīng)的控制芯片中，測(cè)試人員不能根據(jù)具體測(cè)試內(nèi)容進(jìn)行相應(yīng)的更改。
[0004]因此，有必要設(shè)計(jì)一種能自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法及平臺(tái)，來實(shí)現(xiàn)對(duì)通信電臺(tái)工作狀態(tài)的自動(dòng)切換和測(cè)試。
【發(fā)明內(nèi)容】
[0005]本發(fā)明的目的是為了克服上述已有技術(shù)的不足，針對(duì)通信電臺(tái)測(cè)試過程中，無法自行設(shè)定收/發(fā)工作時(shí)間，無法有效利用測(cè)試資源的缺陷，提供一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法與平臺(tái)。
[0006]為了達(dá)到上述目的，本發(fā)明采用的技術(shù)方案是:
[0007]—種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法，包括有模式配置設(shè)計(jì)方法、時(shí)間控制設(shè)計(jì)方法、工作狀態(tài)控制設(shè)計(jì)方法，由步驟S1、S2、S3共3個(gè)步驟完成，其中:
[0008]所述步驟SI模式配置設(shè)計(jì)方法，用以實(shí)現(xiàn)對(duì)時(shí)刻設(shè)定、時(shí)間間隔、時(shí)間循環(huán)中任一控制模式的配置；
[0009]所述步驟S2時(shí)間控制設(shè)計(jì)方法，用以實(shí)現(xiàn)計(jì)時(shí)功能；
[0010]所述步驟S3工作狀態(tài)控制設(shè)計(jì)方法，用以實(shí)現(xiàn)對(duì)多部通信電臺(tái)收/發(fā)工作狀態(tài)的控制；
[0011]所述步驟SI包含有步驟S11、S12和S13，共3個(gè)步驟，其中:
[0012]所述步驟Sll完成時(shí)刻設(shè)定功能，用于設(shè)定開始時(shí)刻、結(jié)束時(shí)刻；
[0013]所述步驟S12完成時(shí)間間隔功能，用于配置總的工作時(shí)間和收/發(fā)狀態(tài)的持續(xù)時(shí)間；
[0014]所述步驟S13完成循環(huán)計(jì)時(shí)功能，用于配置循環(huán)時(shí)間和循環(huán)次數(shù)；
[0015]所述步驟S2包括有步驟S21、S22和S23共3個(gè)步驟，其中:
[0016]所述步驟S21實(shí)現(xiàn)秒計(jì)時(shí)功能，完成對(duì)收/發(fā)工作時(shí)間的秒計(jì)時(shí)；
[0017]所述步驟S22實(shí)現(xiàn)分鐘計(jì)時(shí)功能，完成對(duì)收/發(fā)工作時(shí)間的分鐘計(jì)時(shí)；
[0018]所述步驟S23實(shí)現(xiàn)小時(shí)計(jì)時(shí)功能，完成對(duì)收/發(fā)工作時(shí)間的小時(shí)計(jì)時(shí)；
[0019]所述步驟S3包含有步驟S31、S32和S33，共3個(gè)步驟，其中:
[0020]所述步驟S31發(fā)數(shù)據(jù)緩存，緩存即將發(fā)送給底層硬件的狀態(tài)數(shù)據(jù)；
[0021 ]所述步驟S32收數(shù)據(jù)緩存，緩存來自上層軟件的狀態(tài)數(shù)據(jù)；
[0022]所述步驟S33工作狀態(tài)配置，利用FPGA實(shí)現(xiàn)對(duì)開關(guān)單元的控制。
[0023]一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的平臺(tái)，包括有電平轉(zhuǎn)換單元I，F(xiàn)PGA控制單元2，開關(guān)單元3，共3個(gè)部分，依次相連接構(gòu)成一個(gè)整體，其特征是:
[0024]所述的電平轉(zhuǎn)換單元1，設(shè)置Jl輸入輸出接口11，U1 5V/3.3V電平轉(zhuǎn)換模塊12，U2RS232/CM0S電平轉(zhuǎn)換模塊13;且Jl輸入輸出接口 11的第2腳和第3腳分別依次與U2RS232/CMOS電平轉(zhuǎn)換模塊12的第14腳和第13腳對(duì)應(yīng)相連接;Jl輸入輸出接口 11的第10腳與Ul 5V/3.3V電平轉(zhuǎn)換模塊12的第3腳相連接;Ul 5V/3.3V電平轉(zhuǎn)換模塊12的第2腳與U4FPGA控制模塊23的第5腳相連接;用以為U4FPGA控制模塊23提供工作電壓，為U4FPGA控制模塊23與外部計(jì)算機(jī)之間的數(shù)據(jù)通信提供基礎(chǔ)。
[0025]所述的FPGA控制單元2，設(shè)置J2JTAG接口 21，U3FPGA配置芯片22，U4FPGA控制模塊23;且J2JTAG接口 21的第I腳至第9腳分別依次與U3FPGA配置芯片22的第I腳至第9腳相連接;U3FPGA配置芯片22的第10腳至第18腳分別依次與U4FPGA控制模塊23的第10腳至第18腳相連接;U4FPGA控制模塊23的第19腳至第50腳分別依次與U5繼電器模塊組31的第I腳至第32腳相連接;用以與外部計(jì)算機(jī)之間進(jìn)行控制信息與數(shù)據(jù)的交互。
[0026]所述的開關(guān)單元3，設(shè)置U5繼電器模塊組31和J3輸出接口 32;且U5繼電器模組31的第33腳至第64腳分別依次與J3輸出接口32的第I腳至第32腳相連接;用以輸出電臺(tái)收/發(fā)工作所需的控制狀態(tài)。
[0027]本發(fā)明的基本設(shè)計(jì)思想包括四個(gè)方面:時(shí)間模式配置及控制軟件設(shè)計(jì)、電平轉(zhuǎn)換電路設(shè)計(jì)、FPGA控制電路設(shè)計(jì)和開關(guān)單元電路設(shè)計(jì)。
[0028]1、時(shí)間模式配置及控制軟件設(shè)計(jì):通過軟件界面對(duì)時(shí)刻設(shè)定、時(shí)間間隔、時(shí)間循環(huán)中任一控制模式的選擇及開始時(shí)刻、結(jié)束時(shí)刻、總的工作時(shí)間、收/發(fā)狀態(tài)的持續(xù)時(shí)間、循環(huán)時(shí)間和循環(huán)次數(shù)參數(shù)的設(shè)置，軟件系統(tǒng)啟動(dòng)內(nèi)部計(jì)時(shí)器，分別對(duì)秒、分鐘、小時(shí)進(jìn)行計(jì)時(shí)，并將每一時(shí)間段內(nèi)，通信電臺(tái)的工作狀態(tài)信息，通過串口，發(fā)送給底層硬件，從而實(shí)現(xiàn)對(duì)通信電臺(tái)收/發(fā)工作時(shí)間的控制；
[0029]2、電平轉(zhuǎn)換電路設(shè)計(jì):對(duì)于電平轉(zhuǎn)換電路的設(shè)計(jì)，Ul電平轉(zhuǎn)換模塊12選用ADP3333，5V/3.3V轉(zhuǎn)換芯片，將輸入的直流5V電壓轉(zhuǎn)成直流3.3V，為U4FPGA控制模塊23提供
3.3V工作電壓，該芯片工作穩(wěn)定，能夠提供穩(wěn)定的轉(zhuǎn)換電壓；U2電平轉(zhuǎn)換模塊13選用MAX232E芯片，RS232/CM0S電平轉(zhuǎn)換芯片進(jìn)行U4FPGA控制模塊23與外部計(jì)算機(jī)之間的串口電平的轉(zhuǎn)換，轉(zhuǎn)換效率高，不容易出錯(cuò)；
[0030]3、FPGA控制電路設(shè)計(jì):FPGA控制電路主要是根據(jù)外部計(jì)算機(jī)通過串口傳輸?shù)闹噶顏磔敵隹刂茽顟B(tài)所對(duì)應(yīng)的電平。作為通用信息處理平臺(tái)，U4FPGA控制模塊23需要輸出的信號(hào)相對(duì)來說比較多，但有需要降低功耗，所以選用的是Altera公司的EPF10K10-114芯片。EPF10K10-114芯片是一款高性能、低功耗的FPGA芯片，能夠滿足控制單元的I/O設(shè)置等需要，而且芯片價(jià)格相對(duì)便宜。U4FPGA處理模塊23設(shè)計(jì)有數(shù)據(jù)燒寫口，方便FPGA控制程序的燒寫、更改和在線調(diào)試。U4FPGA處理模塊23的I/O管腳均接有100歐姆的電阻，防止電流過大損壞芯片，電源管腳均接有電容進(jìn)行濾波；
[0031]4、開關(guān)單元電路設(shè)計(jì):繼電器模塊組用以輸出電臺(tái)收/發(fā)工作所需的控制狀態(tài)。由于，繼電器模塊組需要長(zhǎng)時(shí)間工作，所以選用JZC-078M-012-01-1模塊，它是一款高性能、低功耗的繼電器模塊，且成本較低。每一個(gè)繼電器模塊的電平輸入端都并聯(lián)一個(gè)二極管，防止電流過大損壞繼電器模塊。
[0032]本發(fā)明的工作過程是:通過軟件界面對(duì)時(shí)刻設(shè)定、時(shí)間間隔、時(shí)間循環(huán)中任一控制模式的選擇及開始時(shí)刻、結(jié)束時(shí)刻、總的工作時(shí)間、收/發(fā)狀態(tài)的持續(xù)時(shí)間、循環(huán)時(shí)間和循環(huán)次數(shù)參數(shù)的設(shè)置，軟件系統(tǒng)啟動(dòng)內(nèi)部計(jì)時(shí)器，分別對(duì)秒、分鐘、小時(shí)進(jìn)行計(jì)時(shí)，并將每一時(shí)間段內(nèi)，通信電臺(tái)的工作狀態(tài)信息，通過串口，發(fā)送給底層硬件。平臺(tái)電源由外部輸入直流電壓+5V經(jīng)過電平轉(zhuǎn)換電路輸出3.3V為U4FPGA控制模塊23供電。一方面，U4FPGA控制模塊23接收外部計(jì)算機(jī)終端應(yīng)用軟件通過串口發(fā)送的指令;另一方面，U4FPGA控制模塊23，根據(jù)接收到的指令，對(duì)相應(yīng)的管腳進(jìn)行配置。開關(guān)單元電路中每個(gè)繼電器模塊根據(jù)U4FPGA控制模塊23配置的電平，輸出電臺(tái)收/發(fā)工作所需的控制狀態(tài)。
[0033]總之，本發(fā)明采用模塊化結(jié)構(gòu)設(shè)計(jì)，使用集中的接口方式，將關(guān)鍵引腳進(jìn)行合理的引出，采用合適的芯片進(jìn)行數(shù)據(jù)的傳輸和處理，實(shí)現(xiàn)外部計(jì)算機(jī)與底層硬件之間的良好數(shù)據(jù)交互。通過以上措施，實(shí)現(xiàn)了一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法與平臺(tái)，具有設(shè)計(jì)合理、結(jié)構(gòu)緊湊，穩(wěn)定性好，易于調(diào)試、可靠性高等特點(diǎn)。
【附圖說明】
[0034]圖1本發(fā)明自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法流程圖
[0035]圖2本發(fā)明模式配置設(shè)計(jì)方法流程圖
[0036]圖3本發(fā)明時(shí)間控制設(shè)計(jì)方法流程圖
[0037]圖4本發(fā)明工作狀態(tài)控制設(shè)計(jì)方法流程圖
[0038]圖5本發(fā)明電路模件電原理框圖
[0039]圖中符號(hào)說明:
[0040]I是電平轉(zhuǎn)換單元；
[0041]2是FPGA控制單元；
[0042]3是開關(guān)單元；
[0043]11是Jl輸入輸出接口；
[0044]12是Ul 5V/3.3V電平轉(zhuǎn)換模塊；
[0045]13是U2RS232/CM0S電平轉(zhuǎn)換模塊；
[0046]21 是 J2JTAG接口；
[0047]22是U3FPGA配置芯片；
[0048]23是U4FPGA控制模塊；
[0049]31是U5繼電器模塊組；
[0050]32是J3輸出接口。
【具體實(shí)施方式】
[0051 ]請(qǐng)參閱圖1至圖4所示，為本發(fā)明具體實(shí)施例。
[0052]一種基于自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法，包括模式配置設(shè)計(jì)方法、時(shí)間控制設(shè)計(jì)方法、工作狀態(tài)控制設(shè)計(jì)方法，由步驟S1、S2、S3共3個(gè)步驟完成，其中:
[0053]所述步驟SI模式配置設(shè)計(jì)方法，用以實(shí)現(xiàn)對(duì)時(shí)刻設(shè)定、時(shí)間間隔、時(shí)間循環(huán)中任一控制模式的配置；
[0054]所述步驟S2時(shí)間控制設(shè)計(jì)方法，用以實(shí)現(xiàn)計(jì)時(shí)功能；
[0055]所述步驟S3工作狀態(tài)控制設(shè)計(jì)方法，用以實(shí)現(xiàn)對(duì)多部通信電臺(tái)收/發(fā)工作狀態(tài)的控制；
[0056]所述步驟SI包含有步驟S11、S12和S13，共3個(gè)步驟，其中:
[0057]所述步驟Sll完成時(shí)刻設(shè)定功能，用于設(shè)定開始時(shí)刻、結(jié)束時(shí)刻；
[0058]所述步驟S12完成時(shí)間間隔功能，用于配置總的工作時(shí)間和收/發(fā)狀態(tài)的持續(xù)時(shí)間；
[0059]所述步驟S13完成循環(huán)計(jì)時(shí)功能，用于配置循環(huán)時(shí)間和循環(huán)次數(shù)；
[0060]所述步驟S2包括有步驟S21、S22和S23共3個(gè)步驟，其中:
[0061 ]所述步驟S21實(shí)現(xiàn)秒計(jì)時(shí)功能，完成對(duì)收/發(fā)工作時(shí)間的秒計(jì)時(shí)；
[0062]所述步驟S22實(shí)現(xiàn)分鐘計(jì)時(shí)功能，完成對(duì)收/發(fā)工作時(shí)間的分鐘計(jì)時(shí)；
[0063]所述步驟S23實(shí)現(xiàn)小時(shí)計(jì)時(shí)功能，完成對(duì)收/發(fā)工作時(shí)間的小時(shí)計(jì)時(shí)；
[0064]所述步驟S3包含有步驟S31、S32和S33，共3個(gè)步驟，其中:
[0065]所述步驟S31發(fā)數(shù)據(jù)緩存，緩存即將發(fā)送給底層硬件的狀態(tài)數(shù)據(jù)；
[0066]所述步驟S32收數(shù)據(jù)緩存，緩存來自上層軟件的狀態(tài)數(shù)據(jù)；
[0067]所述步驟S33工作狀態(tài)配置，利用FPGA實(shí)現(xiàn)對(duì)開關(guān)單元的控制。
[0068]從圖5可以看出:
[0069]—種基于自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的平臺(tái)，包括有電平轉(zhuǎn)換單元I，F(xiàn)PGA控制單元2，開關(guān)單元3，共3個(gè)部分，依次相連接構(gòu)成一個(gè)整體，其特征是:
[0070]所述的電平轉(zhuǎn)換單元1，設(shè)置Jl輸入輸出接口11，U1 5V/3.3V電平轉(zhuǎn)換模塊12，U2RS232/CM0S電平轉(zhuǎn)換模塊13;且Jl輸入輸出接口 11的第2腳和第3腳分別依次與U2RS232/CMOS電平轉(zhuǎn)換模塊12的第14腳和第13腳對(duì)應(yīng)相連接;Jl輸入輸出接口 11的第10腳與Ul 5V/3.3V電平轉(zhuǎn)換模塊12的第3腳相連接;Ul 5V/3.3V電平轉(zhuǎn)換模塊12的第2腳與U4FPGA控制模塊23的第5腳相連接;用以為U4FPGA控制模塊23提供工作電壓，為U4FPGA控制模塊23與外部計(jì)算機(jī)之間的數(shù)據(jù)通信提供基礎(chǔ)。
[0071]所述的FPGA控制單元2，設(shè)置J2JTAG接口 21，U3FPGA配置芯片22，U4FPGA控制模塊23;且J2JTAG接口 21的第I腳至第9腳分別依次與U3FPGA配置芯片22的第I腳至第9腳相連接;U3FPGA配置芯片22的第10腳至第18腳分別依次與U4FPGA控制模塊23的第10腳至第18腳相連接;U4FPGA控制模塊23的第19腳至第50腳分別依次與U5繼電器模塊組31的第I腳至第32腳相連接;用以與外部計(jì)算機(jī)之間進(jìn)行控制信息與數(shù)據(jù)的交互。
[0072 ] 所述的開關(guān)單元3，設(shè)置U5繼電器模塊組31和J3輸出接口 32;且U5繼電器模組31的第33腳至第64腳分別依次與J3輸出接口32的第I腳至第32腳相連接;用以輸出電臺(tái)收/發(fā)工作所需的控制狀態(tài)。
[0073]值得說明的是本發(fā)明選用的主要元器件型號(hào)依次為:Ul 5V/3.3V電平轉(zhuǎn)換模塊12使用ADP3333芯片；U2RS232/CM0S電平轉(zhuǎn)換模塊13使用MAX232E芯片；U3FPGA配置芯片22使用EPC2LC20芯片；U4FPGA控制模塊23使用EPF10K10-114芯片；U5繼電器模塊組31使用JZC-078M-012-01-1模塊;其余為工業(yè)級(jí)元器件與精加工自制件。
[0074]以上實(shí)施例，僅為本發(fā)明的較佳實(shí)施例而已，用以說明本發(fā)明的技術(shù)特征和可實(shí)施性，并非用以限定本發(fā)明的申請(qǐng)專利權(quán)利；同時(shí)以上的描述，對(duì)于熟知本技術(shù)領(lǐng)域的專業(yè)人士應(yīng)可明了加以實(shí)施，因此，其它在未脫離本發(fā)明所揭示的前提下所完成的等效改變或修飾，均應(yīng)包含在所訴的申請(qǐng)專利范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法，包括有模式配置設(shè)計(jì)方法、時(shí)間控制設(shè)計(jì)方法、工作狀態(tài)控制設(shè)計(jì)方法，由步驟S1、S2、S3共3個(gè)步驟完成，其特征是: 所述步驟SI模式配置設(shè)計(jì)方法，用以實(shí)現(xiàn)對(duì)時(shí)刻設(shè)定、時(shí)間間隔、時(shí)間循環(huán)中任一控制模式的配置； 所述步驟S2時(shí)間控制設(shè)計(jì)方法，用以實(shí)現(xiàn)計(jì)時(shí)功能； 所述步驟S3工作狀態(tài)控制設(shè)計(jì)方法，用以實(shí)現(xiàn)對(duì)多部通信電臺(tái)收/發(fā)工作狀態(tài)的控制。2.如權(quán)利要求1所述的一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法，其特征是: 所述步驟SI包含有步驟SI 1、S12和S13，共3個(gè)步驟，其中: 所述步驟SI I完成時(shí)刻設(shè)定功能，用于設(shè)定開始時(shí)刻、結(jié)束時(shí)刻； 所述步驟S12完成時(shí)間間隔功能，用于配置總的工作時(shí)間和收/發(fā)狀態(tài)的持續(xù)時(shí)間； 所述步驟S13完成循環(huán)計(jì)時(shí)功能，用于配置循環(huán)時(shí)間和循環(huán)次數(shù)。3.如權(quán)利要求1所述的一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法，其特征是: 所述步驟S2包括有步驟S21、S22和S23共3個(gè)步驟，其中: 所述步驟S21實(shí)現(xiàn)秒計(jì)時(shí)功能，完成對(duì)收/發(fā)工作時(shí)間的秒計(jì)時(shí)； 所述步驟S22實(shí)現(xiàn)分鐘計(jì)時(shí)功能，完成對(duì)收/發(fā)工作時(shí)間的分鐘計(jì)時(shí)； 所述步驟S23實(shí)現(xiàn)小時(shí)計(jì)時(shí)功能，完成對(duì)收/發(fā)工作時(shí)間的小時(shí)計(jì)時(shí)。4.如權(quán)利要求1所述的一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的方法，其特征是: 所述步驟S3包含有步驟S31、S32和S33，共3個(gè)步驟，其中: 所述步驟S31發(fā)數(shù)據(jù)緩存，緩存即將發(fā)送給底層硬件的狀態(tài)數(shù)據(jù)； 所述步驟S32收數(shù)據(jù)緩存，緩存來自上層軟件的狀態(tài)數(shù)據(jù)； 所述步驟S33工作狀態(tài)配置，利用FPGA實(shí)現(xiàn)對(duì)開關(guān)單元的控制。5.—種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的平臺(tái)，包括有電平轉(zhuǎn)換單元(I)，F(xiàn)PGA控制單元(2)，開關(guān)單元(3)，共3個(gè)部分，依次相連接構(gòu)成一個(gè)整體，其特征是: 所述的電平轉(zhuǎn)換單元(I)，設(shè)置Jl輸入輸出接口(II)，Ul 5V/3.3V電平轉(zhuǎn)換模塊(12)，U2RS232/CM0S電平轉(zhuǎn)換模塊(13);且Jl輸入輸出接口(11)的第2腳和第3腳分別依次與U2RS232/CM0S電平轉(zhuǎn)換模塊(12)的第14腳和第13腳對(duì)應(yīng)相連接;Jl輸入輸出接口( 11)的第10腳與Ul 5V/3.3V電平轉(zhuǎn)換模塊(12)的第3腳相連接;Ul 5V/3.3V電平轉(zhuǎn)換模塊(12)的第2腳與U4FPGA控制模塊(23)的第5腳相連接；用以為U4FPGA控制模塊(23)提供工作電壓，為U4FPGA控制模塊(23)與外部計(jì)算機(jī)之間的數(shù)據(jù)通信提供基礎(chǔ)。6.如權(quán)利要求5所述的一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的平臺(tái)，其特征是: 所述的FPGA控制單元(2)，設(shè)置J2JTAG接口(21)，U3FPGA配置芯片(22)，U4FPGA控制模塊(23);且J2JTAG接口(21)的第I腳至第9腳分別依次與U3FPGA配置芯片(22)的第I腳至第9腳相連接;U3FPGA配置芯片(22)的第10腳至第18腳分別依次與U4FPGA控制模塊(23)的第10腳至第18腳相連接;U4FPGA控制模塊(23)的第19腳至第50腳分別依次與U5繼電器模塊組(31)的第I腳至第32腳相連接;用以與外部計(jì)算機(jī)之間進(jìn)行控制信息與數(shù)據(jù)的交互。7.如權(quán)利要求5所述的一種自行控制多路通信電臺(tái)收/發(fā)工作時(shí)間的平臺(tái)，其特征是:所述的開關(guān)單元(3)，設(shè)置U5繼電器模塊組(31)和J3輸出接口(32);且U5繼電器模組(31)的第33腳至第64腳分別依次與J3輸出接口(32)的第I腳至第32腳相連接;用以輸出電臺(tái)收/發(fā)工作所需的控制狀態(tài)。
【文檔編號(hào)】G06F13/40GK106021162SQ201610533821
【公開日】2016年10月12日
【申請(qǐng)日】2016年7月8日
【發(fā)明人】劉迪, 程濤, 孫文錦, 周勇, 盧志和, 楊燕, 唐明強(qiáng), 鄧萬順, 張良鵬, 李茂娟, 雷紅, 李春芳, 熊茵, 譚建東
【申請(qǐng)人】武漢中元通信股份有限公司