用于對(duì)高速數(shù)據(jù)傳輸進(jìn)行加擾的方法及設(shè)備的制造方法
【專利摘要】本申請(qǐng)公開(kāi)了用于對(duì)高速數(shù)據(jù)傳輸進(jìn)行加擾的方法及設(shè)備。公開(kāi)了減少來(lái)自工業(yè)控制器中的通信總線的發(fā)射的系統(tǒng)及減少來(lái)自工業(yè)控制器中的第一模塊與第二模塊之間的數(shù)據(jù)通信的發(fā)射的方法。發(fā)送裝置利用偽隨機(jī)數(shù)字序列生成器對(duì)數(shù)據(jù)加擾。對(duì)數(shù)據(jù)加擾消除重復(fù)數(shù)據(jù)序列的傳輸。發(fā)送裝置對(duì)數(shù)據(jù)傳輸間的數(shù)據(jù)的空閑對(duì)類似地加擾以消除重復(fù)數(shù)據(jù)序列的附加來(lái)源。經(jīng)加擾且經(jīng)編碼數(shù)據(jù)被發(fā)送至接收裝置。接收裝置也包括偽隨機(jī)數(shù)字序列生成器。兩個(gè)偽隨機(jī)數(shù)字序列生成器的同步通過(guò)利用被發(fā)送的數(shù)據(jù)幀的控制字符發(fā)生。偽隨機(jī)數(shù)字序列生成器中的每個(gè)被配置成生成相同數(shù)字序列，且被初始化成以與被發(fā)送或被接收的數(shù)據(jù)的第一字節(jié)相對(duì)應(yīng)的數(shù)字序列中的第一數(shù)字開(kāi)始。
【專利說(shuō)明】
用于對(duì)高速數(shù)據(jù)傳輸進(jìn)行加擾的方法及設(shè)備
技術(shù)領(lǐng)域
[0001]本文中所公開(kāi)的主題涉及用于對(duì)工業(yè)控制器中的模塊之間的高速數(shù)據(jù)傳輸進(jìn)行加擾(scramble)的方法及設(shè)備，更具體地，涉及用于在數(shù)據(jù)傳輸中分發(fā)數(shù)據(jù)以減少?gòu)臄y帶數(shù)據(jù)的電導(dǎo)體輻射的發(fā)射的方法。
【背景技術(shù)】
[0002]工業(yè)控制器是用于控制例如工廠環(huán)境中的工業(yè)過(guò)程或機(jī)器的專用計(jì)算機(jī)系統(tǒng)。工業(yè)控制器與常規(guī)計(jì)算機(jī)在多種方式上不同。物理上，與常規(guī)計(jì)算機(jī)相比，工業(yè)控制器被構(gòu)造成對(duì)于EM1、沖擊和損壞而言基本上更魯棒并且更能抵抗極端環(huán)境條件。處理器和操作系統(tǒng)被優(yōu)化用于實(shí)時(shí)控制并且使用下述語(yǔ)言被編程，所述語(yǔ)言被設(shè)計(jì)成:允許快速開(kāi)發(fā)被定制成機(jī)器控制應(yīng)用程序或過(guò)程控制應(yīng)用程序的不斷變化的集合的控制程序。
[0003]—般地，工業(yè)控制器執(zhí)行所存儲(chǔ)的控制程序，所存儲(chǔ)的控制程序從與受控過(guò)程或機(jī)器相關(guān)聯(lián)的各種傳感器讀取輸入。感測(cè)過(guò)程或機(jī)器的條件并且基于這些輸入和所存儲(chǔ)的控制程序，工業(yè)控制器確定用于控制過(guò)程或機(jī)器的致動(dòng)器的一組輸出。通常在感測(cè)條件和設(shè)置輸出的過(guò)程期間發(fā)生若干通信步驟。輸入模塊從被分布在受控過(guò)程或機(jī)器四周的傳感器和其他裝置接收信號(hào)。輸入模塊將所接收的信號(hào)傳送至處理器模塊。處理器模塊執(zhí)行控制程序以基于該程序和所接收的輸入來(lái)生成輸出信號(hào)。處理器模塊將輸出信號(hào)傳送至輸出模塊。輸出模塊將輸出信號(hào)轉(zhuǎn)換成模擬和/或數(shù)字信號(hào)，這些模擬和/或數(shù)字信號(hào)要被發(fā)送至被分布在受控過(guò)程或機(jī)器四周的致動(dòng)器或其他這樣的裝置。
[0004]隨著時(shí)間的推移，由工業(yè)控制器控制的機(jī)器或過(guò)程的復(fù)雜度和/或大小已經(jīng)增加。例如，生產(chǎn)線可以在工業(yè)綜合體中跨越開(kāi)間(bay)的整個(gè)長(zhǎng)度，或者自動(dòng)存儲(chǔ)系統(tǒng)可以被分布在整個(gè)倉(cāng)庫(kù)中。因此，對(duì)過(guò)程或機(jī)器進(jìn)行控制所需要的輸入和輸出(I/O)模塊的數(shù)量已經(jīng)增加。I/O模塊中的每一個(gè)與處理器模塊進(jìn)行通信，并且潛在地與工業(yè)控制器中的其他模塊進(jìn)行通信。因此，需要增加工業(yè)控制器內(nèi)的通信量。此外，隨著處理器速度增加，處理器能夠以較高傳輸速率來(lái)傳輸量增加的數(shù)據(jù)。
[0005]如本領(lǐng)域技術(shù)人員所知的，差分接收機(jī)已經(jīng)使得數(shù)據(jù)傳輸?shù)乃俾屎捅舜诉M(jìn)行通信的裝置之間的距離增加。然而，增加的傳輸速率并非沒(méi)有缺點(diǎn)。高速傳輸協(xié)議要求連續(xù)數(shù)據(jù)傳輸模式以使得發(fā)送裝置和接收裝置的時(shí)鐘保持同步。另外，數(shù)據(jù)必須保持DC中性，意味著在傳輸期間O和I的數(shù)量基本上保持相同。然而，這些約束中的兩個(gè)都與通常被傳輸?shù)膶?shí)時(shí)數(shù)據(jù)不一致。因此，已經(jīng)開(kāi)發(fā)了將間歇數(shù)據(jù)傳輸轉(zhuǎn)換成連續(xù)數(shù)據(jù)傳輸?shù)木幋a方案。一種這樣的編碼方案是8B10B編碼。8B10B編碼方案確保在無(wú)O與I之間的轉(zhuǎn)變的情況下不存在擴(kuò)展的數(shù)據(jù)位序列并且還確保被傳輸?shù)腛與I的數(shù)量保持DC中性。
[0006]然而，這些編碼方案并非沒(méi)有某些缺點(diǎn)。為了確保時(shí)鐘保持同步并且確保數(shù)據(jù)轉(zhuǎn)變連續(xù)發(fā)生，在數(shù)據(jù)包傳輸之間插入附加數(shù)據(jù)(對(duì)于8B10B編碼而言，附加數(shù)據(jù)通常被稱為空閑對(duì))。每個(gè)空閑對(duì)包括控制字符對(duì)，使得接收器可以將空閑對(duì)識(shí)別為空閑對(duì)本身而不是識(shí)別為傳輸數(shù)據(jù)。如果在要被發(fā)送的數(shù)據(jù)幀之間存在擴(kuò)展的時(shí)間段，則在該時(shí)間段期間連續(xù)地重復(fù)空閑對(duì)。作為空閑對(duì)集中的結(jié)果，連續(xù)傳輸相同的數(shù)據(jù)，導(dǎo)致能量集中在特定頻率處。該能量集中趨向于導(dǎo)致這些頻率處的過(guò)度發(fā)射。
[0007]因此，將期望提供使用降低水平的輻射發(fā)射來(lái)傳輸高速串行數(shù)據(jù)的方法。

【發(fā)明內(nèi)容】

[0008]本文中所公開(kāi)的主題描述了以降低水平的輻射發(fā)射來(lái)發(fā)送高速串行數(shù)據(jù)的方法。發(fā)送裝置利用偽隨機(jī)數(shù)字序列生成器對(duì)數(shù)據(jù)進(jìn)行加擾。對(duì)數(shù)據(jù)進(jìn)行加擾消除重復(fù)數(shù)據(jù)序列的傳輸。在加擾之后，可以使用例如8B10B編碼對(duì)數(shù)據(jù)進(jìn)行編碼。類似地，發(fā)送裝置以8B10B編碼對(duì)數(shù)據(jù)的空閑對(duì)進(jìn)行加擾以消除重復(fù)數(shù)據(jù)序列的附加來(lái)源。經(jīng)加擾且經(jīng)編碼的數(shù)據(jù)被發(fā)送至接收裝置。接收裝置也包括偽隨機(jī)數(shù)字序列生成器。通過(guò)利用被發(fā)送的數(shù)據(jù)幀的控制字符而發(fā)生兩個(gè)偽隨機(jī)數(shù)字序列生成器的同步。偽隨機(jī)數(shù)字序列生成器中的每一個(gè)生成器被配置成生成相同的數(shù)字序列，并且被初始化成以與被發(fā)送或被接收的數(shù)據(jù)的第一字節(jié)相對(duì)應(yīng)的數(shù)字序列中的第一數(shù)字開(kāi)始。
[0009]根據(jù)本發(fā)明的一種實(shí)施例，公開(kāi)了用于減少工業(yè)控制器中的通信總線上的發(fā)射的系統(tǒng)。通信總線將發(fā)送裝置與接收裝置鏈接。發(fā)送裝置被配置成生成經(jīng)由通信總線傳輸?shù)臄?shù)據(jù)并且包括進(jìn)行操作以在傳輸之前對(duì)所生成的數(shù)據(jù)進(jìn)行加擾的第一加擾元件。接收裝置被配置成接收經(jīng)由通信總線傳輸?shù)臄?shù)據(jù)并且包括進(jìn)行操作以對(duì)所接收的數(shù)據(jù)進(jìn)行解擾的第二加擾元件。第二加擾元件與所接收的數(shù)據(jù)同步。
[0010]根據(jù)本發(fā)明的另一種實(shí)施例，公開(kāi)了用于減少來(lái)自工業(yè)控制器中的第一模塊與第二模塊之間的數(shù)據(jù)通信的發(fā)射的方法。利用第一模塊中的第一加擾元件對(duì)要從第一模塊發(fā)送的數(shù)據(jù)進(jìn)行加擾。經(jīng)由工業(yè)控制器中的通信總線將經(jīng)加擾數(shù)據(jù)從第一模塊發(fā)送至第二模塊。使第二模塊中的第二加擾元件與經(jīng)由通信總線接收的數(shù)據(jù)同步。使用第二加擾元件對(duì)在第二模塊處接收的數(shù)據(jù)進(jìn)行解擾。
[0011 ]根據(jù)本發(fā)明的又一種實(shí)施例，公開(kāi)了用于減少由在工業(yè)控制器中的背板上傳輸數(shù)據(jù)的模塊生成的發(fā)射的系統(tǒng)。該系統(tǒng)包括處理內(nèi)核以及能夠進(jìn)行操作以生成偽隨機(jī)數(shù)字序列的加擾元件。處理內(nèi)核能夠進(jìn)行操作以生成要經(jīng)由背板傳送的數(shù)據(jù)的多個(gè)字節(jié)。處理內(nèi)核將加擾元件初始化成偽隨機(jī)數(shù)字序列中的第一數(shù)字并且對(duì)要經(jīng)由背板傳送的數(shù)據(jù)進(jìn)行加擾。通過(guò)將從數(shù)據(jù)的多個(gè)字節(jié)選擇的該數(shù)據(jù)的第一字節(jié)與偽隨機(jī)數(shù)字序列中的第一數(shù)字邏輯組合來(lái)對(duì)數(shù)據(jù)進(jìn)行加擾。將數(shù)據(jù)的每個(gè)連續(xù)字節(jié)與偽隨機(jī)數(shù)字序列的每個(gè)連續(xù)數(shù)字進(jìn)行邏輯組合。系統(tǒng)還包括能夠進(jìn)行操作以將經(jīng)加擾數(shù)據(jù)從處理內(nèi)核傳至背板連接器的通信總線，其中，背板連接器能夠進(jìn)行操作以將經(jīng)加擾數(shù)據(jù)從通信總線遞送至背板。
[0012]根據(jù)詳細(xì)描述和附圖，對(duì)于本領(lǐng)域的技術(shù)人員而言，本發(fā)明的這些優(yōu)點(diǎn)和特征以及其他優(yōu)點(diǎn)和特征將變得顯見(jiàn)。然而，應(yīng)當(dāng)理解，盡管借助于圖示給出了表示本發(fā)明的優(yōu)選實(shí)施例的詳細(xì)描述和附圖，但是其并不受限制。在不偏離本發(fā)明的精神的情況下，在本發(fā)明的范圍內(nèi)可以進(jìn)行多種變化和修改，并且本發(fā)明包括所有這樣的修改。
【附圖說(shuō)明】
[0013]在附圖中圖示了本文中公開(kāi)的主題的各種示例性實(shí)施例，在整個(gè)附圖中相同的附圖標(biāo)記表示相同的部分，并且在附圖中:
[0014]圖1是包含本發(fā)明的一種實(shí)施例的工業(yè)控制器的示例性環(huán)境視圖；
[0015]圖2是圖1的工業(yè)控制器的處理器模塊的框圖表示；
[0016]圖3是圖1的工業(yè)控制器的處理器模塊和附加模塊的框圖表示；
[0017]圖4是由8B10B經(jīng)編碼數(shù)據(jù)利用的數(shù)據(jù)包和一系列空閑對(duì)包的字節(jié)序列圖表示；
[0018]圖5是圖示了根據(jù)本發(fā)明的一種實(shí)施例進(jìn)行加擾的圖4的數(shù)據(jù)包和空閑對(duì)的字節(jié)序列圖表不;
[0019]圖6是根據(jù)本發(fā)明的一種實(shí)施例的被用于對(duì)數(shù)據(jù)進(jìn)行加擾的線性反饋移位寄存器的示意性表示；以及
[0020]圖7是由圖6的線性反饋移位寄存器生成的數(shù)據(jù)序列的一部分的表格表示。
[0021]在對(duì)附圖中所示的本發(fā)明的各種實(shí)施例進(jìn)行描述中，為了清楚起見(jiàn)，將借助于特定術(shù)語(yǔ)。然而，并不意在將本發(fā)明限于所選擇的特定術(shù)語(yǔ)，而是應(yīng)當(dāng)理解，每個(gè)特定術(shù)語(yǔ)包括以類似方式進(jìn)行操作以達(dá)到類似目的的所有技術(shù)等同。例如，經(jīng)常使用單詞“連接”、“附接”或者與這兩個(gè)單詞類似的術(shù)語(yǔ)。他們不限于直接連接而是包括通過(guò)其他要素的連接，其中，這樣的連接被本領(lǐng)域的技術(shù)人員識(shí)別為是等同的。
【具體實(shí)施方式】
[0022]首先轉(zhuǎn)向圖1，示例性工業(yè)控制系統(tǒng)包括被配置成操作工業(yè)機(jī)器或過(guò)程的工業(yè)控制器10。如圖所示，工業(yè)控制器10是模塊化的并且可以由在機(jī)架(rack)中被連接在一起的或被安裝至軌道的很多不同模塊組成?？梢蕴砑痈郊幽K或者可以移除現(xiàn)有模塊，并且工業(yè)控制器10被重新配置成適應(yīng)新配置?？蛇x地，工業(yè)控制器10可以具有預(yù)定的且固定的配置。所圖示的工業(yè)控制器10包括電源模塊12、處理器模塊14、網(wǎng)絡(luò)模塊16以及兩個(gè)附加模塊18，這兩個(gè)附加模塊18可以根據(jù)應(yīng)用要求來(lái)選擇并且可以例如是模擬或數(shù)字輸入模塊或者模擬或數(shù)字輸出模塊。根據(jù)所圖示的控制系統(tǒng)，第一受控裝置15和第二受控裝置17均被連接至附加模塊18。此外，參考圖2，模塊12、14、16和18中的每一個(gè)可以經(jīng)由工業(yè)控制器1的背板49以及每個(gè)模塊上的背板連接器47進(jìn)行通信。因此，受控裝置15、17可以經(jīng)由I/O模塊18和背板49在每個(gè)裝置與處理器模塊14之間傳輸輸入信號(hào)和輸出信號(hào)。處理器模塊14執(zhí)行控制程序以對(duì)裝置15、17的操作以及受控機(jī)器或過(guò)程上的任何附加裝置進(jìn)行控制。
[0023]一個(gè)或更多個(gè)操作員接口 20可以被連接至工業(yè)控制網(wǎng)絡(luò)。每個(gè)操作員接口 20可以包括處理裝置22、輸入裝置24以及顯示裝置26，所述輸入裝置24包括但不限于鍵盤(pán)、觸摸板、鼠標(biāo)、跟蹤球或觸摸屏。應(yīng)當(dāng)想到，操作員接口的每個(gè)部件可以被合并成單個(gè)單元如工業(yè)計(jì)算機(jī)、膝上型計(jì)算機(jī)或平板計(jì)算機(jī)。還應(yīng)當(dāng)想到，多個(gè)顯示裝置26和/或多個(gè)輸入裝置24可以被分布在受控機(jī)器或過(guò)程四周，并且被連接至一個(gè)或更多個(gè)處理裝置22。操作員接口 20可以用于:顯示受控機(jī)器或過(guò)程的操作參數(shù)和/或操作條件，接收來(lái)自操作員的命令，或者改變和/或加載控制程序或配置參數(shù)。接口電纜28將操作員接口 20連接至工業(yè)控制器10。
[0024]可以根據(jù)應(yīng)用要求通過(guò)一個(gè)或更多個(gè)網(wǎng)絡(luò)將工業(yè)控制器10連接至其他裝置。如圖所示，網(wǎng)絡(luò)電纜30將網(wǎng)絡(luò)模塊連接至網(wǎng)絡(luò)交換機(jī)32。網(wǎng)絡(luò)交換機(jī)32通過(guò)第二網(wǎng)絡(luò)電纜30被連接至遠(yuǎn)程機(jī)架40。但是，另一網(wǎng)絡(luò)電纜30從網(wǎng)絡(luò)交換機(jī)32延伸至外部網(wǎng)絡(luò)如因特網(wǎng)或企業(yè)內(nèi)部網(wǎng)。應(yīng)當(dāng)想到，每個(gè)網(wǎng)絡(luò)電纜30可以是被配置成經(jīng)由專有接口進(jìn)行通信的定制電纜或者可以是任何標(biāo)準(zhǔn)的工業(yè)電纜，包括但不限于以太網(wǎng)(Ethernet)/IP、設(shè)備網(wǎng)(DeviceNet)或者控制網(wǎng)(ControlNet)。每個(gè)網(wǎng)絡(luò)模塊16和網(wǎng)絡(luò)交換機(jī)32被配置成根據(jù)其所連接的網(wǎng)絡(luò)的協(xié)議進(jìn)行通信并且還可以被配置成在兩種不同的網(wǎng)絡(luò)協(xié)議之間轉(zhuǎn)換消息。
[0025]處理器模塊14可以包括單個(gè)處理內(nèi)核或者獨(dú)立執(zhí)行或彼此協(xié)作的多個(gè)處理內(nèi)核。接下來(lái)參考圖2，圖示了處理器模塊的一種實(shí)施例。所圖示的處理器模塊14具有與第一存儲(chǔ)器42和第二存儲(chǔ)器45進(jìn)行通信的多個(gè)處理內(nèi)核44、46和48?？梢允褂脝为?dú)的處理器芯片來(lái)實(shí)現(xiàn)處理內(nèi)核44、46和48中的每一個(gè)?？蛇x地，可以在定制器件如現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)或?qū)Ｓ眉呻娐?ASIC)上實(shí)現(xiàn)處理內(nèi)核44、46和48中的一個(gè)或更多個(gè)。還應(yīng)當(dāng)想到，第一存儲(chǔ)器42和第二存儲(chǔ)器45中的每一個(gè)可以包括單個(gè)裝置或多個(gè)裝置。第一存儲(chǔ)器42可以是易失性存儲(chǔ)器，而第二存儲(chǔ)器45可以是非易失性存儲(chǔ)器。第一存儲(chǔ)器42和第二存儲(chǔ)器45中的每一個(gè)通常是、但并不必須是與處理內(nèi)核44、46和48物理上分開(kāi)的裝置?？蛇x地，可以將第一存儲(chǔ)器42或第二存儲(chǔ)器45包括在定制器件如具有處理內(nèi)核44、46和48中的一個(gè)或更多個(gè)的FPGA或ASIC中。
[0026]在所圖示的實(shí)施例中，多核處理器包括兩個(gè)通用內(nèi)核44和46以及專用精簡(jiǎn)指令集(RISC，specialized reduced instruct1n set)內(nèi)核48，專用精簡(jiǎn)指令集(RISC)內(nèi)核48被優(yōu)化用于執(zhí)行工業(yè)控制指令如繼電器梯形邏輯指令。主要內(nèi)核44和RISC內(nèi)核48可以并行執(zhí)行并且使用協(xié)處理器接口 51用于在兩個(gè)處理內(nèi)核44、48之間進(jìn)行通信。每個(gè)處理內(nèi)核44、48還可以分別具有單獨(dú)的高速緩沖存儲(chǔ)器52和54，處理內(nèi)核44、48與所述高速緩沖存儲(chǔ)器52和54在操作上連接。類似地，輔助內(nèi)核46包括單獨(dú)的高速緩沖存儲(chǔ)器56，輔助內(nèi)核46與該高速緩沖存儲(chǔ)器56在操作上連接。如本領(lǐng)域所理解的，每個(gè)高速緩沖存儲(chǔ)器52、54和56使得能夠通過(guò)標(biāo)準(zhǔn)高速緩存一致性協(xié)議快速訪問(wèn)第一存儲(chǔ)器42 ο內(nèi)核44和內(nèi)核48具有單獨(dú)的高速緩沖存儲(chǔ)器52和54連同協(xié)處理器接口 51—起使得內(nèi)核44與內(nèi)核48能夠同時(shí)運(yùn)行并且使得當(dāng)內(nèi)核48執(zhí)行控制程序的同時(shí)內(nèi)核44能夠運(yùn)行并處理中斷。
[0027]內(nèi)核44、48和46中的每一個(gè)還與操作成將虛擬存儲(chǔ)器地址空間映射至存儲(chǔ)器42中的實(shí)際地址的存儲(chǔ)器管理單元62、64和66相關(guān)聯(lián)。存儲(chǔ)器管理單元還可以限定用于不同的處理內(nèi)核的專有存儲(chǔ)器部分68、70，以及共同存儲(chǔ)器部分60，該共同存儲(chǔ)器部分60可以被訪問(wèn)并且提供所有處理內(nèi)核44、46、48之間的通信。每個(gè)內(nèi)核44、48和46與存儲(chǔ)器42(經(jīng)由高速緩沖存儲(chǔ)器52、54和56以及存儲(chǔ)器管理單元62、64和66)之間的通信經(jīng)由總線72發(fā)生?？偩€72還提供與非易失性存儲(chǔ)器45、中斷電路74、同步時(shí)鐘電路76、硬件裝置78以及工業(yè)控制器10的背板49的背板連接器47的公共通信路徑。硬件裝置78可以例如包括網(wǎng)絡(luò)接口芯片或USB裝置等。此外圖示了加擾元件50。加擾元件50經(jīng)由總線72與處理內(nèi)核44、46、48以及背板連接器47中的每一個(gè)進(jìn)行通信。可選地，可以將加擾元件50結(jié)合在處理內(nèi)核44、46、48中的一個(gè)內(nèi)。
[0028]接下來(lái)參考圖3，圖示了處理器模塊14與附加模塊18之間的示例性連接。附加模塊18包括處理器80，該處理器80可以是單個(gè)處理器內(nèi)核或者獨(dú)立執(zhí)行或彼此協(xié)作的多個(gè)處理器內(nèi)核，并且可以使用單個(gè)處理器芯片或不同的處理器芯片來(lái)實(shí)現(xiàn)?？蛇x地，可以在定制器件如現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)或?qū)Ｓ眉呻娐?ASIC)上實(shí)現(xiàn)處理器80。處理器80與存儲(chǔ)器裝置82進(jìn)行通信。存儲(chǔ)器裝置82可以包括單個(gè)裝置或多個(gè)裝置并且可以是易失性存儲(chǔ)器、非易失性存儲(chǔ)器或其組合。存儲(chǔ)器裝置82可以是但并不必須是與處理器80物理上分開(kāi)的裝置?？蛇x地，可以將存儲(chǔ)器裝置82結(jié)合在定制器件如具有處理器80的FPGA或ASIC上。附加模塊18還包括與處理器模塊14上的加擾元件50類似或相同的加擾元件84。加擾元件84與處理器80和背板連接器47進(jìn)行通信。可選地，可以將加擾元件84結(jié)合在處理器80內(nèi)。
[0029]在傳輸之前，將對(duì)要在工業(yè)控制器模塊14、18之間傳輸?shù)臄?shù)據(jù)的至少一部分進(jìn)行加擾。根據(jù)本發(fā)明的所圖示實(shí)施例，工業(yè)控制器模塊14、18中的每一個(gè)包括加擾元件50、84。應(yīng)當(dāng)想到，每個(gè)加擾元件50、84可以包括專用邏輯電路(如圖6中所圖示的線性反饋移位寄存器)ο可選地，可以將加擾元件50、48結(jié)合在各個(gè)工業(yè)控制器模塊14、18的處理器44、46、48、80中之一內(nèi)。每個(gè)加擾元件50、84優(yōu)選地利用相同的加擾和解擾方法，使得工業(yè)控制器模塊14、18中任一個(gè)可以對(duì)要被傳送的數(shù)據(jù)進(jìn)行加擾或解擾。可以通過(guò)在處理器內(nèi)核44、46、48中之一中生成要被傳輸?shù)臄?shù)據(jù)來(lái)來(lái)啟動(dòng)從處理器模塊14至附加模塊18的示例性傳輸。根據(jù)本發(fā)明的一種實(shí)施例，可以將要被傳輸?shù)臄?shù)據(jù)的全部或一部分傳遞至加擾元件50，對(duì)要被加擾的數(shù)據(jù)的一部分進(jìn)行加擾，并且經(jīng)加擾數(shù)據(jù)被返回至處理器內(nèi)核44、46、48?？蛇x地，加擾元件50可以生成偽隨機(jī)數(shù)序列，該偽隨機(jī)數(shù)序列被傳遞至處理器內(nèi)核44、46、48。處理器內(nèi)核44、46、48可以利用偽隨機(jī)數(shù)序列對(duì)要被加擾的數(shù)據(jù)的一部分進(jìn)行加擾。然后，經(jīng)由處理器模塊14中的背板連接器47將經(jīng)加擾數(shù)據(jù)傳遞至背板49。
[0030]附加模塊18經(jīng)由其相應(yīng)的背板連接器47從背板49接收經(jīng)加擾數(shù)據(jù)。經(jīng)加擾數(shù)據(jù)被傳遞至處理器80進(jìn)行解擾。根據(jù)本發(fā)明的一種實(shí)施例，要被解擾的數(shù)據(jù)可以被傳遞至加擾元件50、被解擾并且被返回至處理器80。可選地，使接收裝置18中的加擾元件84與發(fā)送裝置14中的加擾元件50同步，使得接收裝置18中的加擾元件84生成與發(fā)送裝置14中所生成的偽隨機(jī)數(shù)序列相同的偽隨機(jī)數(shù)序列。偽隨機(jī)數(shù)序列可以被生成并且被傳遞至接收裝置18中的處理器80。處理器80利用偽隨機(jī)數(shù)序列對(duì)被加擾的數(shù)據(jù)的一部分進(jìn)行解擾。可以通過(guò)上述步驟將返回?cái)?shù)據(jù)從附加模塊18傳輸至處理器模塊14，其中附加模塊18執(zhí)行加擾步驟而處理器模塊14執(zhí)行解擾步驟。還應(yīng)當(dāng)想到，如果每個(gè)處理內(nèi)核包括加擾元件，則例如通過(guò)單個(gè)模塊內(nèi)的兩個(gè)處理內(nèi)核可以執(zhí)行上面描述的加擾通信。
[0031]應(yīng)當(dāng)想到，工業(yè)控制器1的公共機(jī)架內(nèi)的模塊12、14、16和18中的每一個(gè)被配置成經(jīng)由背板49傳送經(jīng)加擾數(shù)據(jù)。每個(gè)模塊12、14、16和18可以包括背板連接器47、通信總線、易失性和/或非易失性存儲(chǔ)器、加擾元件以及對(duì)模塊之間經(jīng)由背板49的通信進(jìn)行處理的一個(gè)或更多個(gè)處理內(nèi)核。優(yōu)選地，傳輸速率是在每個(gè)模塊不要求過(guò)多處理帶寬的情況下使得數(shù)據(jù)能夠被傳輸?shù)淖銐蛩俾省８鶕?jù)本發(fā)明的一種實(shí)施例，利用I吉比特/秒接口如串行吉比特媒體接口(SGMII ,Serial Gigabit Media Interface)來(lái)實(shí)現(xiàn)背板49。
[0032]除了對(duì)數(shù)據(jù)進(jìn)行加擾以外，還可以對(duì)要在模塊之間傳輸?shù)臄?shù)據(jù)進(jìn)行編碼。根據(jù)本發(fā)明的一種實(shí)施例，利用8B10B編碼在背板49上的模塊之間傳輸數(shù)據(jù)包。在8B10B編碼中，8位(SB)數(shù)據(jù)被轉(zhuǎn)換成10位(1B)數(shù)據(jù)。由于8位數(shù)據(jù)的可能組合的數(shù)量(S卩，256種組合)少于10位數(shù)據(jù)的可能組合的數(shù)量(1024種組合)，所以8B10B編碼將8位數(shù)據(jù)的可能組合映射至10位數(shù)據(jù)的可能組合，所述10位數(shù)據(jù)的可能組合包括4個(gè)或更少的連續(xù)的一(I)或零(O)。另外，8位數(shù)據(jù)的每種組合被映射成兩個(gè)不同的10位數(shù)據(jù)組合。一種組合包括比O稍多的1(即，正差異)，而其他組合包括比I稍多的0(即，負(fù)差異)。發(fā)送器跟蹤被發(fā)送的數(shù)據(jù)的差異并且選擇組合中之一以保持傳輸期間的零差異。換言之，使用正差異組合對(duì)數(shù)據(jù)的一部分進(jìn)行編碼，并且使用負(fù)差異組合對(duì)數(shù)據(jù)的一部分進(jìn)行編碼。以這種方式，數(shù)據(jù)傳輸保持DC中性。
[0033]接下來(lái)參考圖4，圖示了8B10B數(shù)據(jù)傳輸?shù)氖纠孕蛄?。在沒(méi)有數(shù)據(jù)被傳輸?shù)臅r(shí)間段期間，8B10B協(xié)議要求傳輸空閑對(duì)100。每個(gè)空閑對(duì)100包括第一字符102和第二字符104。如上所述，8B10B編碼將8位數(shù)據(jù)轉(zhuǎn)換成10位數(shù)據(jù)，在該10位數(shù)據(jù)中沒(méi)有任何10位字符具有多于4個(gè)連續(xù)I或O。然而，每個(gè)空閑對(duì)中的第一字符102和第二字符104是專用字符。有時(shí)將字符102、104中之一稱為停頓字符(comma character)并且具有五個(gè)(5)連續(xù)的一(I)，而有時(shí)將字符102、104中的另一字符稱為逆停頓字符并且具有五個(gè)(5)連續(xù)的零(O)。因此，接收裝置易于識(shí)別被發(fā)送的空閑對(duì)100。當(dāng)數(shù)據(jù)要被發(fā)送時(shí)，由發(fā)送裝置生成數(shù)據(jù)包110。每個(gè)數(shù)據(jù)包110包括幀開(kāi)始(SOF，start of frame)字符112以及幀結(jié)束字符(E0F，end of frame)116 o SOF 112和EOF 116分別被附加至要被發(fā)送的數(shù)據(jù)114的開(kāi)頭和結(jié)尾。另外，至少一個(gè)載波擴(kuò)展字符118被附加至數(shù)據(jù)包110的結(jié)尾。如果數(shù)據(jù)114包括偶數(shù)個(gè)字節(jié)，則附加兩個(gè)載波擴(kuò)展字符118。如果數(shù)據(jù)114包括奇數(shù)個(gè)字節(jié)，則附加一個(gè)載波擴(kuò)展字符118。
[0034]接下來(lái)參考圖5，本發(fā)明對(duì)8B10B傳輸?shù)闹辽僖徊糠诌M(jìn)行加擾以減少重復(fù)數(shù)據(jù)傳輸。如上所述，數(shù)據(jù)包110之間的空閑對(duì)100的連續(xù)傳輸導(dǎo)致能量集中在特定頻率處。該能量集中導(dǎo)致在這些頻率處從背板49或在其上傳輸8B10B字符的其他通信介質(zhì)輻射不期望的發(fā)射。在傳輸之前對(duì)數(shù)據(jù)使用隨機(jī)或偽隨機(jī)加擾技術(shù)減少數(shù)據(jù)傳輸內(nèi)的重復(fù)內(nèi)容，從而在整個(gè)頻率范圍中散布能量并且減少在特定頻率處從背板49輻射不期望的發(fā)射。根據(jù)所圖示的實(shí)施例，對(duì)直到在新數(shù)據(jù)包110之前要被發(fā)送的4個(gè)空閑對(duì)100為止的空閑對(duì)100進(jìn)行加擾。新數(shù)據(jù)包110之前的4個(gè)空閑對(duì)100被發(fā)送而未被加擾。另外，數(shù)據(jù)包110的控制字符例如SOF112,EOF 116以及載波擴(kuò)展字符118被發(fā)送而未被加擾。
[0035]數(shù)據(jù)包110內(nèi)的數(shù)據(jù)114可以作為經(jīng)加擾數(shù)據(jù)或未加擾數(shù)據(jù)被發(fā)送。在工業(yè)控制系統(tǒng)中，可能的是:在兩個(gè)裝置之間傳輸?shù)臄?shù)據(jù)114的一部分或全部可以在擴(kuò)展的時(shí)間段內(nèi)保持不變。例如，數(shù)據(jù)的單個(gè)位可能由于傳感器狀態(tài)上的變化而變化，而數(shù)據(jù)的其余部分保持相同。根據(jù)另一個(gè)示例，控制系統(tǒng)內(nèi)的一個(gè)站可能保持空閑，而在另一站執(zhí)行處理。由于在空閑站中沒(méi)什么發(fā)生，所以傳輸?shù)臄?shù)據(jù)通常保持不變。盡管該站的狀態(tài)并且從而被發(fā)送的關(guān)于該站的數(shù)據(jù)未變化或者僅變化一點(diǎn)，但是該站通常以周期性時(shí)間間隔向執(zhí)行主要控制程序的處理器模塊14或者在該站與處理器模塊14之間的中間模塊報(bào)告其狀態(tài)。因此，被發(fā)送的數(shù)據(jù)114可以類似地包括不變數(shù)據(jù)的重復(fù)傳輸并且在背板49上生成不期望的發(fā)射。因此，發(fā)送數(shù)據(jù)的每個(gè)模塊可以被配置成對(duì)數(shù)據(jù)包110內(nèi)的數(shù)據(jù)114進(jìn)行加擾以進(jìn)一步減少被發(fā)送的重復(fù)數(shù)據(jù)。
[0036]根據(jù)本發(fā)明的一種實(shí)施例，發(fā)送經(jīng)加擾數(shù)據(jù)的每個(gè)模塊可以包括存儲(chǔ)在其相應(yīng)的存儲(chǔ)器中以選擇是否對(duì)數(shù)據(jù)114進(jìn)行加擾的參數(shù)。在傳輸之前被加擾的數(shù)據(jù)114需要在接收裝置處進(jìn)行解擾。然而，傳統(tǒng)裝置(legacy device)可能不包括加擾元件。具有選擇是否對(duì)數(shù)據(jù)114進(jìn)行加擾的參數(shù)使得具有加擾元件50、84的裝置能夠被配置成與具有加擾元件50、84或不具有加擾元件50、84的裝置進(jìn)行操作。雖然在傳輸之前仍然對(duì)空閑對(duì)100進(jìn)行加擾，但是在數(shù)據(jù)包110的傳輸之前發(fā)送4個(gè)解擾空閑對(duì)100允許在數(shù)據(jù)包110的傳輸之前新裝置或傳統(tǒng)裝置兩者與發(fā)送裝置同步通信。如果發(fā)送裝置正在與包括加擾元件50、84的裝置進(jìn)行通信，則可以選擇該參數(shù)來(lái)對(duì)數(shù)據(jù)進(jìn)行加擾，從而減少由于重復(fù)數(shù)據(jù)114被發(fā)送的不期望發(fā)射。還應(yīng)當(dāng)想到，存儲(chǔ)器可以存儲(chǔ)一個(gè)表，在該表中可以限定多個(gè)裝置以及它們是否接受經(jīng)加擾數(shù)據(jù)114。發(fā)送裝置可以首先訪問(wèn)該表并且確定數(shù)據(jù)傳輸?shù)念A(yù)期接收者是否可以對(duì)數(shù)據(jù)114進(jìn)行解擾以及是否可以逐裝置發(fā)送經(jīng)加擾或未加擾數(shù)據(jù)114。
[0037]還應(yīng)當(dāng)想到，即使接收裝置包括加擾元件50、84，經(jīng)加擾空閑對(duì)100仍然可以被接收并且未進(jìn)一步處理就被丟棄?？臻e對(duì)100不包括送至接收裝置的任何重要數(shù)據(jù)，因此，對(duì)空閑對(duì)100進(jìn)行解擾導(dǎo)致接收裝置上的處理器的低效使用。如果發(fā)送裝置正在對(duì)數(shù)據(jù)114進(jìn)行加擾，則接收裝置可以使用解擾控制字符(例如，SOF 112和EOF 116)來(lái)開(kāi)始和停止對(duì)被發(fā)送的數(shù)據(jù)114進(jìn)行解擾。當(dāng)在數(shù)據(jù)包110完成之后再次發(fā)送經(jīng)加擾空閑對(duì)100時(shí)，接收裝置可以再次丟棄經(jīng)加擾數(shù)據(jù)。
[0038]發(fā)送裝置與接收裝置之間的同步要求在裝置之間成功地傳輸四個(gè)空閑對(duì)100中的至少三個(gè)。因此，通過(guò)發(fā)送四個(gè)解擾空閑對(duì)100，發(fā)送裝置和接收裝置可以在數(shù)據(jù)包110的傳輸之前變成重新同步。還應(yīng)當(dāng)想到，即使沒(méi)有數(shù)據(jù)要被傳輸，仍然可以以解擾格式周期性地發(fā)送四個(gè)空閑對(duì)100以使得發(fā)送裝置和接收裝置能夠重新同步。解擾空閑對(duì)100的周期性傳輸可以幫助在需要傳輸數(shù)據(jù)114之前識(shí)別潛在故障。例如，如果發(fā)送裝置和接收裝置并未成功地傳輸四個(gè)解擾空閑對(duì)100，則在這些裝置中的一個(gè)處或在連接這些裝置的通信介質(zhì)中可能存在問(wèn)題。發(fā)送裝置可以生成警告信息和/或故障狀態(tài)以向操作員警告該狀況。
[0039]使用偽隨機(jī)數(shù)生成來(lái)執(zhí)行對(duì)空閑對(duì)100和數(shù)據(jù)114的加擾。根據(jù)本發(fā)明的一種實(shí)施例，在加擾期間利用線性反饋移位寄存器(LFSR，linear feedback shift register)140。接下來(lái)參考圖6，圖示了示例性LFSR HOoLFSR 140包括串聯(lián)連接的一系列D-Q觸發(fā)器142。公共時(shí)鐘信號(hào)146被連接至D-Q觸發(fā)器142中的每一個(gè)以通過(guò)觸發(fā)器142同步地傳遞數(shù)據(jù)。最后一個(gè)D-Q觸發(fā)器142的輸出148被反饋至第一個(gè)D-Q觸發(fā)器142。另外，最后一個(gè)D-Q觸發(fā)器142的輸出148與所選數(shù)量的其他D-Q觸發(fā)器142的輸出進(jìn)行邏輯組合。如圖所示，最后一個(gè)D-Q觸發(fā)器142的輸出148與所選擇的其他D-Q觸發(fā)器142的輸出使用異或(XOR)門(mén)144進(jìn)行邏輯組合。通過(guò)串聯(lián)連接的D-Q觸發(fā)器142的數(shù)量來(lái)限定LFSR 140的階數(shù)。與最后一個(gè)D-Q觸發(fā)器142的輸出148進(jìn)行組合的所選擇的D-Q觸發(fā)器142由LFSR 140的特征多項(xiàng)式來(lái)限定。根據(jù)所圖示的實(shí)施例，LFSR的特征多項(xiàng)式被限定為如等式I中所示。XOR門(mén)144位于特征多項(xiàng)式I(例如，x15、x13和X4)的內(nèi)部項(xiàng)中的每一項(xiàng)處。
[0040]Ρ(χ)=χ16+χ15+χ13+χ4+1 (I)
[0041 ] 此外參考圖7，LFSR 140生成偽隨機(jī)數(shù)序列162。初始值(例如，OxFFFF)被加載進(jìn)D-Q觸發(fā)器140中以限定LFSR的初始狀態(tài)164。在加載初始值之后，LFSR 140在每個(gè)隨后的時(shí)鐘周期中生成邏輯一(I)和邏輯零(O)的新序列。每個(gè)時(shí)鐘周期中O和I的組合與由LFSR 140生成的數(shù)字162中之一相對(duì)應(yīng)。圖7圖示了包括由LFSR 140生成的前三個(gè)數(shù)字162的真值表160。數(shù)字序列162被視為偽隨機(jī)的，原因是在2n-l個(gè)時(shí)鐘周期(其中，“η”是LFSR的階數(shù))內(nèi)數(shù)字序列162將不會(huì)重復(fù)，并且在數(shù)字序列162內(nèi)生成的邏輯I的數(shù)量近似等于邏輯O的數(shù)量。LFSR 140的輸出150邏輯上與要被發(fā)送的數(shù)據(jù)相組合。根據(jù)本發(fā)明的一種實(shí)施例，LFSR140的輸出150與要被發(fā)送的數(shù)據(jù)進(jìn)行異或。因此，否則將恒定或緩慢變化的要被發(fā)送的數(shù)據(jù)由于與LFSR 140的輸出150邏輯組合現(xiàn)在每個(gè)時(shí)鐘周期發(fā)生變化。雖然圖6中的LFSR 140被圖示為內(nèi)部LFSR，但應(yīng)當(dāng)理解，可以利用外部LFSR。根據(jù)本發(fā)明的其他方面，在不偏離本發(fā)明的范圍的情況下，LFSR可以具有不同的階數(shù)或不同的特征多項(xiàng)式。還應(yīng)當(dāng)想到，本發(fā)明的其他實(shí)施例可以利用對(duì)數(shù)據(jù)進(jìn)行加擾的其他方法。
[0042]在操作中，工業(yè)控制器10中的模塊(12、14、16或18)中的一個(gè)或更多個(gè)利用本文中描述的加擾方法和編碼方法來(lái)減少工業(yè)控制器10的背板49上輻射的發(fā)射。出于描述的目的，將使用作為發(fā)送模塊的處理器模塊14以及作為接收模塊的附加模塊18(輸出模塊)中之一來(lái)描述示例性傳輸。然而，應(yīng)當(dāng)理解，模塊中任一個(gè)可以是發(fā)送模塊或接收模塊。處理器內(nèi)核44、46、48中之一生成要被傳輸至工業(yè)控制器中的輸出模塊18的數(shù)據(jù)。處理器模塊14確定其是否正在與被配置成對(duì)數(shù)據(jù)114進(jìn)行解擾的另一個(gè)模塊進(jìn)行通信，還是與不能對(duì)數(shù)據(jù)114進(jìn)行解擾的傳統(tǒng)模塊進(jìn)行通信。例如，處理器模塊14可以從第一存儲(chǔ)器42或第二存儲(chǔ)器45中的參數(shù)或表讀取接收裝置是否接受經(jīng)加擾數(shù)據(jù)114。
[0043]如果接收裝置接受經(jīng)加擾數(shù)據(jù)114，則處理器模塊14在編碼之前對(duì)數(shù)據(jù)114進(jìn)行加擾。根據(jù)本發(fā)明的一種實(shí)施例，處理器內(nèi)核44、46、48在對(duì)數(shù)據(jù)114進(jìn)行加擾之前將在加擾元件50中執(zhí)行的LFSR 140重置成初始值164。初始值可以是十六進(jìn)制值OxFFFF，十六進(jìn)制值OxFFFF將所有I加載至觸發(fā)器142中的每一個(gè)中。在隨后的時(shí)鐘周期中，數(shù)據(jù)114的每個(gè)字節(jié)與LFSR 140的輸出150進(jìn)行異或。LFSR 140的輸出150與數(shù)據(jù)的邏輯組合可以發(fā)生在加擾元件50中或處理器內(nèi)核44、46、48中。根據(jù)所圖示的實(shí)施例，由于LFSR 140具有16位的輸出150，所以數(shù)據(jù)114的兩個(gè)字節(jié)可以與LFSR的輸出150進(jìn)行異或。數(shù)據(jù)114的每個(gè)字節(jié)或兩個(gè)字節(jié)與由LFSR生成的數(shù)字序列中的下一個(gè)數(shù)字162邏輯組合，直到已經(jīng)對(duì)數(shù)據(jù)114的全部進(jìn)行加擾為止。應(yīng)當(dāng)想到，在不偏離本發(fā)明的范圍的情況下，可以出現(xiàn)數(shù)據(jù)114與輸出150的位數(shù)組合或邏輯組合的各種其他數(shù)字。然后，可以對(duì)經(jīng)加擾數(shù)據(jù)114進(jìn)行編碼以經(jīng)由背板49傳輸。如果接收裝置不接受經(jīng)加擾數(shù)據(jù)114，則對(duì)未加擾數(shù)據(jù)114直接進(jìn)行編碼以經(jīng)由背板49傳輸。
[0044]使用8B10B編碼執(zhí)行對(duì)數(shù)據(jù)114的編碼。不論數(shù)據(jù)114是經(jīng)加擾的還是未加擾的，都將數(shù)據(jù)114從8位數(shù)據(jù)轉(zhuǎn)換成10位格式以供傳輸。如上所述，8B10B編碼防止傳輸連續(xù)的I或O的長(zhǎng)字符串并且保持被傳輸?shù)腎和O的數(shù)量之間的平衡。然而，8B10B編碼還在被傳輸?shù)臄?shù)據(jù)包110中的每一個(gè)之間引入了空閑對(duì)100。因此，處理器模塊14接下來(lái)對(duì)根據(jù)8B10B編碼生成的空閑對(duì)100進(jìn)行加擾。處理器模塊14將每個(gè)空閑對(duì)100與LFSR 140的輸出150邏輯組合。然而，經(jīng)加擾空閑對(duì)100無(wú)需由接收模塊18解擾。因此，LFSR 140無(wú)需被初始化成預(yù)定值。處理器模塊14開(kāi)始對(duì)在數(shù)據(jù)包110完成之后生成的空閑對(duì)100進(jìn)行加擾并且持續(xù)對(duì)空閑對(duì)100進(jìn)行加擾直至剩有在下一個(gè)數(shù)據(jù)包110的傳輸之前的四個(gè)空閑對(duì)100為止。處理器模塊14將四個(gè)未加擾空閑對(duì)100傳輸至接收模塊18，以使得萬(wàn)一在經(jīng)加擾空閑對(duì)100的傳輸期間模塊之間的通信鏈接丟失，則接收模塊能夠與發(fā)送模塊同步。根據(jù)本發(fā)明的另一個(gè)方面，處理器模塊14可以被配置成:在空閑對(duì)100的擴(kuò)展序列期間周期性地發(fā)送四個(gè)未加擾空閑對(duì)100以幫助確保數(shù)據(jù)鏈接保持建立在數(shù)據(jù)包110的傳輸之間。應(yīng)當(dāng)想到，要在未加擾空閑對(duì)100之間被傳輸?shù)慕?jīng)加擾空閑對(duì)100的數(shù)量是可配置的并且可以通過(guò)存儲(chǔ)在存儲(chǔ)器42、45中的參數(shù)來(lái)設(shè)置。優(yōu)選地，在未加擾空閑對(duì)100之間傳輸至少32個(gè)經(jīng)加擾空閑對(duì)100以保證輻射的發(fā)射的預(yù)期減少。
[0045]接收模塊18能夠?qū)鬏斶M(jìn)行解擾，以向其處理器80提供數(shù)據(jù)114，用于針對(duì)所接收的數(shù)據(jù)的后續(xù)動(dòng)作。根據(jù)優(yōu)選實(shí)施例，接收模塊18連續(xù)接收所傳輸?shù)慕?jīng)編碼數(shù)據(jù)。接收模塊18可以丟掉經(jīng)加擾空閑對(duì)100 ο當(dāng)收到未加擾空閑對(duì)100時(shí)，接收t旲塊18檢驗(yàn)發(fā)送_旲塊14與接收模塊18之間的鏈接保持，如果未保持發(fā)送模塊14與接收模塊18之間的鏈接，則在收到后續(xù)空閑對(duì)100期間重新建立鏈接。成功地收到四個(gè)未加擾空閑對(duì)100中的至少三個(gè)使得接收模塊18能夠恢復(fù)發(fā)送模塊與接收模塊之間的丟失鏈接。在接收四個(gè)未加擾空閑對(duì)100之后，接收模塊18可以開(kāi)結(jié)接收其他經(jīng)加擾空閑對(duì)100，或者接收模塊18可以從發(fā)送裝置14接收SOF字符112。
[0046]當(dāng)接收SOF字符112時(shí)，接收模塊18上的處理器80準(zhǔn)備對(duì)經(jīng)加擾數(shù)據(jù)114進(jìn)行解擾。根據(jù)本發(fā)明的一種實(shí)施例，接收模塊包括在加擾元件84中執(zhí)行的LFSR 140，其中，LFSR 140具有與發(fā)送模塊14中的LFSR 140相同的階和相同的特征方程。在對(duì)數(shù)據(jù)114進(jìn)行解擾之前，處理器80將在加擾元件84中執(zhí)行的LFSR 140重置成與發(fā)送模塊14上的LFSR 140中設(shè)置的初始值164相同的初始值164。初始值可以是十六進(jìn)制值OxFFFF，十六進(jìn)制值OxFFFF將所有I加載進(jìn)觸發(fā)器142中的每一個(gè)中。因此，接收模塊18上的LFSR 140開(kāi)始生成與發(fā)送模塊14上的LFSR 140生成的用于對(duì)數(shù)據(jù)114進(jìn)行加擾的數(shù)字序列162相同的用于對(duì)數(shù)據(jù)114進(jìn)行解擾的數(shù)字序列162。在隨后的時(shí)鐘周期中，LFSR 140的輸出150以與發(fā)送模塊14上執(zhí)行的邏輯組合相反的方式與加擾數(shù)據(jù)114進(jìn)行邏輯組合。在所圖示的實(shí)施例中，數(shù)據(jù)114的每個(gè)字節(jié)再次與LFSR 140的輸出150進(jìn)行異或。使用與用于對(duì)數(shù)據(jù)114進(jìn)行加擾的的數(shù)字相同的數(shù)字對(duì)經(jīng)加擾數(shù)據(jù)114執(zhí)行異或來(lái)將經(jīng)加擾數(shù)據(jù)114恢復(fù)成未加擾數(shù)據(jù)114。LFSR 140的輸出150與數(shù)據(jù)的邏輯組合可以發(fā)生在加擾元件84中或處理器80中。根據(jù)所圖示的實(shí)施例，經(jīng)加擾數(shù)據(jù)114的兩個(gè)字節(jié)可以與LFSR的輸出150進(jìn)行異或，原因是LFSR 140具有16位輸出150。經(jīng)加擾數(shù)據(jù)114的每個(gè)字節(jié)或兩個(gè)字節(jié)與由LFSR生成的數(shù)字序列中的下一個(gè)數(shù)字162進(jìn)行邏輯組合直到數(shù)據(jù)114全部被解擾為止。應(yīng)當(dāng)想到，在不偏離本發(fā)明的范圍的情況下，可以出現(xiàn)數(shù)據(jù)114與輸出150的各種其他數(shù)字的位或邏輯組合，只要接收模塊18上的邏輯組合與發(fā)送模塊14上執(zhí)行的邏輯組合相對(duì)應(yīng)即可。
[0047]應(yīng)當(dāng)理解，本發(fā)明在其應(yīng)用上不限于本文中闡述的部件的構(gòu)造和布置的細(xì)節(jié)。本發(fā)明能夠具有其他實(shí)施例并且能夠以各種方式來(lái)實(shí)踐或執(zhí)行。上述的變更和修改在本發(fā)明的范圍內(nèi)。還應(yīng)當(dāng)理解，本文中公開(kāi)和限定的本發(fā)明擴(kuò)展至所提到的或根據(jù)正文和/或附圖顯見(jiàn)的各個(gè)特征中的兩個(gè)或更多個(gè)特征的所有可選組合。所有這些不同組合構(gòu)成本發(fā)明的各種可選方面。本文中描述的實(shí)施例說(shuō)明了用于實(shí)踐本發(fā)明的已知的最好模式并且將使得本領(lǐng)域的其他技術(shù)人員能夠利用本發(fā)明。
【主權(quán)項(xiàng)】
1.一種用于減少來(lái)自工業(yè)控制器中的通信總線的發(fā)射的系統(tǒng)，所述系統(tǒng)包括: 發(fā)送裝置，所述發(fā)送裝置被配置成生成經(jīng)由所述通信總線傳輸?shù)臄?shù)據(jù)，所述發(fā)送裝置包括第一加擾元件，所述第一加擾元件進(jìn)行操作以在傳輸之前對(duì)所生成的數(shù)據(jù)進(jìn)行加擾；以及 接收裝置，所述接收裝置被配置成接收經(jīng)由所述通信總線傳輸?shù)臄?shù)據(jù)，所述接收裝置包括第二加擾元件，所述第二加擾元件進(jìn)行操作，以對(duì)所接收的數(shù)據(jù)進(jìn)行解擾，其中，所述第二加擾元件與所接收的數(shù)據(jù)同步。2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中， 所述第一加擾元件生成加擾數(shù)字序列； 所述第二加擾元件生成所述加擾數(shù)字序列;并且 所述第一加擾元件和所述第二加擾元件通過(guò)用于要被發(fā)送的數(shù)據(jù)的初始控制代碼被重置成所述加擾數(shù)字序列內(nèi)的第一個(gè)值。3.根據(jù)權(quán)利要求2所述的系統(tǒng)，其中， 所述第一加擾元件包括第一線性反饋移位寄存器； 所述第二加擾元件包括第二線性反饋移位寄存器； 當(dāng)幀控制代碼的開(kāi)頭被生成以發(fā)送數(shù)據(jù)時(shí)，所述第一線性反饋移位寄存器被設(shè)置成預(yù)定值;并且 當(dāng)所述幀控制代碼的開(kāi)頭被接收時(shí)，所述第二線性反饋移位寄存器被設(shè)置成所述預(yù)定值。4.根據(jù)權(quán)利要求3所述的系統(tǒng)，其中，第一特征方程限定所述第一線性反饋移位寄存器，第二特征方程限定所述第二線性反饋移位寄存器，所述第一特征方程與所述第二特征方程相同。5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中，所述發(fā)送裝置還被配置成: 在所述數(shù)據(jù)被加擾之后對(duì)所生成的數(shù)據(jù)進(jìn)行編碼； 經(jīng)由多個(gè)數(shù)據(jù)包來(lái)發(fā)送所生成的數(shù)據(jù)；以及 將多個(gè)空閑對(duì)插入在選自所述多個(gè)數(shù)據(jù)包的相繼數(shù)據(jù)包之間。6.根據(jù)權(quán)利要求5所述的系統(tǒng)，其中，所述第一加擾元件還進(jìn)行操作以對(duì)所述空閑對(duì)的至少一部分進(jìn)行加擾。7.根據(jù)權(quán)利要求6所述的系統(tǒng)，其中，所述第一加擾元件在發(fā)送每個(gè)數(shù)據(jù)包之前發(fā)送至少四個(gè)未加擾空閑對(duì)。8.根據(jù)權(quán)利要求6所述的系統(tǒng)，其中，所述第一加擾元件在經(jīng)加擾空閑對(duì)之間周期性地發(fā)送至少四個(gè)未加擾空閑對(duì)。9.一種用于減少來(lái)自工業(yè)控制器中的第一模塊與第二模塊之間的數(shù)據(jù)通信的發(fā)射的方法，所述方法包括以下步驟: 利用所述第一模塊中的第一加擾元件對(duì)要從所述第一模塊發(fā)送的數(shù)據(jù)進(jìn)行加擾； 經(jīng)由所述工業(yè)控制器中的通信總線將經(jīng)加擾數(shù)據(jù)從所述第一模塊發(fā)送至所述第二模塊； 使所述第二模塊中的第二加擾元件與經(jīng)由所述通信總線接收的數(shù)據(jù)同步；以及 使用所述第二加擾元件對(duì)在所述第二模塊處接收的數(shù)據(jù)進(jìn)行解擾。10.根據(jù)權(quán)利要求9所述的方法，其中，對(duì)要發(fā)送的數(shù)據(jù)進(jìn)行加擾的步驟包括以下步驟: 使用所述第一加擾元件生成偽隨機(jī)數(shù)字序列；以及 將要發(fā)送的數(shù)據(jù)與所述偽隨機(jī)數(shù)字序列進(jìn)行邏輯組合。11.根據(jù)權(quán)利要求10所述的方法，其中，對(duì)所接收的數(shù)據(jù)進(jìn)行解擾的步驟包括以下步驟: 使用所述第二加擾元件生成所述偽隨機(jī)數(shù)字序列；以及 將所接收的數(shù)據(jù)與所述偽隨機(jī)數(shù)字序列進(jìn)行邏輯組合。12.根據(jù)權(quán)利要求11所述的方法，其中， 所述第一加擾元件包括第一線性反饋移位寄存器； 所述第二加擾元件包括第二線性反饋移位寄存器； 所述方法包括以下初始步驟:在對(duì)要發(fā)送的數(shù)據(jù)進(jìn)行加擾之前，將所述第一線性反饋移位寄存器設(shè)置成預(yù)定值；以及 使所述第二加擾元件同步的步驟包括:在對(duì)所接收的數(shù)據(jù)進(jìn)行解擾之前，將所述第二線性反饋移位寄存器設(shè)置成所述預(yù)定值。13.根據(jù)權(quán)利要求9所述的方法，還包括對(duì)要從所述第一模塊發(fā)送的數(shù)據(jù)進(jìn)行編碼的步驟，其中，在對(duì)數(shù)據(jù)進(jìn)行加擾之后并且在發(fā)送經(jīng)加擾數(shù)據(jù)之前對(duì)數(shù)據(jù)進(jìn)行編碼。14.根據(jù)權(quán)利要求13所述的方法，還包括以下步驟:利用所述第一加擾元件在所述第一模塊中對(duì)經(jīng)編碼數(shù)據(jù)的至少一部分進(jìn)行加擾，其中，在對(duì)數(shù)據(jù)進(jìn)行編碼之后并且在發(fā)送數(shù)據(jù)之前執(zhí)行對(duì)經(jīng)編碼數(shù)據(jù)的至少一部分進(jìn)行加擾。15.根據(jù)權(quán)利要求14所述的方法，其中，所述對(duì)要從所述第一模塊發(fā)送的數(shù)據(jù)進(jìn)行編碼的步驟包括將多個(gè)空閑對(duì)插入在被配置成發(fā)送所述數(shù)據(jù)的相繼數(shù)據(jù)包之間。
【文檔編號(hào)】G06F13/42GK106021163SQ201610183755
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年3月28日
【發(fā)明人】安東尼·G·吉巴爾蒂, 肯伍德·H·霍爾, 羅貝特·E·勞恩斯布里
【申請(qǐng)人】洛克威爾自動(dòng)控制技術(shù)股份有限公司