專利名稱：一種信號處理板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字信號處理領(lǐng)域，具體而言，涉及一種信號處理板。
背景技術(shù)：
在數(shù)字信號處理領(lǐng)域，傳統(tǒng)的劃分方法是專用的DSP (DigitalSignal Processing，數(shù)字信號處理器)芯片成本低、算法靈活、功能強(qiáng)，是一種通用信號處理器，主 要用于數(shù)據(jù)計(jì)算；而FPGApieldProgrammable Gate Array，現(xiàn)場可編程門陣列)芯片實(shí)時 性好、時序控制能力強(qiáng)，多用于系統(tǒng)控制。由于DSP是用軟件來實(shí)現(xiàn)數(shù)據(jù)處理的，其在數(shù)據(jù)吞吐量大、實(shí)時性要求高的場合 可能滿足不了應(yīng)用的需求。隨著FPGA技術(shù)的發(fā)展，F(xiàn)PGA內(nèi)接口，算法資源日趨豐富，F(xiàn)PGA向 DSP領(lǐng)地逐漸滲透?；贒SP的FPGA (如Xilinx公司的Virtex_5LXT和SXT系列FPGA內(nèi) 部已集成了豐富的數(shù)字信號處理軟核和硬核，具有強(qiáng)大的數(shù)字信號處理能力)在某些信號 處理應(yīng)用中已經(jīng)顯示了巨大的吞吐量優(yōu)勢，隨著高級合成工具如Simulink(The Mathfforks 公司提供的一個用于對動態(tài)系統(tǒng)進(jìn)行多域建模和模型設(shè)計(jì)的平臺)區(qū)塊圖合成的廣泛應(yīng) 用，用FPGA實(shí)現(xiàn)信號處理已經(jīng)變得非常方便靈活。多FPGA系統(tǒng)的關(guān)鍵是如何將多片F(xiàn)PGA按照某種拓?fù)浣Y(jié)構(gòu)連接在一起以實(shí)現(xiàn)預(yù)定 的功能，使其具有較高的集成度和運(yùn)算速度。設(shè)計(jì)多FPGA系統(tǒng)的一個重要步驟是決定FPGA 間的互聯(lián)拓?fù)浣Y(jié)構(gòu)，這對系統(tǒng)的總體性能有很大影響。常見的FPGA互聯(lián)結(jié)構(gòu)有以下兩種 總線型和星型結(jié)構(gòu)。星型結(jié)構(gòu)具有如下特點(diǎn)結(jié)構(gòu)和控制簡單，便于建網(wǎng)和管理；其缺點(diǎn) 是成本高、可靠性較低、資源共享能力較差?？偩€型結(jié)構(gòu)是將各個FPGA節(jié)點(diǎn)均掛在一條總 線上，總線結(jié)構(gòu)的特點(diǎn)是結(jié)構(gòu)簡單，可擴(kuò)充性好，但是維護(hù)難，分支節(jié)點(diǎn)故障查找難。以上 兩種互聯(lián)結(jié)構(gòu)都存在拓?fù)浣Y(jié)構(gòu)靈活性較差的缺點(diǎn)，不能根據(jù)具體的應(yīng)用而進(jìn)行互聯(lián)結(jié)構(gòu)重 構(gòu)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種信號處理板，該信號處理板的多個FPGA 處理節(jié)點(diǎn)的拓?fù)浣Y(jié)構(gòu)靈活，可以根據(jù)具體的應(yīng)用而進(jìn)行互聯(lián)結(jié)構(gòu)重構(gòu)。為了解決上述技術(shù)問題，本發(fā)明提供了一種信號處理板，該信號處理板包括多個 FPGA處理節(jié)點(diǎn)，多個FPGA處理節(jié)點(diǎn)通過互連總線按全連通的拓?fù)浣Y(jié)構(gòu)互連，該互連總線用 于傳輸數(shù)據(jù)信號；FPGA主控模塊，通過共享總線與多個FPGA處理節(jié)點(diǎn)互連，該共享總線用 于傳輸控制信號；PCI (Peripheral Component Interconnect，外設(shè)部件互連)接口模塊，通 過局部總線與FPGA主控模塊相連；時鐘模塊，與FPGA主控模塊相連，并由主控模塊控制，用 于提供信號處理板的工作時鐘；電源模塊，用于提供信號處理板所需電壓。進(jìn)一步地，F(xiàn)PGA處理節(jié)點(diǎn)通過共享總線仲裁。進(jìn)一步地，F(xiàn)PGA處理節(jié)點(diǎn)通過基于 LVDS(Low-VoltageDifferential Signaling, 低壓差分信號)差分線的自定義接口進(jìn)行板內(nèi)互連，以及與板外實(shí)現(xiàn)互連。
3
進(jìn)一步地，F(xiàn)PGA處理節(jié)點(diǎn)掛載有 DDRII-SDRAM(Double DataRate 2 Synchronous Dynamic Random Access Memory，基于第二代雙倍速率內(nèi)存技術(shù)的同步動態(tài)隨機(jī)存取存儲 器)存儲器或DDRII_SRAM(Double Data Rate 2 Static Random Access Memory,基于第二 代雙倍速率內(nèi)存技術(shù)的靜態(tài)隨機(jī)存儲器)存儲器。進(jìn)一步地，F(xiàn)PGA處理節(jié)點(diǎn)以以下中的一種配置方式進(jìn)行配置上位機(jī)配置，上位 機(jī)將FPGA的配置文件經(jīng)PCI接口模塊傳送至FPGA主控模塊，并由FPGA主控模塊對多個 FPGA處理節(jié)點(diǎn)進(jìn)行SelectMap ( 一種FPGA并行配置模式)配置；NOR Flash加載，上位機(jī)通 過FPGA主控模塊將配置數(shù)據(jù)寫入NOR Flash中，上電后由FPGA主控模塊讀取NOR Flash中 的配置數(shù)據(jù)，并通過多個FPGA處理節(jié)點(diǎn)的SelectMap配置接口進(jìn)行配置JTAG (Joint Test ActionGroup，聯(lián)合測試行動小組)加載，用于單板調(diào)試模式。進(jìn)一步地，F(xiàn)PGA主控模塊采用 EPR0M(Erasable ProgrammableRead-Only Memory, 可擦除可編程只讀存儲器)配置方式。進(jìn)一步地，PCI接口模塊采用PCI9656芯片。進(jìn)一步地，PCI接口模塊支持三種傳輸模式主模式、從模式和DMA (Direct Memory Access，直接存儲器訪問)模式。進(jìn)一步地，時鐘模塊可以采用板上晶振提供的時鐘，還可以采用通過 CPCI (Compact Peripheral Component Interconnect，緊湊型外設(shè)組件互連標(biāo)準(zhǔn))接插件 進(jìn)來的外時鐘。進(jìn)一步地，多個FPGA處理節(jié)點(diǎn)為六個。本發(fā)明具有以下有益效果1.本發(fā)明FPGA處理節(jié)點(diǎn)之間的高速互連總線采用全連通的拓?fù)溥B接方式，使得 用戶可以根據(jù)不同任務(wù)處理的特點(diǎn)，構(gòu)成不同的網(wǎng)絡(luò)結(jié)構(gòu)，實(shí)現(xiàn)了多個FPGA處理節(jié)點(diǎn)之間 拓?fù)浣Y(jié)構(gòu)的靈活性；同時，用戶也可以根據(jù)具體的應(yīng)用配置FPGA系統(tǒng)的大小，以便有效地 利用FPGA，降低成本。2.本發(fā)明的信號處理板包括兩套總線，即基于全連通拓?fù)浣Y(jié)構(gòu)的高速互連總線和 低速共享總線。這樣的設(shè)計(jì)使得高速數(shù)據(jù)傳輸和低速控制信息傳輸?shù)耐ǖ婪蛛x，簡化了上 層通信協(xié)議設(shè)計(jì)的難度，便于系統(tǒng)的開發(fā)使用。3.本發(fā)明的信號處理板采用了全FPGA系統(tǒng)架構(gòu)，S卩1片F(xiàn)PGA作為主控，其他多片 FPGA作為數(shù)據(jù)處理節(jié)點(diǎn)。這樣的架構(gòu)有如下優(yōu)點(diǎn)用硬件實(shí)現(xiàn)數(shù)據(jù)處理，實(shí)時性好，時序控 制能力強(qiáng)，處理能力強(qiáng)，板內(nèi)和板間的數(shù)據(jù)傳輸帶寬大，接口形式靈活多樣。4.本發(fā)明采用了各節(jié)點(diǎn)硬件結(jié)構(gòu)復(fù)制技術(shù)多個FPGA處理節(jié)點(diǎn)的主要硬件構(gòu)成 基本相同，使得其結(jié)構(gòu)容易擴(kuò)展，功能配置靈活，具有良好的可維護(hù)性，同時，降低了信號板 的設(shè)計(jì)難度。


此處所說明的附圖用來提供對本發(fā)明的進(jìn)一步理解，構(gòu)成本申請的一部分，本發(fā) 明的示意性實(shí)施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中圖1示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的功能模塊原理框圖；圖2示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的FPGA處理節(jié)點(diǎn)間的連接示意
4圖；圖3示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的FPGA處理節(jié)點(diǎn)主從式拓?fù)浣Y(jié) 構(gòu)的結(jié)構(gòu)框圖；圖4示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的FPGA處理節(jié)點(diǎn)并行式拓?fù)浣Y(jié) 構(gòu)的結(jié)構(gòu)框圖；圖5示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的共享總線結(jié)構(gòu)示意圖；圖6示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的FPGA配置示意圖。
具體實(shí)施例方式下面將參考附圖并結(jié)合實(shí)施例，來詳細(xì)說明本發(fā)明。圖1示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的功能模塊原理框圖，如圖1所 示，本實(shí)施例的信號處理板是采用標(biāo)準(zhǔn)CPCI總線結(jié)構(gòu)的多FPGA高速信號處理板，其包括 一個電源模塊、一個時鐘模塊、六個FPGA處理節(jié)點(diǎn)、一個FPGA主控模塊和一個PCI接口模 塊。信號處理板采用的是全FPGA結(jié)構(gòu)，共采用七片F(xiàn)PGA芯片，其中一片F(xiàn)PGA作為 FPGA主控模塊，F(xiàn)PGA主控模塊是整個信號板的主控設(shè)備，它的功能包括(l)PCI時序接口， 實(shí)現(xiàn)PCI從模式和PCI主模式訪問；(2)各個FPGA處理節(jié)點(diǎn)配置接口，實(shí)現(xiàn)上位機(jī)對各個 處理節(jié)點(diǎn)FPGA的配置下載；(3)共享總線仲裁；(4) Flash時序接口。另外六片F(xiàn)PGA均作為 信號處理節(jié)點(diǎn)，6個FPGA處理節(jié)點(diǎn)均采用Xilinx公司的高端系列FPGA芯片，F(xiàn)PGA芯片內(nèi) 集成了豐富的乘法器，為雷達(dá)、抗干擾等實(shí)時、高速信號處理提供可靠保障。由于采用了多 片F(xiàn)PGA，使得信號處理板具有強(qiáng)大的計(jì)算能力。這種全FPGA的系統(tǒng)架構(gòu)有如下優(yōu)點(diǎn)用硬 件實(shí)現(xiàn)數(shù)據(jù)處理，實(shí)時性好，處理能力強(qiáng)，時序控制能力強(qiáng)。六個FPGA處理節(jié)點(diǎn)之間的高速互連總線采用全連通的拓?fù)浣Y(jié)構(gòu)，使得用戶可以 根據(jù)不同任務(wù)處理的特點(diǎn)，構(gòu)成不同的網(wǎng)絡(luò)結(jié)構(gòu)，如一主多從的星型拓?fù)湎到y(tǒng)，又如多FPGA 并行系統(tǒng)。用戶也可以根據(jù)具體的應(yīng)用配置FPGA系統(tǒng)的大小，以便有效地利用FPGA，降低 成本。信號處理板的板內(nèi)、板間均通過基于LVDS差分線的高速自定義接口實(shí)現(xiàn)大帶寬 數(shù)據(jù)傳輸，單通道可實(shí)現(xiàn)SOOMBps的高速傳輸速率。FPGA處理節(jié)點(diǎn)1和FPGA處理節(jié)點(diǎn)6 又可作為板間互連的收發(fā)節(jié)點(diǎn)，分別通過J3和J5實(shí)現(xiàn)板間大帶寬的數(shù)據(jù)傳輸(J1 J5為 CPCI接插件，通常J1 J2上是CPCI總線，J3 J5上是自定義總線)。信號處理板的七片F(xiàn)PGA之間有一條共享總線，使得低速控制信號與高速數(shù)據(jù)信 號通道分離。共享總線將7片F(xiàn)PGA進(jìn)行互連，用于FPGA之間傳輸?shù)退俾实目刂菩盘?，如?位機(jī)通過CPCI總線傳輸過來的控制信息，以及FPGA主控模塊下傳的低速數(shù)據(jù)流。每個FPGA處理節(jié)點(diǎn)上掛有用來保存運(yùn)算數(shù)據(jù)和參數(shù)的大容量存儲器，例如，可外 掛DDRII-SDRAM存儲器或DDRII-SRAM存儲器。如圖1所示，在本實(shí)施例中，F(xiàn)PGA處理節(jié)點(diǎn) 1外掛有512MB的DDRII-SDRAM存儲器，DDRII-SDRAM接口的數(shù)據(jù)位寬為32位，工作頻率可 達(dá)333MHz，訪問速率為5. 3GBps ；其余的5個FPGA處理節(jié)點(diǎn)，每片外接兩片DDRII-SRAM存 儲器，其中每片容量為8MB，最高訪問速率達(dá)333MHz X 2 X 36bps，完全可以滿足高吞吐率的 要求。
PCI接口模塊采用的是PLX公司的PCI專用接口芯片PCI9656。PCI9656是一 款高性能 PCI 加速器，PCI9656 接 口支持 64bit/66MHz、64bit/33MHz、32bit/66MHz 和 32bit/33MHz四種模式，局部端為32bit/66MHz總線協(xié)議。本PCI接口模塊支持3種傳輸模 式主模式、從模式和DMA模式。時鐘模塊用于管理系統(tǒng)工作的時鐘，用戶根據(jù)具體需求可以選擇是使用板上晶振 提供的時鐘，還是通過J3或J5進(jìn)來的外時鐘。電源模塊用于向板上的各功能模塊提供工作電壓。本信號處理板可以通過Xilinx公司提供的ISE(Xilinx公司提供的FPGA的設(shè)計(jì) 工具)或者System Generator (Xilinx公司提供的一種系統(tǒng)級建模工具)等開發(fā)工具進(jìn)行 FPGA邏輯的開發(fā)和調(diào)試。圖2示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的FPGA處理節(jié)點(diǎn)間的連接示意 圖。如圖2所示，信號處理板上FPGA處理節(jié)點(diǎn)之間通過基于LVDS差分線的高速自定義接 口實(shí)現(xiàn)板內(nèi)的高速互連。FPGA處理節(jié)點(diǎn)之間互連的差分信號線共10對，包括8對差分?jǐn)?shù)據(jù) 線和2對控制信號線。每兩個處理節(jié)點(diǎn)間的數(shù)據(jù)傳輸帶寬可達(dá)到SOOMBps。圖3示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的FPGA處理節(jié)點(diǎn)主從式拓?fù)浣Y(jié) 構(gòu)的結(jié)構(gòu)框圖。信號處理板的6個FPGA處理節(jié)點(diǎn)之間通過源同步接口實(shí)現(xiàn)全連通的網(wǎng)絡(luò)， 該網(wǎng)絡(luò)能夠提供任意兩個FPGA處理節(jié)點(diǎn)之間的連接，即在某一輸入和輸出間可以不受影 響地實(shí)現(xiàn)組合連接。這樣用戶可以根據(jù)不同的應(yīng)用需求來實(shí)現(xiàn)多種拓?fù)浣Y(jié)構(gòu)。如圖3所 示，數(shù)據(jù)經(jīng)背板總線輸入本信號處理板，F(xiàn)PGA處理節(jié)點(diǎn)6先對數(shù)據(jù)進(jìn)行一級處理，然后通過 高速互連接口將數(shù)據(jù)分發(fā)給FPGA處理節(jié)點(diǎn)2、3、4、5，F(xiàn)PGA處理節(jié)點(diǎn)2、3、4、5對數(shù)據(jù)進(jìn)行二 級處理，并最終將數(shù)據(jù)傳輸給FPGA處理節(jié)點(diǎn)1，F(xiàn)PGA處理節(jié)點(diǎn)1將對數(shù)據(jù)進(jìn)行最后處理，并 通過PCI接口將處理結(jié)果上傳給上位機(jī)。FPGA處理節(jié)點(diǎn)1和FPGA處理節(jié)點(diǎn)6與其它FPGA 處理節(jié)點(diǎn)之間就形成一種主從關(guān)系。圖4示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的FPGA處理節(jié)點(diǎn)并行式拓?fù)浣Y(jié) 構(gòu)的結(jié)構(gòu)框圖。如圖4所示，6個FPGA處理節(jié)點(diǎn)之間通過高速互連接口進(jìn)行依次連接，同 時，6個FPGA處理節(jié)點(diǎn)還共享外圍總線，通過外圍共享總線，實(shí)現(xiàn)與上位機(jī)之間的通信。圖 4所示的6個FPGA處理節(jié)點(diǎn)是完全并行的。圖5示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的共享總線結(jié)構(gòu)示意圖。如圖5 所示，信號處理板內(nèi)除高速互連總線外，還有一條共享總線。共享總線采用總線型結(jié)構(gòu)將7 片F(xiàn)PGA進(jìn)行互連。共享總線用于FPGA之間傳輸?shù)退俾实目刂菩盘?，這些控制信息包括上 位機(jī)通過PCI接口傳輸過來的控制信息以及FPGA控制模塊下傳的低速數(shù)據(jù)流等。FPGA控 制模塊是共享總線的主控者，對共享總線進(jìn)行仲裁，各個FPGA處理節(jié)點(diǎn)在使用共享總線之 前，必須先向FPGA主控模塊申請總線所有權(quán)，操作完成之后，F(xiàn)PGA處理節(jié)點(diǎn)必須釋放總線 所有權(quán)。圖6示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的信號處理板的FPGA配置示意圖。信號處理 板各個FPGA的配置方案如下FPGA主控模塊中的FPGA采用標(biāo)準(zhǔn)的EPR0M配置方式。而各 個FPGA處理節(jié)點(diǎn)的FPGA配置電路采用FPGA主控模塊+N0R Flash來實(shí)現(xiàn)。其具體的配置 如圖6所示。FPGA處理節(jié)點(diǎn)配置方式包括上位機(jī)配置、NOR Flash加載和JTAG加載三種方 式。上電后默認(rèn)為NOR Flash加載。用戶可以通過上位機(jī)配置方式改變其配置數(shù)據(jù)流，即用戶把FPGA的配置文件經(jīng)PCI接口傳送到FPGA主控模塊，并由它主控完成對各個FPGA處 理節(jié)點(diǎn)的SelectMap (—種FPGA并行配置模式)配置。在NOR Flash配置模式下，首先上 位機(jī)通過FPGA主控模塊將配置數(shù)據(jù)寫入NOR Flash中，上電后由FPGA主控模塊讀取NOR Flash中的配置數(shù)據(jù)，通過待配置FPGA的SelectMap配置接口完成FPGA程序的配置JTAG 加載用于單板調(diào)試模式，JTAG加載還支持JTAG鏈的板外訪問，即板內(nèi)JTAG鏈由CPCI的J5 引出，這樣通過與之相連的板外JTAG 口便能找到板內(nèi)的JTAG鏈，這樣便于系統(tǒng)集成調(diào)試。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技 術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修 改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
一種信號處理板，其特征在于，包括多個FPGA處理節(jié)點(diǎn)，所述多個FPGA處理節(jié)點(diǎn)通過互連總線按全連通的拓?fù)浣Y(jié)構(gòu)互連，該互連總線用于傳輸數(shù)據(jù)信號；FPGA主控模塊，通過共享總線與所述多個FPGA處理節(jié)點(diǎn)互連，該共享總線用于傳輸控制信號；PCI接口模塊，通過局部總線與所述FPGA主控模塊相連；時鐘模塊，與所述FPGA主控模塊相連，并由主控模塊控制，用于提供所述信號處理板的工作時鐘；電源模塊，用于提供所述信號處理板所需電壓。
2.根據(jù)權(quán)利要求1所述的信號處理板，其特征在于，所述FPGA處理節(jié)點(diǎn)通過所述共享 總線仲裁。
3.根據(jù)權(quán)利要求1所述的信號處理板，其特征在于，所述FPGA處理節(jié)點(diǎn)通過基于LVDS 差分線的自定義接口進(jìn)行互連。
4.根據(jù)權(quán)利要求1所述的信號處理板，其特征在于，所述FPGA處理節(jié)點(diǎn)掛載有 DDRII-SDRAM 存儲器或 DDRII-SRAM 存儲器。
5.根據(jù)權(quán)利要求1所述的信號處理板，其特征在于，所述FPGA處理節(jié)點(diǎn)以以下中的一 種配置方式進(jìn)行配置上位機(jī)配置，上位機(jī)將FPGA的配置文件經(jīng)PCI接口模塊傳送至所述FPGA主控模塊，并 由所述FPGA主控模塊對所述多個FPGA處理節(jié)點(diǎn)進(jìn)行SelectMap配置；NOR Flash加載，所述上位機(jī)通過所述FPGA主控模塊將配置數(shù)據(jù)寫入NOR Flash中， 上電后由所述FPGA主控模塊讀取所述NOR Flash中的所述配置數(shù)據(jù)，并通過所述多個FPGA 處理節(jié)點(diǎn)的SelectMap配置接口進(jìn)行配置；JTAG加載，用于單板調(diào)試模式。
6.根據(jù)權(quán)利要求1所述的信號處理板，其特征在于，所述FPGA主控模塊采用EPR0M配 置方式。
7.根據(jù)權(quán)利要求1所述的信號處理板，其特征在于，所述PCI接口模塊采用PCI9656芯片。
8.根據(jù)權(quán)利要求7所述的信號處理板，其特征在于，所述PCI接口模塊支持三種傳輸模 式主模式、從模式和DMA模式。
9.根據(jù)權(quán)利要求1所述的信號處理板，其特征在于，所述時鐘模塊可以采用板上晶振 提供的時鐘，還可以采用通過CPCI接插件提供的外時鐘。
10.根據(jù)權(quán)利要求1所述的信號處理板，其特征在于，所述多個FPGA處理節(jié)點(diǎn)為六個。
全文摘要
本發(fā)明提供了一種信號處理板，包括多個FPGA處理節(jié)點(diǎn)，多個FPGA處理節(jié)點(diǎn)通過互連總線按全連通的拓?fù)浣Y(jié)構(gòu)互連，該互連總線用于傳輸高速數(shù)據(jù)信號；FPGA主控模塊，通過共享總線與多個FPGA處理節(jié)點(diǎn)互連，該共享總線用于傳輸控制信號；PCI接口模塊，通過局部總線與FPGA主控模塊相連；時鐘模塊，與FPGA主控模塊相連，并由主控模塊控制，用于提供信號處理板的工作時鐘；電源模塊，用于提供信號處理板所需電壓。該信號處理板的多個FPGA處理節(jié)點(diǎn)的拓?fù)浣Y(jié)構(gòu)靈活，可以根據(jù)具體的應(yīng)用而進(jìn)行互聯(lián)結(jié)構(gòu)重構(gòu)。
文檔編號G06F13/40GK101819556SQ201010135630
公開日2010年9月1日 申請日期2010年3月26日 優(yōu)先權(quán)日2010年3月26日
發(fā)明者江培華, 王勝勇, 賴永青, 陶青長 申請人:北京經(jīng)緯恒潤科技有限公司