專利名稱：高速采樣及數(shù)字信號(hào)處理板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及兩種高速采樣及數(shù)字信號(hào)處理板，尤其涉及電力系統(tǒng)對(duì)模擬量信號(hào)雙路采樣和信號(hào)處理通信技術(shù)。
背景技術(shù)：
在現(xiàn)有技術(shù)中，電力自動(dòng)化設(shè)備所采用的數(shù)字信號(hào)采樣技術(shù)主要有幾種一是由一個(gè)中央處理單元(CPU)完成所有模擬量的單路采樣和邏輯計(jì)算，所有功能在一塊插件上完成。這種方式只適用于模擬量不多，系統(tǒng)要求不高的場(chǎng)合，單個(gè)元器件的損壞對(duì)系統(tǒng)影響不大。二是由多個(gè)中央處理單元(CPU)各自完成本身所需模擬量的采樣，分別進(jìn)行邏輯計(jì)算。CPU間的模擬采樣回路相對(duì)獨(dú)立，這種結(jié)構(gòu)方式有效的避免了單一元器件損壞影響裝置的性能，但只適用于模擬量較少，或模擬量確定的情況，不利于實(shí)現(xiàn)平臺(tái)性擴(kuò)展。三是由一塊或多塊板完成模擬量的采樣，通過同步總線實(shí)現(xiàn)同步采樣，通過串行總線發(fā)送到其他帶有中央處理單元(CPU)的插件，由CPU完成測(cè)量和邏輯計(jì)算。這種方式可以方便系統(tǒng)的擴(kuò)展，且在采樣回路還可以完成一定的共同的數(shù)值計(jì)算，減少各CPU的負(fù)擔(dān)，但由于是單路采樣，當(dāng)該數(shù)據(jù)采樣出錯(cuò)時(shí)，就會(huì)導(dǎo)致其后所有的邏輯計(jì)算出錯(cuò)，影響裝置的整體性能，且常規(guī)的串行總線(如CAN、ARCNET、RS485等)通信速率較慢，一般小于5M，不能滿足大型采集單元實(shí)時(shí)快速通信的要求。

發(fā)明內(nèi)容
本發(fā)明目的是，解決的現(xiàn)有技術(shù)問題，適用于模擬量較多的采集，且對(duì)系統(tǒng)要求高的場(chǎng)合，改進(jìn)系統(tǒng)的可靠性，在單個(gè)元器件的損壞對(duì)系統(tǒng)無大的影響，可以實(shí)現(xiàn)平臺(tái)性擴(kuò)展。數(shù)據(jù)采樣出錯(cuò)時(shí)，仍能其后的邏輯計(jì)算，不影響裝置的整體性能，本發(fā)明目的還在于能滿足大型采集單元實(shí)時(shí)快速通信的要求。
發(fā)明目的是這樣實(shí)現(xiàn)的一種高速采樣及數(shù)字信號(hào)處理板，其特征在于，在該板上集成了雙路獨(dú)立的低通回路、A/D轉(zhuǎn)換模塊、數(shù)字信號(hào)處理模塊、FPGA接口模塊，所述數(shù)字信號(hào)處理模塊上設(shè)有串口進(jìn)行數(shù)據(jù)交換，能夠?qū)崿F(xiàn)12個(gè)模擬量分兩組獨(dú)立的采樣，對(duì)這些信號(hào)進(jìn)行實(shí)時(shí)處理，并可校驗(yàn)兩組采樣數(shù)據(jù)的有效性，然后通過FPGA發(fā)送到各自的高速總線上。
本發(fā)明的技術(shù)方案還包括一種高速采樣及數(shù)字信號(hào)處理板，其特征在于，在該板上集成了雙路獨(dú)立的低通回路、A/D轉(zhuǎn)換模塊，雙路A/D模塊的輸出連接同一數(shù)字信號(hào)處理模塊和FPGA接口模塊，能夠?qū)崿F(xiàn)12個(gè)模擬量分兩組獨(dú)立的采樣，對(duì)這些信號(hào)進(jìn)行實(shí)時(shí)處理，并校驗(yàn)兩組采樣數(shù)據(jù)的有效性，然后通過FPGA發(fā)送到高速總線上。
多塊高速采樣及數(shù)字信號(hào)處理板能夠?qū)崿F(xiàn)同步采樣。其中所述的低通回路設(shè)計(jì)是采用不同工作電壓等級(jí)，所述的A/D轉(zhuǎn)換模塊設(shè)計(jì)是采用不同的輸入范圍和不同的工作電壓，所述的數(shù)字信號(hào)處理模塊能夠通過同步串口交換數(shù)據(jù)，所述的高速總線為串行總線，所述的高速采樣及數(shù)字信號(hào)處理板能夠?qū)崿F(xiàn)多塊同步采樣。具體的，所述的低通回路一路工作電壓為±12V(或±15V)，另一路工作電壓為5V，所述的A/D轉(zhuǎn)換模塊一路工作電壓為±12V(或±15V)和5V，模擬量輸入范圍為-10V～10V，另一路工作電壓為5V，模擬量輸入范圍為0V～5V，所述的數(shù)字信號(hào)處理模塊采用DSP，內(nèi)置程序和數(shù)據(jù)存儲(chǔ)空間，不需擴(kuò)展外圍設(shè)備，所述的同步串口為高速傳輸?shù)牡拇诨蚱胀ù?，?nèi)置在所述的FPGA內(nèi)，能夠?qū)崿F(xiàn)多塊處理板的同步采樣。
本發(fā)明特點(diǎn)是與已有技術(shù)相對(duì)照，不僅有效的避免了單一元器件損壞影響裝置的性能，還可進(jìn)行平臺(tái)性擴(kuò)展，同時(shí)還實(shí)現(xiàn)了多個(gè)高速采樣及數(shù)字信號(hào)處理板的同步采樣。
本發(fā)明可用于電力系統(tǒng)的各種繼電保護(hù)、穩(wěn)定控制和故障錄波器等需要同步采樣和快速實(shí)時(shí)處理的領(lǐng)域，兩種高速采樣及數(shù)字信號(hào)處理板可根據(jù)系統(tǒng)需要選擇使用，如對(duì)于高壓、超高壓、特高壓線路及主設(shè)備繼電保護(hù)裝置，超高壓、特高壓直流輸電系統(tǒng)保護(hù)和控制裝置，電力系統(tǒng)安全穩(wěn)定控制系統(tǒng)裝置等，除要求雙路采樣外，還需雙路邏輯決策的場(chǎng)合，必須選用第一種高速采樣及數(shù)字信號(hào)處理板。對(duì)于電力系統(tǒng)故障錄波器或記錄儀等裝置，只需雙路采樣，不需要雙路邏輯決策，則可選用第二種高速采樣及數(shù)字信號(hào)處理板。


圖1是高速采樣及數(shù)字信號(hào)處理板的模擬低通濾波部分，同一個(gè)信號(hào)(IN1+、IN1-)輸入到不同的運(yùn)算放大器，一個(gè)工作電壓為±12V(或±15V)，一個(gè)工作電壓為5V，輸入信號(hào)的范圍為-10V～+10V，工作電壓為±12V(或±15V)的運(yùn)算放大器輸出電壓范圍為-10V～+10V，工作電壓為5V的運(yùn)算放大器輸出電壓范圍為0V～5，輸出波形示意圖如圖2，IN為輸入信號(hào)，V1、V1’為兩個(gè)不同的輸出信號(hào)。不同的低通濾波采用不同的工作電壓，可有效防止運(yùn)算放大器的工作電源損壞對(duì)采樣數(shù)值的影響。
圖3、圖4為高速采樣及數(shù)字信號(hào)處理板的兩種原理結(jié)構(gòu)圖。
具體實(shí)施例方式裝置內(nèi)的小型電流、電壓互感器，將電力系統(tǒng)一次的電流、電壓轉(zhuǎn)換成一10V～+10V的電壓信號(hào)，考慮到小型電流、電壓互感器一般不會(huì)損壞，故不需雙重化配置，同一個(gè)電壓信號(hào)分別接到兩路不同工作電壓的濾波回路中，濾波回路如圖1所示，
不同的濾波輸出接至不同的模數(shù)轉(zhuǎn)換器件，輸出電壓范圍為-10V～+10V的接至一組模擬數(shù)字轉(zhuǎn)換器，12個(gè)模擬量共需兩片；輸出電壓范圍為0V～5V的接至另一組模擬數(shù)字轉(zhuǎn)換器，12個(gè)模擬量共需兩片。兩組模擬數(shù)字轉(zhuǎn)換器均為16位AD，每個(gè)器件6個(gè)模擬量采集通道，轉(zhuǎn)換時(shí)間為3us，最大采樣率可達(dá)250kSPS，模擬數(shù)字轉(zhuǎn)換器的精度和轉(zhuǎn)換速率均能滿足電力系統(tǒng)絕大部分的應(yīng)用要求。
如圖3所示，模數(shù)轉(zhuǎn)換器經(jīng)驅(qū)動(dòng)后分別接到DSP的16位數(shù)據(jù)總線上，由兩個(gè)DSP分別完成各自的采樣，由于DSP內(nèi)置程序和數(shù)據(jù)存儲(chǔ)空間，程序可直接寫入，不需擴(kuò)展外圍設(shè)備，提高了高速采樣及數(shù)字信號(hào)處理板的抗干擾性能。兩個(gè)DSP通過自身配置的同步串口通信，同步串口通信最大通信速率為9.375M，兩個(gè)DSP通過高速同步串口實(shí)時(shí)交換數(shù)據(jù)，校驗(yàn)同一模擬量在兩個(gè)輸入回路的采樣結(jié)果，比較其有效性，當(dāng)比較超過一定的范圍時(shí)，可給出告警信號(hào)。DSP將采樣的數(shù)值，經(jīng)過簡(jiǎn)單計(jì)算后，分別發(fā)送到各自的FPGA中，F(xiàn)PGA將接收到的數(shù)據(jù)，通過自定義的高速串行總線協(xié)議，發(fā)送到高速串行總線上，供其他CPU使用，高速串行總線可達(dá)40M通信速率，滿足多個(gè)高速采樣及數(shù)字信號(hào)處理板的實(shí)時(shí)通信要求，同時(shí)FPGA從高速串行總線提取同步信號(hào)，不斷調(diào)整采樣間隔，實(shí)現(xiàn)多塊高速采樣及數(shù)字信號(hào)處理板的同步采樣。
如圖4所示，兩組模數(shù)轉(zhuǎn)換器經(jīng)驅(qū)動(dòng)后都接到DSP的16位數(shù)據(jù)總線上，由一個(gè)DSP完成兩組模數(shù)轉(zhuǎn)換器共24路采樣，DSP比較同一模擬量在兩個(gè)輸入回路的采樣結(jié)果，檢驗(yàn)其有效性，當(dāng)比較超過一定的范圍時(shí)，可給出告警信號(hào)。DSP將采樣的數(shù)值，經(jīng)過簡(jiǎn)單計(jì)算后，發(fā)送到FPGA中，F(xiàn)PGA將接收到的數(shù)據(jù)，通過自定義的高速串行總線協(xié)議，發(fā)送到高速串行總線上，供其他CPU使用，同時(shí)FPGA從高速串行總線提取同步信號(hào)，不斷調(diào)整采樣間隔，實(shí)現(xiàn)多塊高速采樣及數(shù)字信號(hào)處理板的同步采樣。
如圖5所示，高速總線具有空閑狀態(tài)、數(shù)據(jù)傳送狀態(tài)、節(jié)點(diǎn)切換狀態(tài)三種狀態(tài)，每次都是從空閑狀態(tài)開始，當(dāng)數(shù)據(jù)傳輸?shù)亩〞r(shí)間隔到來的時(shí)候，總線進(jìn)入數(shù)據(jù)傳送狀態(tài)；數(shù)據(jù)傳送完畢進(jìn)入節(jié)點(diǎn)切換狀態(tài)；發(fā)送節(jié)點(diǎn)切換完畢，進(jìn)入新的節(jié)點(diǎn)的數(shù)據(jù)傳送狀態(tài)；所有節(jié)點(diǎn)的數(shù)據(jù)幀發(fā)送完畢，總線又回到空閑狀態(tài)。三種狀態(tài)周而復(fù)始，完成多塊高速采樣及數(shù)字信號(hào)處理板、CPU板間的數(shù)據(jù)交換。
權(quán)利要求
1.一種高速采樣及數(shù)字信號(hào)處理板，其特征在于，在該板上集成了雙路獨(dú)立的低通回路、A/D轉(zhuǎn)換模塊、數(shù)字信號(hào)處理模塊、FPGA接口模塊，所述數(shù)字信號(hào)處理模塊上設(shè)有串口進(jìn)行數(shù)據(jù)交換，實(shí)現(xiàn)模擬量分兩組獨(dú)立的采樣，對(duì)這些信號(hào)進(jìn)行實(shí)時(shí)處理，并可校驗(yàn)兩組采樣數(shù)據(jù)的有效性，然后通過FPGA發(fā)送到各自的高速總線上。
2.一種高速采樣及數(shù)字信號(hào)處理板，其特征在于，在該板上集成了雙路獨(dú)立的低通回路、A/D轉(zhuǎn)換模塊，雙路A/D模塊的輸出連接同一數(shù)字信號(hào)處理模塊和FPGA接口模塊，實(shí)現(xiàn)個(gè)模擬量分兩組獨(dú)立的采樣，對(duì)這些信號(hào)進(jìn)行實(shí)時(shí)處理，并校驗(yàn)兩組采樣數(shù)據(jù)的有效性，然后通過FPGA發(fā)送到高速總線上。
3.如權(quán)利要求1或2所述的高速采樣及數(shù)字信號(hào)處理板，其特征在于低通回路一路工作電壓為±12V或±15V，另一路工作電壓為5V。
4.如權(quán)利要求1或2所述的高速采樣及數(shù)字信號(hào)處理板，其特征在于A/D轉(zhuǎn)換模塊一路工作電壓為±12V或±15V和5V，模擬量輸入范圍為-10V～10V，另一路工作電壓為5V，模擬量輸入范圍為0V～5V。
5.如權(quán)利要求1或2所述的高速總線是一種同步傳輸?shù)拇锌偩€，其特征在于總線由控制信號(hào)、時(shí)鐘信號(hào)、數(shù)據(jù)信號(hào)組成，由主節(jié)點(diǎn)控制器發(fā)出的控制信號(hào)來自動(dòng)仲裁和控制總線的各個(gè)節(jié)點(diǎn)輪流發(fā)送數(shù)據(jù)，并將總線的狀態(tài)劃分為空閑狀態(tài)、切換狀態(tài)和數(shù)據(jù)傳送狀態(tài)。
全文摘要
高速采樣及數(shù)字信號(hào)處理板，在該板上集成了雙路獨(dú)立的低通回路、A/D轉(zhuǎn)換模塊、數(shù)字信號(hào)處理模塊、FPGA接口模塊，數(shù)字信號(hào)處理模塊能夠通過串口交換數(shù)據(jù)，能夠?qū)崿F(xiàn)12個(gè)模擬量分兩組獨(dú)立的采樣，對(duì)這些信號(hào)進(jìn)行實(shí)時(shí)處理，并可校驗(yàn)兩組采樣數(shù)據(jù)的有效性，然后通過FPGA發(fā)送到各自的高速總線上。另一種高速采樣及數(shù)字信號(hào)處理板，在該板上集成了雙路獨(dú)立的低通回路、A/D轉(zhuǎn)換模塊，單個(gè)數(shù)字信號(hào)處理模塊和FPGA接口模塊，能夠?qū)崿F(xiàn)12個(gè)模擬量分兩組獨(dú)立的采樣，對(duì)這些信號(hào)進(jìn)行實(shí)時(shí)處理，并校驗(yàn)兩組采樣數(shù)據(jù)的有效性，然后通過FPGA發(fā)送到高速總線上。多塊高速采樣及數(shù)字信號(hào)處理板能夠?qū)崿F(xiàn)同步采樣。
文檔編號(hào)G06F17/40GK1731335SQ20051004152
公開日2006年2月8日 申請(qǐng)日期2005年8月18日 優(yōu)先權(quán)日2005年8月18日
發(fā)明者李九虎, 鄭玉平, 馮亞東, 劉國(guó)偉 申請(qǐng)人:南京南瑞繼保電氣有限公司