專利名稱：存儲器模塊以及存儲器用輔助模塊的制作方法
技術領域：
本發(fā)明涉及一種存儲器模塊以及存儲器用輔助模塊。
背景技術：
以往，如下的存儲器模塊正在普及在基板上安裝多個半導體存儲器芯片并 進行布線，設置有用于與計算機連接的連接端子。在存儲器模塊所具備的存儲器具有 SDRAM (Synchronous Dynamic Random Access Memory :同步動態(tài)隨機存儲器)。在該 SDRAM 中，內(nèi)部被分割為多個存儲體，各存儲體能夠分別獨立地進行動作。在該SDRAM中，通過存 儲體地址、行地址、列地址來確定成為訪問對象的存儲器單元。在訪問存儲器單元時，計 算機所具備的存儲器控制器輸出這些存儲體地址、行地址以及列地址。此外，使用存儲體 地址用的信號線將存儲體地址輸入到SDRAM，使用共用的信號線將行地址和列地址輸入到 SDRAM。另外，行地址和列地址按照行地址、列地址的順序分成兩次被輸入到SDRAM。另外，伴隨著存儲器模塊中的存儲器的大容量化，存儲器單元的數(shù)量增加。因此， 為了確定成為訪問對象的存儲器單元而使用的表示存儲體地址所需的比特數(shù)、表示行地址 所需的比特數(shù)、表示列地址所需的比特數(shù)根據(jù)存儲器模塊中的存儲器的容量而發(fā)生變化。 例如，如果存儲體數(shù)變?yōu)閮杀?，則存儲體地址的比特數(shù)增加1比特。因此，在將具備大容量 的存儲器的存儲器模塊與計算機連接的情況下，如果該計算機所具備的存儲器控制器不支 持該存儲器模塊的容量，則該計算機只能訪問該存儲器模塊的一部分的存儲器單元。即、在 存儲器控制器所輸出的各地址的比特數(shù)與為了確定成為訪問對象的存儲器單元而使用的 各地址的比特數(shù)不匹配的情況下，存在如下問題計算機(存儲器控制器)只能訪問存儲器 模塊的一部分的存儲器單元。因此，提出一種技術方案，該技術即使不是在存儲器控制器所輸出的各地址的比 特數(shù)與為了確定成為訪問對象的存儲器單元而使用的各地址的比特數(shù)分別匹配的情況下， 也能夠訪問存儲器模塊的所有的存儲器單元。專利文獻1 日本特開2005_6四14號公報專利文獻2 日本特開2004-94785號公報

發(fā)明內(nèi)容
發(fā)明要解決的問題但是，即使利用上述以往技術，也存在無法使存儲器模塊正常地進行動作的情況。本發(fā)明是為了解決上述問題而完成的，其目的在于，即使不是在從存儲器控制器 輸出的存儲體地址的比特數(shù)、行地址的比特數(shù)以及列地址的比特數(shù)與為了確定成為訪問對 象的存儲器單元而使用的存儲體地址的比特數(shù)、行地址的比特數(shù)以及列地址的比特數(shù)分別 匹配的情況下，也能夠訪問存儲器模塊的所有存儲器單元，并且使存儲器模塊正常地進行 動作。此外，日本特開2005-6四14號公報和日本特開2004-94785號公報的公開內(nèi)容以及由巴比祿株式會社在日本國專利局申請的專利申請2008-261516號和專利申請 2008-174799號的公開內(nèi)容被編入本書說明用以參考。用于解決問題的方案本發(fā)明能夠實現(xiàn)以下方式或者應用例來解決上述問題中的至少一部分。[應用例1]一種存儲器模塊，具備存儲器，其具有多個存儲體，上述多個存儲體分別具備矩陣狀排列的多個存儲器 單元，上述存儲器根據(jù)所輸入的規(guī)定的比特數(shù)的存儲體地址、規(guī)定的比特數(shù)的行地址、規(guī)定 的比特數(shù)的列地址來確定成為訪問對象的存儲器單元；以及地址生成電路，其在⑴從存儲器控制器分別輸出的存儲體地址、行地址、列地址 的各比特數(shù)的總和與為了確定上述成為訪問對象的存儲器單元而分別使用的存儲體地址、 行地址、列地址的各比特數(shù)的總和相等，并且，(ii)從上述存儲器控制器輸出的行地址的 比特數(shù)比為了確定上述成為訪問對象的存儲器單元而使用的行地址的比特數(shù)多1比特，并 且，(iii)從上述存儲器控制器輸出的存儲體地址的比特數(shù)比為了確定上述成為訪問對象 的存儲器單元而使用的存儲體地址的比特數(shù)少1比特時，使用從上述存儲器控制器輸出的 行地址的最上位比特來生成對于確定上述成為訪問對象的存儲器單元來說所缺少的存儲 體地址的最上位比特，并將生成的該存儲體地址的最上位比特輸出到上述存儲器。應用例1的存儲器模塊在如下情況時能夠利用地址生成電路來生成對于確定成 為訪問對象的存儲器單元來說所缺少的存儲體地址的最上位比特，將該生成的存儲體地址 輸出到存儲器，該情況為(i)從存儲器控制器分別輸出的存儲體地址、行地址、列地址的 各比特數(shù)的總和與為了確定成為訪問對象的存儲器單元而分別使用的存儲體地址、行地 址、列地址的各比特數(shù)的總和相等，并且，(ii)從存儲器控制器輸出的行地址的比特數(shù)比為 了確定成為訪問對象的存儲器單元而使用的行地址比特數(shù)多1比特，并且，(iii)從存儲器 控制器輸出的存儲體地址的比特數(shù)比為了確定成為訪問對象的存儲器單元而使用的存儲 體地址的比特數(shù)少1比特。因此，即使不是在從存儲器控制器輸出的各地址的比特數(shù)與為 了確定成為訪問對象的存儲器單元而使用的各地址的比特數(shù)分別匹配的情況下，在上述條 件下也能夠從存儲器控制器訪問存儲器模塊的所有的存儲器單元，并且能夠使存儲器模塊 正常地進行動作。[應用例2]根據(jù)應用例1所述的存儲器模塊，其特征在于，上述地址生成電路具備寄存器，其臨時存儲從上述存儲器控制器輸出的行地址的最上位比特；輸出選擇部，其將從上述存儲器控制器輸出的行地址的最上位比特或者上述寄存 器所存儲的行地址的最上位比特作為對于確定上述成為訪問對象的存儲器單元來說所缺 少的存儲體地址的最上位比特并輸出到上述存儲器；以及命令分析部，其根據(jù)從上述存儲器控制器輸出的行地址選通信號、列地址選通信 號以及寫使能信號，對用于指定針對上述存儲器的訪問方法的命令進行分析，將分析后的 該命令輸出到上述寄存器以及上述輸出選擇部，其中，上述寄存器根據(jù)從上述命令分析部輸入的命令來對上述行地址的最上位比 特進行存儲以及重置，上述輸出選擇部根據(jù)從上述命令分析部輸入的命令來輸出從上述存儲器控制器
6輸出的行地址的最上位比特或者上述寄存器中所存儲的行地址的最上位比特。[應用例3]—種存儲器模塊，具備存儲器，其具有多個存儲體，上述多個存儲體分別具備矩陣狀排列的多個存儲器 單元，上述存儲器根據(jù)所輸入的規(guī)定的比特數(shù)的存儲體地址、規(guī)定的比特數(shù)的行地址、規(guī)定 的比特數(shù)的列地址來確定成為訪問對象的存儲器單元；以及地址生成電路，其在(i)從存儲器控制器分別輸出的存儲體地址、行地址、列地址 的各比特數(shù)的總和與為了確定上述成為訪問對象的存儲器單元而分別使用的存儲體地址、 行地址、列地址的各比特數(shù)的總和相等，并且，(ii)從上述存儲器控制器輸出的行地址的 比特數(shù)比為了確定上述成為訪問對象的存儲器單元而使用的行地址的比特數(shù)多1比特，并 且，(iii)從上述存儲器控制器輸出的列地址的比特數(shù)比為了確定上述成為訪問對象的存 儲器單元而使用的列地址的比特數(shù)少1比特時，使用從上述存儲器控制器輸出的行地址的 最上位比特來生成對于確定上述成為訪問對象的存儲器單元來說所缺少的列地址的最上 位比特，并將生成的該列地址的最上位比特輸出到上述存儲器。應用例3的存儲器模塊在如下情況時，能夠利用地址生成電路來生成對于確定成 為訪問對象的存儲器單元來說所缺少的列地址最上位比特，將該生成的列地址輸出到存儲 器(i)從存儲器控制器分別輸出的存儲體地址、行地址、列地址的各比特數(shù)的總和與為了 確定成為訪問對象的存儲器單元而分別的存儲體地址、行地址、列地址的各比特數(shù)的總和 相等，并且，(ii)從存儲器控制器輸出的行地址的比特數(shù)比為了確定成為訪問對象的存儲 器單元而使用的行地址比特數(shù)多1比特，并且，(iii)從存儲器控制器輸出的列地址的比特 數(shù)比為了確定成為訪問對象的存儲器單元而使用的列地址比特數(shù)少1比特。因此，即使不 是在從存儲器控制器輸出的各地址的比特數(shù)與為了確定成為訪問對象的存儲器單元而使 用的各地址的比特數(shù)分別匹配的情況下，在上述條件下也能夠從存儲器控制器訪問存儲器 模塊的所有的存儲器單元，并且能夠使存儲器模塊正常地進行動作。[應用例4]根據(jù)應用例3所述的存儲器模塊，其特征在于，上述地址生成電路具備寄存器，其臨時存儲從上述存儲器控制器輸出的行地址的最上位比特；輸出選擇部，其將從上述存儲器控制器輸出的行地址的最上位比特或者上述寄存 器所存儲的行地址的最上位比特作為對于確定上述成為訪問對象的存儲器單元來說所缺 少的列地址的最上位比特并輸出到上述存儲器；以及命令分析部，其根據(jù)從上述存儲器控制器輸出的行地址選通信號、列地址選通信 號以及寫使能信號，對用于指定針對上述存儲器的訪問方法的命令進行分析，將分析后的 該命令輸出到上述寄存器以及上述輸出選擇部，上述寄存器根據(jù)從上述命令分析部輸入的命令來對上述行地址的最上位比特進 行存儲以及重置，上述輸出選擇部根據(jù)從上述命令分析部輸入的命令來輸出從上述存儲器控制器 輸出的行地址的最上位比特或者上述寄存器中所存儲的行地址的最上位比特。[應用例5]根據(jù)應用例2或者4所述的存儲器模塊，其特征在于，上述寄存器在從上述存儲器控制器輸出的片選信號的下降沿確定從上述命令分 析部輸入的命令。
在應用例5的存儲器模塊中，從存儲器控制器輸出的片選信號被輸入到寄存器， 寄存器在該片選信號的下降沿確定從命令分析部輸入的命令，因此，與在時鐘信號的的上 升沿確定命令的情況相比，能夠在更早的時刻對從存儲器控制器輸出的行地址的最上位比 特進行存儲以及重置。[應用例6]根據(jù)應用例2或4所述的存儲器模塊，其特征在于，上述寄存器在從上述存儲器控制器輸出的時鐘信號的上升沿確定從上述命令分 析部輸入的命令。根據(jù)上述應用例5的存儲器模塊，寄存器在從存儲器控制器輸出的片選信號的下 降沿確定從命令分析部輸入的命令，因此，與在時鐘信號的的上升沿確定命令的情況相比， 能夠在更早的時刻對從存儲器控制器輸出的行地址的最上位比特進行存儲以及重置。但 是，在從命令分析部輸入的命令比片選信號更快速地進行變更的情況下，寄存器會出現(xiàn)無 法確定所有的命令的情況。在應用例6的存儲器模塊中，從存儲器控制器輸出的時鐘信號被輸入到寄存器， 寄存器在該時鐘信號的上升沿確定從命令分析部輸入的命令，因此，能夠在從命令分析部 輸入的命令比片選信號更快速地進行變更的情況下確定所有的命令。[應用例7]根據(jù)應用例2或4所述的存儲器模塊，其特征在于，上述命令分析部在 從上述存儲器控制器輸出的片選信號的下降沿進行上述命令的分析。在應用例7的存儲器模塊中，從存儲器控制器輸出的片選信號被輸入到命令分析 部，命令分析部能夠在該片選信號的下降沿進行命令的分析來確定命令，因此，與在時鐘信 號的上升沿進行命令的分析的情況相比，能夠在更早的時刻確定命令，并將確定后的命令 輸出到寄存器以及輸出選擇部。并且，寄存器以及輸出選擇部能夠按照確定后的命令進行 動作。[應用例8]根據(jù)應用例1至7中的任一項所述的存儲器模塊，其特征在于，還具備 開關，該開關用于在如下情況時切斷來自上述地址生成電路的輸出，該情況為從上述存儲 器控制器分別輸出的存儲體地址、行地址、列地址的各比特數(shù)與分別為了確定成為上述訪 問對象的存儲器單元而分別使用的存儲體地址、行地址、列地址的各比特數(shù)相等。在應用例8的存儲器模塊中，通過切換上述開關，在從存儲器控制器輸出的各地 址的比特數(shù)與為了確定成為訪問對象的存儲器單元而使用的各地址的比特數(shù)分別匹配時 切斷來自地址生成電路的輸出，在不匹配時，能夠將由地址生成電路生成的地址輸出到存 儲器。[應用例9]一種存儲器用輔助模塊，該存儲器用輔助模塊與存儲器模塊、存儲器 控制器相連接，對上述存儲器控制器和上述存儲器模塊之間的信號和數(shù)據(jù)的交換進行中 繼，該存儲器模塊具備存儲器，該存儲器具有多個存儲體，上述多個存儲體分別具備矩陣狀 排列的多個存儲器單元，上述存儲器根據(jù)所輸入的規(guī)定的比特數(shù)的存儲體地址、規(guī)定的比 特數(shù)的行地址以及規(guī)定的比特數(shù)的列地址來確定成為訪問對象的存儲器單元，該存儲器用 輔助模塊在如下情況時被使用(i)從上述存儲器控制器分別輸出的存儲體地址、行地址、 列地址的各比特數(shù)的總和與為了確定上述成為訪問對象的存儲器單元而分別使用的存儲 體地址、行地址、列地址的各比特數(shù)的總和相等，并且，(ii)從上述存儲器控制器輸出的行 地址的比特數(shù)比為了確定上述成為訪問對象的存儲器單元而使用的行地址的比特數(shù)多1比特，并且，(iii)從上述存儲器控制器輸出的存儲體地址的比特數(shù)比為了確定上述成為訪 問對象的存儲器單元而使用的存儲體地址的比特數(shù)少1比特，該存儲器用輔助模塊具備地址生成電路，該地址生成電路使用從上述存儲器控制 器輸出的行地址的最上位比特來生成對于確定上述成為訪問對象的存儲器單元來說所缺 少的存儲體地址的最上位比特，將生成的該存儲體地址的最上位比特輸出到上述存儲器。在應用例9的存儲器用輔助模塊中，在如下情況時能夠利用地址生成電路來生成 對于確定成為訪問對象的存儲器單元來說所缺少的存儲體地址的最上位比特，將該生成的 存儲體地址輸出到存儲器模塊，該情況為(i)從存儲器控制器分別輸出的存儲體地址、行 地址、列地址的各比特數(shù)的總和與為了確定成為訪問對象的存儲器單元而分別使用的存儲 體地址、行地址、列地址的各比特數(shù)的總和相等，并且，(ii)從存儲器控制器輸出的行地址 的比特數(shù)比為了確定成為訪問對象的存儲器單元而使用的行地址的比特數(shù)多1比特，并 且，(iii)從存儲器控制器輸出的存儲體地址的比特數(shù)比為了確定成為訪問對象的存儲器 單元而使用的存儲體地址的比特數(shù)少1比特。因此，即使不是在從存儲器控制器輸出的各 地址的比特數(shù)與為了確定成為訪問對象的存儲器單元而使用的各地址的比特數(shù)分別匹配 的情況下，在上述條件下也能夠從存儲器控制器訪問存儲器模塊的所有的存儲器單元，并 且能夠使存儲器模塊正常地進行動作。此外，對應用例9的存儲器用輔助模塊中的地址生 成電路也能夠與應用例1的存儲器模塊中的地址生成電路同樣地應用之前示出各種附加 元件。[應用例10]—種存儲器用輔助模塊，該存儲器用輔助模塊與存儲器模塊、存儲 器控制器相連接，對上述存儲器控制器和上述存儲器模塊之間的信號和數(shù)據(jù)的交換進行中 繼，該存儲器模塊具備存儲器，該存儲器具有多個存儲體，上述多個存儲體分別具備矩陣狀 排列的多個存儲器單元，上述存儲器根據(jù)所輸入的規(guī)定的比特數(shù)的存儲體地址、規(guī)定的比 特數(shù)的行地址以及規(guī)定的比特數(shù)的列地址來確定成為訪問對象的存儲器單元，該存儲器用 輔助模塊在如下情況時被使用(i)從上述存儲器控制器分別輸出的存儲體地址、行地址、 列地址的各比特數(shù)的總和與為了確定上述成為訪問對象的存儲器單元而分別使用的存儲 體地址、行地址、列地址的各比特數(shù)的總和相等，并且，(ii)從上述存儲器控制器輸出的行 地址的比特數(shù)比為了確定上述成為訪問對象的存儲器單元而使用的行地址的比特數(shù)多1 比特，并且，(iii)從上述存儲器控制器輸出的列地址的比特數(shù)比為了確定上述成為訪問對 象的存儲器單元而使用的列地址的比特數(shù)少1比特，該存儲器用輔助模塊具備地址生成電路，該地址生成電路使用從上述存儲器控制 器輸出的行地址的最上位比特來生成對于確定成為上述訪問對象的存儲器單元來說所缺 少的列地址的最上位比特，將生成的該列地址的最上位比特輸出到上述存儲器。在應用例10的存儲器用輔助模塊中，在如下情況時能夠利用地址生成電路來生 成對于確定成為訪問對象的存儲器單元來說所缺少的列地址的最上位比特，將該生成的列 地址輸出到存儲器模塊，該情況為(i)從存儲器控制器分別輸出的存儲體地址、行地址、 列地址的各比特數(shù)的總和與為了確定成為訪問對象的存儲器單元而分別使用的存儲體地 址、行地址、列地址的各比特數(shù)的總和相等，并且，(ii)從存儲器控制器輸出的行地址的比 特數(shù)比為了確定成為訪問對象的存儲器單元而使用的行地址比特數(shù)多1比特，并且，(iii) 從存儲器控制器輸出的列地址的比特數(shù)比為了確定成為訪問對象的存儲器單元而使用的列地址的比特數(shù)少1比特。因此，即使不是在從存儲器控制器輸出的各地址的比特數(shù)與為 了確定成為訪問對象的存儲器單元而使用的各地址的比特數(shù)分別匹配的情況下，在上述條 件下也能夠從存儲器控制器訪問存儲器模塊的所有的存儲器單元，并且能夠使存儲器模塊 正常地進行動作。此外，對應用例10的存儲器用輔助模塊中的地址生成電路也可以與應用 例3的存儲器模塊中的地址生成電路同樣地應用之前示出的各種附加元件。本發(fā)明能夠適當?shù)亟M合上述各個特征的一部分來進行構成。例如，構成具備應用 例1的存儲器模塊中的地址生成電路以及應用例3的存儲器模塊中的地址生成電路雙方的 存儲器模塊，也可以適當?shù)剡x擇性地使用兩者。下面，參照附圖，詳細說明本申請的發(fā)明的優(yōu)選實施例，了解本申請的發(fā)明的上述 目的以及其他目的、結構、效果。


圖1是表示作為本發(fā)明的第一實施例的存儲器模塊100的概要結構的說明圖。圖2是表示作為本發(fā)明的第一實施例的存儲器模塊100的概要結構的說明圖。圖3是表示512Mbit(64MwordX8bit)的DDR2SDRAM的存儲體結構的說明圖。圖 4 是表示 lGbit(64MwordX 16bit)的 DDR2SDRAM(SDRAM 110)的存儲體結構的 說明圖。圖5是表示存儲器模塊100中的初始化例程的流程圖。圖6是表示存儲器模塊100中的通常動作例程的一例的流程圖。圖7是表示作為本發(fā)明的第二實施例的存儲器用輔助模塊200的概要結構的說明 圖。圖8是表示作為第一變形例的存儲器模塊100B的概要結構的說明圖。圖9是表示作為第二變形例的存儲器模塊100C的概要結構的說明圖。圖10是表示存儲器模塊100C的效果的說明圖。
具體實施例方式下面，基于實施例說明本發(fā)明的實施方式。A.第一實施例圖1和圖2是表示作為本發(fā)明的第一實施例的存儲器模塊100的概要結構的說明 圖。圖1中示出了存儲器模塊100與存儲器控制器10相連接時的狀態(tài)。另外，在圖2中示 出了存儲器模塊100與存儲器控制器12相連接時的狀態(tài)。后面說明它們的差異。如圖所示，該存儲器模塊100具備SDRAM 110以及地址生成電路120。在本實施 例中，使用 lGbit(64MwordX16bit)的 DDR2 (Double Data Rate 2 雙倍數(shù)據(jù)流 2) SDRAM 作 為SDRAM 110。如后所述，該SDRAM 110的內(nèi)部被分割為八個存儲體，各存儲體能夠分別獨 立地進行動作。并且，在SDRAM 110中輸入3比特的存儲體地址(ΒΑ0 BA2)、13比特的行 地址(AO A12)、10比特的列地址(AO A9)，根據(jù)這些地址來確定成為訪問對象的存儲 器單元。行地址和列地址使用共用的信號線按照行地址、列地址的順序分成兩次被輸入到 SDRAM 100。因此，在本說明書中，行地址(例如AO Al2)和列地址(例如AO A9)在附 圖標記的首位上附加了相同的“A”。
此外，SDRAM 110中除了輸入有上述各地址之外，還輸入有片選信號(CS)、行地址 選通信號(RAS)、列地址選通信號(CAS)、寫使能信號(WE)、未圖示的時鐘信號、在時鐘使能 信號等的SDRAM 110的動作中所使用的各種信號。另外，存儲器模塊100還具備用于在存 儲器控制器與SDRAM 110之間進行數(shù)據(jù)的輸入輸出的未圖示的數(shù)據(jù)輸入輸出引腳和布線。如圖1和圖2所示，本實施例的存儲器模塊100能夠與存儲器控制器10或者存儲 器控制器12相連接。圖 1 所示的存儲器控制器 10 支持 lGbit(64MwordX 16bit)的 DDR2SDRAM(SDRAM 110)，如圖1所示，輸出3比特的存儲體地址(ΒΑ0 BA2)、13比特的行地址(AO A12)、10 比特的列地址(AO A9)等。即、從存儲器控制器10輸出的各地址的比特數(shù)與為了確定成 為訪問對象的存儲器單元而使用的各地址的比特數(shù)匹配。另一方面，圖2所示的存儲器控制器12的內(nèi)部被分割為四個存儲體，支持 512Mbit(64MwordX8bit)的DDR2SDRAM，如圖2所示，輸出2比特的存儲體地址(BA0、BA1)、 14比特的行地址(AO A13)、10比特的列地址(AO A9)等。即、從存儲器控制器12輸 出的各地址的比特數(shù)與為了確定成為訪問對象的存儲器單元而使用的各地址的比特數(shù)不 匹配。其中，從存儲器控制器12輸出的各地址的比特數(shù)的總和與在SDRAM 100中為了確定 成為訪問對象的存儲器單元而使用的各地址的比特數(shù)的總和相等。另外，從存儲器控制器 12輸出的行地址的比特數(shù)(14比特)比為了確定成為訪問對象的存儲器單元而使用的行 地址的比特數(shù)(13比特)多1比特。從存儲器控制器12輸出的存儲體地址的比特數(shù)O比 特)比為了確定成為訪問對象的存儲器單元而使用的存儲體地址的比特數(shù)(3比特)少1 比特。在存儲器模塊100與存儲器控制器12相連接時，存儲器模塊100所具備的地址生成 電路120用于消除從存儲器控制器12輸出的各地址與被輸入到SDRAM 110的各地址的比 特數(shù)的不匹配。如圖1和圖2所示，地址生成電路120具備寄存器122、輸出選擇部124、開關1 以及命令分析部128。此外，根據(jù)用戶的操作，開關1 被切換為導通/關斷。具體地說，如 圖1所示，在用戶將存儲器模塊100與存儲器控制器10相連接時，根據(jù)用戶的操作而開關 126被設為關斷。其結果是，從地址生成電路120向SDRAM 110的輸出被切斷。另外，如圖 2所示，在用戶將存儲器模塊100與存儲器控制器12相連接時，根據(jù)用戶的操作而開關1 被設為導通。其結果是，能夠從地址生成電路120向SDRAM110進行輸出。命令分析部1 根據(jù)從存儲器控制器12輸出的行地址選通信號(RAQ、列地址選 通信號(CAS)以及寫使能信號(WE)來對指定對于SDRAM 110的訪問方法的命令進行分析， 將分析后的命令輸出到寄存器122以及輸出選擇部124。該命令是用于SDRAM的動作控制 的眾所周知的命令。作為該命令例如可以列舉出全部存儲體預充電、指定存儲體預充電、 刷新、模式寄存器設置、激活、讀、寫等。寄存器122根據(jù)從命令分析部1 輸入的命令來對從存儲器控制器輸出的行地址 的最上位比特(具體地說，是從輸出14比特的行地址的存儲器控制器12輸出的Al； )進行 臨時存儲或者重置。另外，在寄存器122中輸入有片選信號(CS)，寄存器122在所輸入的片 選信號(⑶)的下降沿對從命令分析部1 輸入的命令進行確定。此外，如后所述，存儲器 控制器12將SDRAM 110的八個存儲體作為四個存儲體進行處理。因此，雖然在圖1、2中省 略了詳細圖示，但是，在地址生成電路120中具備與它們分別對應的四個寄存器122。
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輸出選擇部IM根據(jù)從命令分析部1 輸入的命令，將從存儲器控制器輸出的行 地址的最上位比特(具體地說，是從輸出14比特的行地址的存儲器控制器12輸出的A13) 或者寄存器122中所存儲的行地址的最上位比特作為對于確定成為訪問對象的存儲器單 元來說所缺少的最上位比特的存儲體地址(BA2)輸出到SDRAM 110。此外，如上所述，在存儲器模塊100與存儲器控制器10相連接時，開關1 被設為 關斷(參照圖1)。并且，在存儲器模塊100與存儲器控制器12相連接時，開關1 被設為 導通(參照圖2、。因此，僅在存儲器模塊100與存儲器控制器12連接時，行地址的最上位 比特作為存儲體地址的最上位比特(BA2)被輸出到SDRAM 110。存儲器模塊100具備這種地址生成電路120和開關126，由此，與存儲器模 塊100連接于存儲器控制器10的情況相同，在存儲器模塊100連接于不支持SDRAM 110(lGbit(64MwordX 16bit)的DDR2SDRAM)的存儲器控制器12的情況下，所有為了確定成 為訪問對象的存儲器單元而使用的各地址也被輸入到SDRAM110。因此，SDRAM 110能夠正 常地進行動作。圖3是表示512Mbit (64MwordX8bit)的DDR2SDRAM的存儲體結構的說明圖。圖3 所示的SDRAM是具有與圖1和圖2的說明中所使用的SDRAM 110不同的結構的SDRAM，并且 是存儲器控制器12(圖幻所支持的SDRAM。如圖所示，SDRAM的內(nèi)部被分割為四個存儲體 (BankO Bank； )。此外，每個存儲體具備未圖示的行解碼器、列解碼器、檢測放大器等以使 各存儲體能夠分別進行動作。并且，存儲器控制器12根據(jù)2比特的存儲體地址BA0、BA1來 從四個存儲體中確定具有成為訪問對象的存儲器單元的存儲體，并且，根據(jù)行地址(AO A13)以及列地址(AO A9)來確定已被確定了的存儲體內(nèi)的存儲器單元(參照圖2)。圖4是表示lGbit(64MwordX 16bit)的DDR2SDRAM的存儲體結構的說明圖。圖4 所示的SDRAM是圖1和圖2的說明中所使用的SDRAM 110，并且是存儲器控制器10(圖1) 所支持的SDRAM。如圖所示，SDRAM的110的內(nèi)部被分割為八個存儲體(BankO Bank7)。 此外，每個存儲體具備未圖示的行解碼器、列解碼器、檢測放大器等以使各存儲體能夠分別 獨立地進行動作。在將圖4所示的SDRAM 110直接與存儲器控制器12相連接、即不通過地址生成電 路120而與存儲器控制器12相連接的情況下，如之前所說明的那樣，從存儲器控制器12輸 出的各地址的比特數(shù)(存儲體地址2比特，行地址14比特，列地址10比特)與為了確定 成為訪問對象的存儲器單元而使用的各地址的比特數(shù)(存儲體地址3比特，行地址13比 特，列地址10比特)不匹配。因此，存儲器控制器12無法使SDRAM 110正常地進行動作。本實施例的存儲器模塊100除了具備圖4所示的Kibit (64MwordX 16bit) 的DDR2SDRAM之外，還具備之前所說明的地址生成電路120(參照圖1和圖2)。因 此，存儲器控制器12與連接有存儲器模塊時相同，能夠訪問存儲器模塊100所具備的 SDRAM 110(參照圖2)，該存儲器模塊具備如圖3所示的、內(nèi)部被分割為四個存儲體的、 512Mbit(64MwordX8bit)的 DDR2SDRAM。S卩、在本實施例中，輸出2比特的存儲體地址的存儲器控制器12通過地址生成電 路120，能夠將由SDRAM 110的內(nèi)部的BankO與Bank4構成的塊作為一個存儲體來處理。同 樣，能夠將由Bankl與Bank5構成的塊作為一個存儲體來處理。能夠將由Bank2與Bank6 構成的塊作為一個存儲體來處理。能夠將由Bank3與Bank7構成的塊作為一個存儲體來處
12理。其結果是，存儲器控制器12能夠將SDRAM 110的八個存儲體(BankO Bank7)作為四 個存儲體來處理。例如，在從存儲器控制器12輸出的存儲體地址BA0、BA1分別為BAO = 0、BA1 = 0 的情況下，存儲器控制器12將由BankO與Bank4構成的塊作為一個存儲體來處理。另一方 面，在SDRAM 110中，根據(jù)從存儲器控制器12輸出的存儲體地址BO、Bl來確定塊，并且，根 據(jù)從地址生成電路120(輸出選擇部124)輸出的存儲體地址BA2(從存儲器控制器12輸出 的行地址的最上位比特Al； )來確定塊內(nèi)的某一個存儲體。圖5是表示存儲器模塊100中的初始化例程的流程圖。每次存儲器模塊100接通 電源時執(zhí)行該初始化例程。在此，對存儲器模塊100連接于存儲器控制器12時(參照圖2) 的初始化例程進行說明。首先，當從存儲器控制器12發(fā)出“全部存儲體預充電”命令時，SDRAM 110進行全 部存儲體的預充電(步驟S100)。這時，地址生成電路120所具備的寄存器122(參照圖2) 的值被重置為零。接下來，當從存儲器控制器12發(fā)出“刷新”命令時，SDRAM 110進行刷新 動作(步驟S110)。接下來，當從存儲器控制器12發(fā)出“模式寄存器設置”命令時，SDRAM 110按照所輸入的地址的比特排列，來對動作模式進行切換(步驟S120)。這時，地址生成 電路120所具備的輸出選擇部124(參照圖2)將寄存器122的值(零)作為BA2輸出到 SDRAM 110。通過以上動作，初始化例程結束，SDRAM 110為空閑狀態(tài)。圖6是表示存儲器模塊100中的通常動作例程的一例的流程圖。在上述初始化例 程結束之后執(zhí)行該通常動作例程。在此，對存儲器模塊100連接于存儲器控制器12時的通 常動作例程進行說明。首先，當從存儲器控制器12發(fā)出“激活”命令時，根據(jù)從存儲器控制器12輸出的 存儲體地址BAO、BAl、行地址AO A12以及從地址生成電路120所具備的輸出選擇部IM 輸出的存儲體地址BA2(從存儲器控制器12輸出的行地址的最上位比特A13)(參照圖2) 來激活SDRAM 110(步驟S200)。此時，地址生成電路120所具備的寄存器122對從存儲器 控制器12輸出的行地址的最上位比特A13進行存儲。接下來，當從存儲器控制器12發(fā)出“讀”命令或“寫”命令時，SDRAM 110讀取來自 被確定為訪問對象的存儲器單元的數(shù)據(jù)或者向被確定為訪問對象的存儲器單元寫入數(shù)據(jù) (步驟S210)。讀取來自該存儲器單元的數(shù)據(jù)或者向存儲器單元寫入數(shù)據(jù)是通過如下方式 來進行的根據(jù)從存儲器控制器12輸出的存儲體地址BAO、BA1、列地址AO A9以及從地 址生成電路120所具備的輸出選擇部IM輸出的存儲體地址BA2(寄存器122中所存儲的 行地址的最上位比特Al； )來確定作為訪問對象的存儲器單元。接下來，當從存儲器控制器12發(fā)出“指定存儲體預充電”命令時(步驟S220 是)， SDRAM 110進行被指定的存儲體的預充電(步驟S230)。存儲體的預充電通過如下方式進 行根據(jù)從存儲器控制器12輸出的存儲體地址BA0、BA1以及從地址生成電路120所具備的 輸出選擇部1 輸出的存儲體地址BA2(寄存器122中所存儲的行地址的最上位比特A13) 來確定存儲體。另外，當從存儲器控制器12發(fā)出“全部存儲體預充電”命令時(步驟S220 是)，SDRAM 110進行全部存儲體的預充電(步驟S230)。此時，地址生成電路120所具備 的寄存器122的值被重置為零。當步驟S230的動作結束時，SDRAM 110為空閑狀態(tài)。另一方面，接著步驟S210之后，在從存儲器控制器12發(fā)出“讀”命令或者“寫”命令的情況下(步驟S220 否)，返回步驟S210。根據(jù)以上所說明的第一實施例的存儲器模塊100，(i)從存儲器控制器12輸出的 存儲體地址的比特數(shù)O比特)、行地址的比特數(shù)(14比特)、列地址的比特數(shù)(10比特)的 總和06比特)與為了確定成為訪問對象的存儲器單元而使用的存儲體地址的比特數(shù)(3 比特)、行地址的比特數(shù)(13比特)、列地址的比特數(shù)(10比特)的總和(26比特)相等，并 且，(ii)從存儲器控制器12輸出的行地址的比特數(shù)(14比特)比為了確定成為訪問對象 的存儲器單元而使用的行地址的比特數(shù)(13比特)多1比特，并且，(iii)從存儲器控制器 12輸出的存儲體地址的比特數(shù)O比特)比為了確定成為訪問對象的存儲器單元而使用的 存儲體地址的比特數(shù)(3比特)少1比特，在以上情況時進行如下處理。即、能夠利用地址 生成電路120生成對于確定成為訪問對象的存儲器單元來說所缺少的最上位比特的存儲 體地址BA2，將該生成的存儲體地址BA2輸出到SDRAM 110。因此，即使不是在從存儲器控 制器輸出的各地址的比特數(shù)與為了確定成為訪問對象的存儲器單元的而使用各地址的比 特數(shù)分別匹配的情況下，在上述條件下也能夠從存儲器控制器訪問存儲器模塊100的所有 存儲器單元，并且能夠使存儲器模塊100正常地進行動作。B.第二實施例圖7是表示作為本發(fā)明的第二實施例的存儲器用輔助模塊200的概要結構的說明 圖。該存儲器用輔助模塊200是在用戶想要利用不支持SDRAM 110的存儲器控制器12 使存儲器模塊100A所具備的SDRAM 110進行動作的情況下使用的。如圖7所示，存儲器用 輔助模塊200與存儲器控制器12和存儲器模塊100A相連接，對存儲器控制器12與存儲器 模塊100A之間的信號以及數(shù)據(jù)的交換進行中繼。并且，存儲器模塊100A是從第一實施例 的存儲器模塊100(參照圖1、圖幻中去掉地址生成電路120而得的存儲器模塊。存儲器模 塊100A的其他部分與第一實施例的存儲器模塊100相同。存儲器用輔助模塊200是具備第一實施例的存儲器模塊100中的地址生成電路 120的適配器。并且，存儲器用輔助模塊200是在利用存儲器控制器12使存儲器模塊100A 進行動作時所連接的模塊。因此，存儲器用輔助模塊200所具備的地址生成電路120不具備 第一實施例的存儲器模塊100所具備的地址生成電路120中的開關126(參照圖1、圖2)。 存儲器用輔助模塊200所具備的地址生成電路120的其他部分與第一實施例的存儲器模塊 100所具備的地址生成電路120相同。此外，在第二實施例中，存儲器模塊100A所具備的SDRAM110以及存儲器用輔助模 塊200所具備的地址生成電路120的動作與第一實施例的存儲器模塊100所具備的SDRAM 110以及地址生成電路120的動作相同。因此，在本實施例中，省略對這些動作的說明。根據(jù)以上所說明的第二實施例的存儲器用輔助模塊200，在以下情況下，能夠利用 地址生成電路120生成對于確定成為訪問對象的存儲器單元來說所缺少的最上位比特的 存儲體地址BA2，并將所生成的存儲體地址BA2輸出到存儲器模塊100A。該以下情況是指滿 足以下條件(i)、(ii)以及(iii)的情況。(i)從存儲器控制器12輸出的存儲體地址的比 特數(shù)O比特)、行地址的比特數(shù)(14比特)、列地址的比特數(shù)(10比特)的總和06比特) 與為了確定成為訪問對象的存儲器單元的而使用存儲體地址的比特數(shù)(3比特)、行地址的 比特數(shù)(13比特)、列地址的比特數(shù)(10比特)的總和06比特)相等。(ii)從存儲器控制器12輸出的行地址的比特數(shù)比為了確定成為訪問對象的存儲器單元而使用的行地址的 比特數(shù)多1比特。(iii)從存儲器控制器12輸出的存儲體地址的比特數(shù)比為了確定成為訪 問對象的存儲器單元而使用的存儲體地址的比特數(shù)少1比特。根據(jù)第二實施例的存儲器用輔助模塊200，在滿足上述條件的情況下，能夠利用地 址生成電路120生成對于確定成為訪問對象的存儲器單元來說所缺少的最上位比特的存 儲體地址BA2，并將該生成的存儲體地址BA2輸出到存儲器模塊100A。因此，即使不是在從 存儲器控制器輸出的各地址的比特數(shù)與用于確定成為訪問對象的存儲器單元的各地址的 比特數(shù)分別匹配的情況下，在上述條件下也能夠從存儲器控制器訪問存儲器模塊100A的 所有的存儲器單元，并且能夠使存儲器模塊100A正常地進行動作。C.變形例以上，對本發(fā)明的幾個實施方式進行了說明，但是，本發(fā)明并不被這些實施方式所 限定，在不脫離其宗旨的范圍內(nèi)能夠以各種方式進行實施。例如，能夠進行以下這種變形。Cl.變形例 1 圖8是表示作為第一變形例的存儲器模塊100B的概要結構的說明圖。在之前所 說明的第一實施例的存儲器模塊100(參照圖1、圖幻中，向地址生成電路120所具備的寄 存器122輸入片選信號(CS)，寄存器122在所輸入的片選信號(⑶)的下降沿確定從命令分 析部128輸入的命令。與此相對，在本實施例的存儲器模塊100B中，向地址生成電路120B 所具備的命令分析部128B輸入片選信號(⑶)。命令分析部128B在所輸入的片選信號(CS) 的下降沿進行命令分析并對命令進行確定，將確定后的命令輸出到寄存器122B以及輸出 選擇部1 。變形例1的存儲器模塊100B的其他部分與第一實施例的存儲器模塊100相同。通 過本變形例的存儲器模塊100B也能夠得到與第一實施例的存儲器模塊100相同的效果。此外，在上述第一實施例的存儲器模塊100以及本變形例的存儲器模塊100B中， 在片選信號(CS)的下降沿進行命令的確定。但是，本發(fā)明并不限于此，例如，也可以向寄存 器122或者命令分析部128B輸入時鐘信號來替代片選信號(CS)，在所輸入的時鐘信號的上 升沿進行命令的確定。其中，寄存器122或者命令分析部128B通過在片選信號(⑶)的下 降沿進行命令的確定，與在時鐘信號的上升沿進行命令的確定相比，能夠在更早的時刻對 命令進行確定，從而使寄存器122、122B或輸出選擇部IM進行動作。C2.變形例 2 圖9是表示作為第二變形例的存儲器模塊100C的概要結構的說明圖。在之前所 說明的第一實施例的存儲器模塊100(參照圖1、圖幻中，向地址生成電路120所具備的寄 存器122輸入片選信號(CS)，寄存器122在所輸入的片選信號(⑶)的下降沿對從命令分析 部1 輸入的命令進行確認。與此相對，在本變形例的存儲器模塊100C中，向地址生成電 路120C所具備的寄存器122C輸入時鐘信號(CLK)以及片選信號(CS)。寄存器122C在所 輸入的時鐘信號(CLK)的上升沿對從命令分析部128C輸入的命令進行確定，將確定了的命 令輸出到輸出選擇部124。此外，片選信號(CS)也可以被輸入到命令分析部128C來替代寄 存器122C。另外，本變形例的存儲器模塊100C中的地址生成電路120C具備開關126C來替代 第一實施例的存儲器模塊100中的開關126(參照圖1、圖2)。并且。在該開關126C中，根據(jù)存儲器模塊100C是與存儲器控制器10 (支持Kibit (64MwordX 16bit)的DDR2SDRAM) 連接還是與存儲器控制器12 (支持512Mbit (64MwordX8bit)的DDR2SDRAM)連接來切換接 點。變形例2的存儲器模塊100C的其他部分與第一實施例的存儲器模塊100相同。通過本變形例的存儲器模塊100C也能夠得到與第一實施例的存儲器模塊100相 同的效果。此外，根據(jù)本變形例的存儲器模塊100C還能夠起到以下所說明的效果。圖10是表示存儲器模塊100C的效果的說明圖。圖10的(a)示出了在第一實施例 的存儲器模塊100(參照圖1、圖幻中被輸入到地址生成電路所具備的寄存器中的各信號的 時序圖。如圖10的(a)所示，每次切換輸入到寄存器122中的命令地址(RAS、CAS、TO)，片 選信號(CS)也進行切換，在這種情況下，利用第一實施例的存儲器模塊100，能夠使SDRAM 110正常地進行動作。即、在圖示的例中，寄存器122能夠在時刻tl以及時刻t2時的片選 信號(CS)的各下降沿分別確定“命令A”以及“命令B”。但是，在片選信號(CS)的下降沿進行命令的確定的情況下，如圖10的(b)所示， 在圖示的時刻tl t2之間，即在片選信號(CS)的下降沿之間多次(在圖示的例中為兩次) 切換命令地址的情況下，產(chǎn)生寄存器122無法確定的命令。即在圖示的例中，寄存器122無 法確定“命令B”。圖10的(c)示出了在變形例2的存儲器模塊100C(參照圖9)中被輸入到地址生 成電路所具備的寄存器122C中的各信號的時序圖。在變形例2的存儲器模塊100C中，寄 存器122C在時鐘信號(CLK)的上升沿對從命令分析部128C輸入的命令進行確定。因此， 即使在片選信號(CS)的下降沿之間多次切換命令地址的情況下，也能夠可靠地對各命令 進行確定。即在圖示的例中，在時刻tl、t2、t3時的時鐘信號(CLK)的各上升沿能夠分別對 “命令A” “命令B” “命令C”進行確定。C3.變形例 3:例如，在上述實施例中，對如下方式進行了說明(a)從存儲器控制器輸出的存儲 體地址的比特數(shù)、行地址的比特數(shù)、列地址的比特數(shù)的總和與為了確定成為訪問對象的存 儲器單元的而使用存儲體地址的比特數(shù)、行地址的比特數(shù)、列地址的比特數(shù)的總和相等，并 且，(b)從存儲器控制器輸出的行地址的比特數(shù)比為了確定成為訪問對象的存儲器單元而 使用的行地址的比特數(shù)多1比特，并且，(c)從存儲器控制器輸出的存儲體地址的比特數(shù)比 為確定成為訪問對象的存儲器單元而使用的存儲體地址的比特數(shù)少1比特。但是，本發(fā)明 并不限于此。雖然省略了圖示以及詳細的說明，但是，本發(fā)明也能夠應用于如下情況從存儲器 控制器輸出的存儲體地址的比特數(shù)、行地址的比特數(shù)、列地址的比特數(shù)的總和與為了確定 成為訪問對象而使用的存儲器單元的存儲體地址的比特數(shù)、行地址的比特數(shù)、列地址的比 特數(shù)的總和相等，并且，從存儲器控制器輸出的行地址的比特數(shù)比為了確定成為訪問對象 的存儲器單元而使用的行地址比特數(shù)多1比特，并且，從存儲器控制器輸出的列地址的比 特數(shù)比為了確定成為訪問對象的存儲器單元的而使用列地址的比特數(shù)少1比特。在這種情況下，地址生成電路只要能夠使用從存儲器控制器輸出的行地址的最上 位比特來生成對于確定成為訪問對象的存儲器單元來說所缺少的最上位比特的列地址，并 將所生成的列地址的最上位比特輸出到SDRAM即可。這樣也能夠得到與上述實施例相同的 效果。即、即使不是在從存儲器控制器輸出的各地址的比特數(shù)與為了確定成為訪問對象的存儲器單元而使用的各地址的比特數(shù)分別匹配的情況下，在上述條件下也能夠從存儲器控 制器訪問存儲器模塊的所有的存儲器單元，并且能夠使存儲器模塊正常地進行動作。C4.變形例 4:在上述實施例的存儲器模塊100中，使用了 DDR2SDRAM作為SDRAM 110，但是，本 發(fā)明并不限于此。例如，也可以使用DDRSDRAM、DDR3SDRAM等的具有多個存儲體的其他的 SDRAM 來替代 DDR2SDRAM。C5.變形例 5:此外，計算機程序制品能夠以各種方式實現(xiàn)。例如以下方式。計算機可讀取記錄介質。例如，軟盤、光盤、半導體存儲體等。包含磁盤、半導體存儲器等計算機可讀取記錄介質的計算機。通過數(shù)據(jù)傳輸在存儲器內(nèi)臨時保存計算機程序的計算機。以上，參照本申請的發(fā)明的優(yōu)選例示的實施例詳細說明了本發(fā)明。但是，本申請的 發(fā)明并非限定于以上所說明的實施例、結構。并且，本申請的發(fā)明包含各種變形或等同的結 構。并且，公開的發(fā)明的各種要素，通過各種組合以及結構進行了公開，但是，這些是例示性 的，各要素還可以更多或者更少。并且，也可以是一個要素。這些方式都包含在本申請的發(fā) 明范圍內(nèi)。
權利要求
1.一種存儲器模塊，具備存儲器，其具有多個存儲體，上述多個存儲體分別具備矩陣狀排列的多個存儲器單元， 上述存儲器根據(jù)所輸入的規(guī)定的比特數(shù)的存儲體地址、規(guī)定的比特數(shù)的行地址、規(guī)定的比 特數(shù)的列地址來確定成為訪問對象的存儲器單元；以及地址生成電路，其在(i)從存儲器控制器分別輸出的存儲體地址、行地址、列地址的各 比特數(shù)的總和與為了確定上述成為訪問對象的存儲器單元而分別使用的存儲體地址、行地 址、列地址的各比特數(shù)的總和相等，并且，(ii)從上述存儲器控制器輸出的行地址的比特 數(shù)比為了確定上述成為訪問對象的存儲器單元而使用的行地址的比特數(shù)多1比特，并且， (iii)從上述存儲器控制器輸出的存儲體地址的比特數(shù)比為了確定上述成為訪問對象的存 儲器單元而使用的存儲體地址的比特數(shù)少1比特時，使用從上述存儲器控制器輸出的行地 址的最上位比特來生成對于確定上述成為訪問對象的存儲器單元來說所缺少的存儲體地 址的最上位比特，并將生成的該存儲體地址的最上位比特輸出到上述存儲器。
2.根據(jù)權利要求1所述的存儲器模塊，其特征在于， 上述地址生成電路具備寄存器，其臨時存儲從上述存儲器控制器輸出的行地址的最上位比特； 輸出選擇部，其將從上述存儲器控制器輸出的行地址的最上位比特或者上述寄存器所 存儲的行地址的最上位比特作為對于確定上述成為訪問對象的存儲器單元來說所缺少的 存儲體地址的最上位比特并輸出到上述存儲器；以及命令分析部，其根據(jù)從上述存儲器控制器輸出的行地址選通信號、列地址選通信號以 及寫使能信號，對用于指定針對上述存儲器的訪問方法的命令進行分析，將分析后的該命 令輸出到上述寄存器以及上述輸出選擇部，其中，上述寄存器根據(jù)從上述命令分析部輸入的命令來對上述行地址的最上位比特進 行存儲以及重置，上述輸出選擇部根據(jù)從上述命令分析部輸入的命令來輸出從上述存儲器控制器輸出 的行地址的最上位比特或者上述寄存器中所存儲的行地址的最上位比特。
3.一種存儲器模塊，具備存儲器，其具有多個存儲體，上述多個存儲體分別具備矩陣狀排列的多個存儲器單元， 上述存儲器根據(jù)所輸入的規(guī)定的比特數(shù)的存儲體地址、規(guī)定的比特數(shù)的行地址、規(guī)定的比 特數(shù)的列地址來確定成為訪問對象的存儲器單元；以及地址生成電路，其在(i)從存儲器控制器分別輸出的存儲體地址、行地址、列地址的各 比特數(shù)的總和與為了確定上述成為訪問對象的存儲器單元而分別使用的存儲體地址、行地 址、列地址的各比特數(shù)的總和相等，并且，(ii)從上述存儲器控制器輸出的行地址的比特 數(shù)比為了確定上述成為訪問對象的存儲器單元而使用的行地址的比特數(shù)多1比特，并且， (iii)從上述存儲器控制器輸出的列地址的比特數(shù)比為了確定上述成為訪問對象的存儲器 單元而使用的列地址的比特數(shù)少1比特時，使用從上述存儲器控制器輸出的行地址的最上 位比特來生成對于確定上述成為訪問對象的存儲器單元來說所缺少的列地址的最上位比 特，并將生成的該列地址的最上位比特輸出到上述存儲器。
4.根據(jù)權利要求3所述的存儲器模塊，其特征在于， 上述地址生成電路具備寄存器，其臨時存儲從上述存儲器控制器輸出的行地址的最上位比特；輸出選擇部，其將從上述存儲器控制器輸出的行地址的最上位比特或者上述寄存器所 存儲的行地址的最上位比特作為對于確定上述成為訪問對象的存儲器單元來說所缺少的 列地址的最上位比特并輸出到上述存儲器；以及命令分析部，其根據(jù)從上述存儲器控制器輸出的行地址選通信號、列地址選通信號以 及寫使能信號，對用于指定針對上述存儲器的訪問方法的命令進行分析，將分析后的該命 令輸出到上述寄存器以及上述輸出選擇部，上述寄存器根據(jù)從上述命令分析部輸入的命令來對上述行地址的最上位比特進行存 儲以及重置，上述輸出選擇部根據(jù)從上述命令分析部輸入的命令來輸出從上述存儲器控制器輸出 的行地址的最上位比特或者上述寄存器中所存儲的行地址的最上位比特。
5.根據(jù)權利要求2或4所述的存儲器模塊，其特征在于，上述寄存器在從上述存儲器控制器輸出的片選信號的下降沿確定從上述命令分析部 輸入的命令。
6.根據(jù)權利要求2或4所述的存儲器模塊，其特征在于，上述寄存器在從上述存儲器控制器輸出的時鐘信號的上升沿確定從上述命令分析部 輸入的命令。
7.根據(jù)權利要求2或4所述的存儲器模塊，其特征在于，上述命令分析部在從上述存儲器控制器輸出的片選信號的下降沿進行上述命令的分析。
8.根據(jù)權利要求1至7中的任一項所述的存儲器模塊，其特征在于，還具備開關，該開關用于在如下情況時切斷來自上述地址生成電路的輸出，該情況為 從上述存儲器控制器分別輸出的存儲體地址、行地址、列地址的各比特數(shù)與為了確定上述 成為訪問對象的存儲器單元而使用的存儲體地址、行地址、列地址的各比特數(shù)分別相等。
9.一種存儲器用輔助模塊，該存儲器用輔助模塊與存儲器模塊、存儲器控制器相連接， 對上述存儲器控制器和上述存儲器模塊之間的信號和數(shù)據(jù)的交換進行中繼，該存儲器模塊 具備存儲器，該存儲器具有多個存儲體，上述多個存儲體分別具備矩陣狀排列的多個存儲 器單元，上述存儲器根據(jù)所輸入的規(guī)定的比特數(shù)的存儲體地址、規(guī)定的比特數(shù)的行地址以 及規(guī)定的比特數(shù)的列地址來確定成為訪問對象的存儲器單元，該存儲器用輔助模塊在如下 情況時被使用(i)從上述存儲器控制器分別輸出的存儲體地址、行地址、列地址的各比特 數(shù)的總和與為了確定上述成為訪問對象的存儲器單元而分別使用的存儲體地址、行地址、 列地址的各比特數(shù)的總和相等，并且，(ii)從上述存儲器控制器輸出的行地址的比特數(shù)比 為了確定上述成為訪問對象的存儲器單元而使用的行地址的比特數(shù)多1比特，并且，(iii) 從上述存儲器控制器輸出的存儲體地址的比特數(shù)比為了確定上述成為訪問對象的存儲器 單元而使用的存儲體地址的比特數(shù)少1比特，該存儲器用輔助模塊具備地址生成電路，該地址生成電路使用從上述存儲器控制器輸 出的行地址的最上位比特來生成對于確定上述成為訪問對象的存儲器單元來說所缺少的 存儲體地址的最上位比特，將生成的該存儲體地址的最上位比特輸出到上述存儲器。
10.一種存儲器用輔助模塊，該存儲器用輔助模塊與存儲器模塊、存儲器控制器相連接，對上述存儲器控制器和上述存儲器模塊之間的信號和數(shù)據(jù)的交換進行中繼，該存儲器 模塊具備存儲器，該存儲器具有多個存儲體，上述多個存儲體分別具備矩陣狀排列的多個 存儲器單元，上述存儲器根據(jù)所輸入的規(guī)定的比特數(shù)的存儲體地址、規(guī)定的比特數(shù)的行地 址以及規(guī)定的比特數(shù)的列地址來確定成為訪問對象的存儲器單元，該存儲器用輔助模塊在 如下情況時被使用(i)從上述存儲器控制器分別輸出的存儲體地址、行地址、列地址的各 比特數(shù)的總和與為了確定上述成為訪問對象的存儲器單元而分別使用的存儲體地址、行地 址、列地址的各比特數(shù)的總和相等，并且，(ii)從上述存儲器控制器輸出的行地址的比特 數(shù)比為了確定上述成為訪問對象的存儲器單元而使用的行地址的比特數(shù)多1比特，并且， (iii)從上述存儲器控制器輸出的列地址的比特數(shù)比為了確定上述成為訪問對象的存儲器 單元而使用的列地址的比特數(shù)少1比特，該存儲器用輔助模塊具備地址生成電路，該地址生成電路使用從上述存儲器控制器輸 出的行地址的最上位比特來生成對于確定成為上述訪問對象的存儲器單元來說所缺少的 列地址的最上位比特，將生成的該列地址的最上位比特輸出到上述存儲器。
全文摘要
本發(fā)明提供一種存儲器模塊以及存儲器用輔助模塊。在存儲器模塊中，即使不是在從存儲器控制器輸出的存儲體地址的比特數(shù)、行地址的比特數(shù)以及列的比特數(shù)與為了確定成為訪問對象的存儲器單元而使用的存儲體地址的比特數(shù)、行地址的比特數(shù)以及列的比特數(shù)分別匹配的情況下，也能夠訪問存儲器模塊的所有存儲器單元，并且，使存儲器模塊正常地進行動作。存儲器模塊(100)具備SDRAM(110)、地址生成電路(120)。地址生成電路(120)使用從存儲器控制器(12)輸出的行地址的最上位比特來生成對于確定成為訪問對象的存儲器單元來說所缺少的最上位比特的存儲體地址BA2，將所生成的存儲體地址BA2輸出到SDRAM(110)。
文檔編號G06F12/06GK102077180SQ20098012554
公開日2011年5月25日 申請日期2009年7月3日 優(yōu)先權日2008年7月3日
發(fā)明者湯淺香 申請人:巴比祿股份有限公司