專利名稱：存儲器寫輔助的制作方法
技術領域：
本公開總體涉及集成電路，更具體地，涉及存儲器。
背景技術：
傳統(tǒng)的雙端口存儲器在一個端口處于寫操作而另一個端口同時處于讀操作的時候，會面臨嚴重的最小VDD (最低工作電源電壓)問題。在一些電路中，當字線上有時序偏差時，寫操作就會失敗，從而在寫字線(A端口)和讀字線(B端口)之間會出現(xiàn)時序重疊(讀字線在寫字線生效之后生效)。當兩條字線同時生效(assert)時，寫數(shù)據(jù)會被預充電中的讀字線干擾。存儲器的最小VDD也會受到通過兩條字線在同一行中同步進行的A端口寫訪問和B端口讀訪問的限制。

發(fā)明內容
為解決上述問題，本發(fā)明提出了一種存儲器，包括存儲器單元；與存儲器單元相連接的第一字線；與存儲器單元相連接的第二字線；與存儲器單元相連接的第一位線；與存儲器單元相連接的第二位線；以及寫輔助單元，其中，當?shù)谝蛔志€用于寫操作、第二字線用于讀操作、以及第一字線和第二字線同時生效時，寫輔助單元被配置為將處于寫操作中的第一位線的數(shù)據(jù)傳送給處于讀操作中的第二位線。此外，本發(fā)明還提出了一種方法，包括使與存儲器單元相連接的第一字線生效， 用于進行寫操作；使與存儲器單元相連接的第二字線生效，用于進行讀操作；當?shù)谝蛔志€和第二字線同時生效時，將與存儲器單元相連接的處于寫操作的第一位線的數(shù)據(jù)傳送到與存儲器單元相連接的處于讀操作的第二位線。其中，傳送第一位線的數(shù)據(jù)包括，當?shù)谝晃痪€是邏輯0時，拉低第二位線。其中，拉低第二位線包括使用與第一位線相連接的反相器打開與第二位線相連接的第一 NMOS晶體管。其中，進一步包括，當?shù)谝蛔志€和第二字線同時生效時，將與存儲器單元相連接的處于寫操作的第一位線條的數(shù)據(jù)傳送給與存儲器單元相連接的處于讀操作的第二位線條。其中，傳送第一位線條的數(shù)據(jù)包括，當?shù)谝晃痪€條處于邏輯0時，拉低第二位線
^^ ο其中，拉低第二位線條包括使用與第一位線條相連接的反相器打開與第二位線條相連接的第一 NMOS晶體管。其中，進一步包括，檢測第一字線和第二字線同時生效的時間。其中，檢測包括將第一字線和第二字線與NAND門相連接，以產(chǎn)生控制信號。其中，進一步包括將控制信號發(fā)送給寫輔助單元，以開始傳送第一位線的數(shù)據(jù)。此外，本發(fā)明還提出了一種存儲器，包括存儲器單元；與存儲器單元相連接的第一字線；與存儲器單元相連接的第二字線；與存儲器單元相連接的第一位線；與存儲器單元相連接的第二位線；寫輔助單元；以及字線檢測電路，用于檢測第一字線和第二字線同時生效的時間，以發(fā)送控制信號給寫輔助單元，其中，寫輔助單元包括與第一位線相連接的第一下拉電路和與第二位線相連接的第二下拉電路，當?shù)谝蛔志€用于寫操作、第二字線用于讀操作、以及第一字線和第二字線同時生效時，寫輔助單元被配置為將處于寫操作中的第一位線的數(shù)據(jù)傳送給處于讀操作中的第二位線。其中，第一下拉電路包括第一 NMOS晶體管、第二 NMOS晶體管、和反相器，其中，第一位線與反相器相連接，反相器與第一 NMOS晶體管的柵極相連接，第一 NMOS晶體管的源極接地，NMOS晶體管的源極與第一 NMOS晶體管的漏極相連接，并且第二 NMOS晶體管的源極與第二位線相連接。其中，字線檢測電路包括NAND門和反相器，并且其中，第一字線和第二字線與 NAND門相連接。


現(xiàn)在將結合附圖所進行的以下描述作為參考，其中圖1是示出了在其上可以根據(jù)一些實施例使用寫輔助電路的示例性雙端口存儲器單元示意圖；圖2是示出了根據(jù)一些實施例的示例性寫輔助電路的示意圖；圖3是示出了根據(jù)一些實施例的圖2中的寫輔助電路的示例性布圖設計；以及圖4是根據(jù)一些實施例的圖2中的寫輔助電路的方法的流程圖。
具體實施例方式下面，詳細討論本發(fā)明優(yōu)選實施例的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的概念。所討論的具體實施例僅僅示出制造和使用本發(fā)明的具體方式，而不用于限制本公開的范圍。圖1是示出了在其上可以根據(jù)一些實施例使用寫輔助電路的示例性雙端口存儲器單元示意圖。PMOS晶體管Pl和P2以及NMOS晶體管附和N2保存存儲器單元100中的數(shù)據(jù)。NMOS晶體管N3、N4、N5、和N6用作通過A位線(A_BL)、A位線條(A_BLB，A bit line bar)、B位線(B_BL)、以及B位線條(B_BLB)，為端口 A和端口 B訪問存儲器單元100。兩條字線WLA和WLB與NMOS晶體管N3、N4、N5、和N6的柵極相連接，用來控制訪問。圖2是示出了根據(jù)一些實施例的示例性寫輔助電路200的示意圖。寫輔助電路 200示出了字線檢測電路202和寫輔助單元204。字線檢測電路202具有與反相器208相連接的NAND門206。NAND門206具有兩條字線信號WLA和WLB、以及命中(Hit)信號作為其輸入。如果A端口行地址和B端口行地址相同，Hit信號生效(邏輯1)。因而，當雙端口行地址相同(即，訪問同一行)時，可以使能寫輔助單元。這是因為當兩個端口同時訪問同一行時會產(chǎn)生寫干擾問題。寫輔助單元204具有八個晶體管，即六個NMOS晶體管(mi、 N12、N13、N14,以及反相器210和212中的兩條)和兩條PMOS晶體管(反相器210和212 中)。其他實施例可以具有不同數(shù)量的晶體管。當WLA和WLB具有邏輯1時，來自字線檢測電路202的信號214是邏輯1。例如， 當在WLB上有小的時序偏差時該情況就會發(fā)生，其中，WLB在WLA生效用于寫操作(通過A_BL)之后生效，用于讀操作(通過B_BL)，這會導致同時生效的兩條字線產(chǎn)生時序重疊。當信號214是邏輯1時，NMOS晶體管Nll和N13打開。假設位線A(A_BL)處于寫0操作并且如信號218所示變?yōu)檫壿?，反相器212的輸出如信號220所示變?yōu)檫壿?，并且打開NMOS晶體管N12并將與串聯(lián)起來的NMOS晶體管Nll和N12相連接的位線B(B_BL)拉低到邏輯0。因此，一條位線的寫數(shù)據(jù)(即，A_BL上的邏輯0)被傳輸?shù)搅硪晃痪€(即，B_BL)，而不會再通過另一端口的讀操作(S卩，B_BL)對于一個端口的寫數(shù)據(jù)(即，A_BL上的邏輯0)進行干擾。如果A_BL處于寫1操作并且變?yōu)檫壿?，則反相器的輸出變?yōu)檫壿?以關閉附2，這樣，B_BL沒有被拉低并且在用讀操作的預充電之后，繼續(xù)保持邏輯1。如上所述，A_BLB和B_BLB的操作與A_BL和B_BL相似，除了 A_BLB的邏輯值與A_BL相反，而B_BLB的邏輯值與B_BL相反。寫輔助單元204將A端口(例如，A_BL)的寫數(shù)據(jù)驅動到B端口(例如，B_BL)，從而在讀干擾寫發(fā)生的任何時間，改進存儲器的寫入容限(write margin)。寫輔助單元204通過降低由同時的讀操作導致的寫操作干擾而改進(減小)最小VDD。例如，在一個實施例中，沒有寫輔助單元204的存儲器中的最小VDD是大約IV，而具有寫輔助單元204的存儲器中的最小VDD是大約0. 93V。在另一個實施例中，隨著NMOS晶體管N 11、附2、附3、和N14的尺寸(例如，寬度)增加，最小VDD進一步降低。圖3是示出了根據(jù)一些實施例的用于圖2中的寫輔助電路的示例性布圖設計。寫輔助單元302和304與具有位線A_BL和B_BL以及位線條A_BLB和B_BLB的存儲器陣列306相連接。當訪問存儲器陣列306時，復用器(MUX) 308和310與位線信號和位線條信號相連接。當與存儲器陣列306的公共行(例如，當Hit信號生效時)相連接的兩條字線(例如，WLA和WLB)同時生效時，表示檢測的字線檢測信號(WL det)與寫輔助單元302和304相連接。當在B_BL(或者B_BLB)上寫并且在A_BL(或者A_BLB)上讀的時候，寫輔助單元302降低了寫干擾。當在A_BL (或者A_BLB)上寫并且在B_BL (或者B_BLB)上讀的時候，寫輔助單元304降低了寫干擾。寫輔助單元302和304置于兩條位線(S卩，A_BL和B_BL)和兩條位線條(S卩，A_BLB和B_BLB) (Α端口和B端口)的列邊緣(column edge)中。存儲器300的最小VDD低于不具有寫輔助單元302和304的傳統(tǒng)電路，但是，因為在同一列中具有共同的位線和位線條的存儲陣列306中的存儲單元共用寫輔助單元302和304，所以不會有巨大的面積危害(area penalty) 0寫輔助單元302和304也可以設計為存儲器布圖設計中虛擬邊緣單元(dummy edge cells)的一部分，以使得面積危害小于1 %。圖4是根據(jù)一些實施例的用于圖2中的寫輔助電路的方法的流程圖。在步驟402中，第一字線(例如，WLA，與存儲器相連接)生效用于寫操作(例如，寫0操作)。在步驟404中，第二字線(例如，WLB，與存儲器相連接)生效用于讀操作。在步驟406中，當?shù)谝蛔志€(例如，WLA)和第二字線(例如，WLB)同時生效時，第一位線(例如，A_BL，與處于寫操作(例如，寫0操作)中的存儲器相連接)的數(shù)據(jù)傳送到第二位線(例如，B_BL，與處于讀操作的存儲器相連接)。在一些實施例中，第一位線(例如，A_BL)傳送數(shù)據(jù)包括，當?shù)谝晃痪€(例如，A_BL)處于邏輯0時，將第二位線(例如，B_BL)拉低。并且，將第二位線(例如，B_BL)拉低可以包括，使用與第一位線(例如，A_BL)相連接的反相器(例如，212)打開與第二位線(例如，B_BL)相連接的第一 NMOS晶體管(例如，N12)。在一些實施例中，該方法可以進一步包括當?shù)谝蛔志€(例如，WLA)和第二字線(WLB)同時生效時，將與處于寫操作中的存儲器單元相連接的第一位線條(例如，A_BLB)中的數(shù)據(jù)傳送到與處于讀操作中的存儲器單元相連接的第二位線條(例如，B_BLB)中。在一些實施例中，第一位線條(例如，A_BLB)傳送數(shù)據(jù)包括，當?shù)谝晃痪€條(例如，A_BLB)處于邏輯0時，將第二位線條(例如，B_BLB)拉低。拉低第二位線條(例如，B_BLB)可以包括使用與第一位線條(例如，A_BLB)相連接的反相器(例如，210)打開與第二位線條(例如，B_BLB)相連接的第一 NMOS晶體管(例如，N14)。在一些實施例中，該方法可以進一步包括，當?shù)谝蛔志€(例如，WLA)和第二字線(例如，WLB)同時生效時，進行檢測。該檢測可以包括將第一字線(例如，WLA)和第二字線(例如，WLB)與NAND門(例如，206)相連接，以產(chǎn)生控制信號。該方法可以進一步包括將控制信號發(fā)送給寫輔助單元(例如，204)，以開始傳送第一位線(例如，A_BL)的數(shù)據(jù)。在一些實施例中，存儲器包括存儲器單元、與存儲器單元相連接的兩條字線、與存儲器單元相連接的兩條位線、以及寫輔助單元。當一條字線用于寫操作，另一條字線用于讀操作，兩條字線同時生效時，將寫輔助單元配置為將處于寫操作的一條位線的數(shù)據(jù)傳送給處于讀操作的另一條位線。在一些實施例中，用于存儲器的方法包括使得用于寫操作的與存儲器相連接的第一字線生效。使得用于讀操作的與存儲器相連接的第二子線生效。當?shù)谝蛔志€和第二子線同時生效時，與處于讀操作的存儲器相連接的第一位線的數(shù)據(jù)傳送到與處于寫操作的存儲器單元相連接的第二位線。本領域普通技術人員將會了解，本公開的實施例會有許多變化。盡管已經(jīng)詳細地描述了本發(fā)明及其優(yōu)勢，但應該理解，可以在不背離所附權利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權利要求應該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內。此外，每條權利要求構成單獨的實施例，并且多個權利要求和實施例的組合在本發(fā)明的范圍內。上述方法示出了示例性步驟，但是這些示例性步驟并不需要按順序進行示出。步驟可以根據(jù)本公開的實施例的精神和范圍，適當增加、替換、改變順序、和/或刪除。不同權利要求和/或不同實施例的組合實施例在本公開的范圍內并且對于本領域普通技術人員來說，在閱讀完本公開之后將會是顯而易見的。
權利要求
1.一種存儲器，包括 存儲器單元；與所述存儲器單元相連接的第一字線； 與所述存儲器單元相連接的第二字線； 與所述存儲器單元相連接的第一位線； 與所述存儲器單元相連接的第二位線；以及寫輔助單元，其中，當所述第一字線用于寫操作、所述第二字線用于讀操作、以及所述第一字線和所述第二字線同時生效時，所述寫輔助單元被配置為將處于寫操作中的所述第一位線的數(shù)據(jù)傳送給處于讀操作中的所述第二位線。
2.根據(jù)權利要求1所述的存儲器，其中，所述寫輔助單元包括與所述第一位線相連接的第一下拉電路，以及與所述第二位線相連接的第二下拉電路。
3.根據(jù)權利要求2所述的存儲器，其中，所述第一下拉電路包括第一NMOS晶體管和反相器，其中，所述第一位線與所述反相器相連接，所述反相器與所述第一 NMOS晶體管的柵極相連接，并且所述第一 NMOS晶體管的源極接地。
4.根據(jù)權利要求3所述的存儲器，其中，所述第一下拉電路進一步包括第二NMOS晶體管，其中，所述第二 NMOS晶體管的源極與所述第一 NMOS晶體管的漏極相連接，并且所述第二 NMOS晶體管的源極與所述第二位線相連接。
5.根據(jù)權利要求2所述的存儲器，其中，進一步包括與所述存儲器相連接的第一位線條，其中，所述第二下拉電路包括第一 NMOS晶體管和反相器，所述第一位線條與所述反相器相連接，所述反相器與所述第一 NMOS晶體管的柵極相連接，并且所述第一 NMOS晶體管的源極接地。
6.根據(jù)權利要求5所述的存儲器，其中，進一步包括第二位線條，其中，所述第二下拉電路進一步包括第二 NMOS晶體管，所述第二 NMOS晶體管的源極與所述第一 NMOS晶體管的漏極相連接，并且所述第二 NMOS晶體管的漏極與所述第二位線條相連接。
7.根據(jù)權利要求1所述的存儲器，其中，進一步包括字線檢測電路，用于檢測所述第一字線和所述第二字線同時生效的時間，以發(fā)送控制信號到所述寫輔助單元。
8.根據(jù)權利要求7所述的存儲器，其中，所述字線檢測電路包括NAND門和反相器，所述第一字線和所述第二字線與所述NAND門相連接。
9.一種方法，包括使與存儲器單元相連接的第一字線生效，用于進行寫操作； 使與所述存儲器單元相連接的第二字線生效，用于進行讀操作； 當所述第一字線和所述第二字線同時生效時，將與所述存儲器單元相連接的處于所述寫操作的第一位線的數(shù)據(jù)傳送到與所述存儲器單元相連接的處于所述讀操作的第二位線。
10.一種存儲器，包括 存儲器單元；與所述存儲器單元相連接的第一字線； 與所述存儲器單元相連接的第二字線； 與所述存儲器單元相連接的第一位線；與所述存儲器單元相連接的第二位線； 寫輔助單元；以及字線檢測電路，用于檢測所述第一字線和所述第二字線同時生效的時間，以發(fā)送控制信號給所述寫輔助單元，其中，所述寫輔助單元包括與所述第一位線相連接的第一下拉電路和與所述第二位線相連接的第二下拉電路，當所述第一字線用于寫操作、所述第二字線用于讀操作、以及所述第一字線和所述第二字線同時生效時，所述寫輔助單元被配置為將處于寫操作中的所述第一位線的數(shù)據(jù)傳送給處于讀操作中的所述第二位線。
全文摘要
一種存儲器包括存儲器單元、兩條與存儲器單元相連接的字線、兩條與存儲器單元相連接的位線、以及寫輔助單元。當一條字線用于寫操作、另一條字線用于讀操作、兩條字線同時生效時，寫輔助單元被配置為將處于寫操作的一條位線的數(shù)據(jù)傳送給處于讀操作的另一條位線。
文檔編號G11C7/12GK102385905SQ201110166158
公開日2012年3月21日 申請日期2011年6月15日 優(yōu)先權日2010年8月31日
發(fā)明者呂紹維, 吳瑞仁, 李坤錫, 羅國鴻 申請人:臺灣積體電路制造股份有限公司