專利名稱：存儲(chǔ)器模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)器模塊，更具體地說，涉及一種完全緩沖的存儲(chǔ)器模塊。
背景技術(shù)：
計(jì)算機(jī)系統(tǒng)經(jīng)常包含一個(gè)或多個(gè)集成電路(IC)芯片組，它們通過一個(gè)存儲(chǔ)器接口連接到存儲(chǔ)器模塊。該存儲(chǔ)器接口提供在IC芯片組(諸如中央處理單元(CPU))與存儲(chǔ)器模塊之間的通信。該存儲(chǔ)器接口可以包括地址總線，指令信號(hào)線和數(shù)據(jù)總線。
最初，每一個(gè)存儲(chǔ)器模塊由一單個(gè)的基底構(gòu)成，在基底的一側(cè)或兩側(cè)上具有存儲(chǔ)器芯片。然而，對(duì)高速計(jì)算機(jī)性能和容量的需求導(dǎo)致了對(duì)一個(gè)更大更快的存儲(chǔ)器的需求。為了滿足這種需求，開發(fā)了具有兩個(gè)或多個(gè)彼此基本平行安裝的電連接基底的單個(gè)存儲(chǔ)器模塊。美國專利No.5,949,657公開了這種存儲(chǔ)器模塊的一個(gè)實(shí)例。除了多個(gè)基底存儲(chǔ)器模塊以外，還通過在同一個(gè)基底上堆疊存儲(chǔ)器芯片來增加存儲(chǔ)器密度。美國專利No.6,487,102公開了這種芯片堆疊(stacking)技術(shù)的一個(gè)實(shí)例。
然而，隨著連接到芯片組的存儲(chǔ)器芯片和/或存儲(chǔ)器模塊的數(shù)量以及運(yùn)行速度的增加，電容性負(fù)載的增加基本上限制了存儲(chǔ)器數(shù)量和速度。為了降低這些電容性負(fù)載的影響，開發(fā)了具有一個(gè)緩沖器或寄存器來緩沖指令和地址線的存儲(chǔ)器模塊。在這里，模塊的每一個(gè)基底包括一種用來降低電容性負(fù)載影響的緩沖器。美國專利No.6,487,102再一次提供通常稱為寄存器存儲(chǔ)器模塊的一個(gè)實(shí)例。
存儲(chǔ)器模塊內(nèi)更多最新的發(fā)展已經(jīng)提供了完全緩沖的存儲(chǔ)器模塊。在一個(gè)完全緩沖的存儲(chǔ)器模塊中，如同在寄存器存儲(chǔ)器模塊中那樣緩沖與每一個(gè)基底的存儲(chǔ)器芯片有關(guān)的指令和地址線，而且該模塊的每一個(gè)基底上的另外一個(gè)緩沖器緩沖數(shù)據(jù)線。據(jù)說完全緩沖的存儲(chǔ)器模塊將存儲(chǔ)器模塊與芯片組電隔離。美國專利No.6,553,450公開了一種完全緩沖的存儲(chǔ)器模塊的一個(gè)實(shí)例。

發(fā)明內(nèi)容
按照本發(fā)明一個(gè)實(shí)施例所述的存儲(chǔ)器模塊包括互相對(duì)置的至少第一和第二電路板，因此第一和第二電路板具有面向?qū)Ψ降膬?nèi)表面和相距對(duì)方的外表面。至少第一電路板的內(nèi)表面或外表面之一支持第一多個(gè)存儲(chǔ)器芯片，而且至少第二電路板的內(nèi)表面或外表面之一支持第二多個(gè)存儲(chǔ)器芯片。一個(gè)電連接器電連接第二多個(gè)存儲(chǔ)器芯片與第一電路板。在第一電路板的內(nèi)表面和外表面之一上配置一個(gè)緩沖器，而且該緩沖器服務(wù)第一和第二多個(gè)存儲(chǔ)器芯片。
例如，在一個(gè)實(shí)施例中提供一種完全緩沖的存儲(chǔ)器模塊，其中緩沖器緩沖用于第一和第二多個(gè)存儲(chǔ)器芯片的數(shù)據(jù)以及指令和地址信號(hào)。
另外，在本發(fā)明的一個(gè)實(shí)施例中，提供一種對(duì)整個(gè)模塊使用單個(gè)緩沖器的完全緩沖的存儲(chǔ)器模塊；因此降低對(duì)多個(gè)緩沖器以及對(duì)其連接的需要。


根據(jù)這里以下所提供的詳細(xì)描述和附圖將更加充分地理解本發(fā)明，其中用相同的參考數(shù)字標(biāo)記來表示相同的元件，而這些參考數(shù)字標(biāo)記僅用作舉例說明而不對(duì)本發(fā)明進(jìn)行限制，其中圖1舉例說明根據(jù)本發(fā)明的存儲(chǔ)器模塊實(shí)施例的示例；圖2和3舉例說明了圖1中存儲(chǔ)器模塊的透視圖；圖4舉例說明了圖1中存儲(chǔ)器模塊里第一電路板的內(nèi)表面與第二電路板的內(nèi)表面的關(guān)系圖；以及圖5舉例說明了在圖1的存儲(chǔ)器模塊中緩沖器與第一電路板之間的連接的物理結(jié)構(gòu)以及第一電路板與第二電路板之間的連接器的連接的物理結(jié)構(gòu)；圖6舉例說明了在圖1中存儲(chǔ)器模塊的組件之間的電連接。
具體實(shí)施例方式
圖1舉例說明了根據(jù)本發(fā)明的存儲(chǔ)器模塊實(shí)施例的示例。如所示，電路板10包括一個(gè)中央處理單元(CPU)12和多個(gè)槽14。每個(gè)槽都能夠安裝一個(gè)存儲(chǔ)器模塊20。電路板10和槽14提供CPU 12與槽14中所安裝的存儲(chǔ)器模塊20之間的電連接。
如圖1所示，每一個(gè)槽14提供一個(gè)凹形連接器(female connector)用于安裝存儲(chǔ)器模塊20的凸形連接部分。每一個(gè)存儲(chǔ)器模塊20包括第一電路板30和第二電路板50，它們相互以特定距離間隔并存在電連接和機(jī)械連接。第一電路板30包括一個(gè)外表面32和一個(gè)內(nèi)表面34。外表面32支持至少一組形成第一級(jí)(rank)的存儲(chǔ)器芯片36和一個(gè)緩沖器38。第一電路板30的內(nèi)表面34支持至少一組形成第二級(jí)的存儲(chǔ)器芯片40。撓性連接器(flexibleconnector)60電地并機(jī)械地附著于第一電路板30的內(nèi)表面34。即，連接器60的一部分外表面64機(jī)械連接并電連接到第一電路板30。連接器60的一個(gè)內(nèi)表面66支持與其電連接的一個(gè)或多個(gè)寄存器70。
第二電路板50具有一個(gè)外表面52和一個(gè)內(nèi)表面54。該外表面支持一組形成第三級(jí)的存儲(chǔ)器芯片56，而且內(nèi)表面54還支持一組形成第四級(jí)的存儲(chǔ)器芯片58。一部分連接器60物理連接并電連接到第二電路板50的內(nèi)表面54。一對(duì)固定器80還提供在第一和第二電路板30與50之間的機(jī)械連接。例如，固定器80是安裝在第一和第二電路板30與50的通孔(vias)內(nèi)的接線柱。
如上所述，圖1提供按照本發(fā)明的存儲(chǔ)器模塊的機(jī)械結(jié)構(gòu)的一個(gè)側(cè)視圖。圖2舉例說明從第一電路板30的外表面32方向的存儲(chǔ)器模塊20的透視圖。圖3舉例說明從第二電路板50的外表面52方向的存儲(chǔ)器模塊20的第一透視圖。
接下來，將參考圖4-5對(duì)存儲(chǔ)器模塊的物理結(jié)構(gòu)進(jìn)行更詳細(xì)的描述。
圖4舉例說明第一電路板30的內(nèi)表面34與第二電路板50的內(nèi)表面54的一個(gè)關(guān)系圖。如同所示，附著于第一電路板30的內(nèi)表面34上的連接器60包括一個(gè)在其上連接了寄存器70的突出部分110。此外，用粘著劑112將連接器60的非突出部分物理地附著于第一電路板30的內(nèi)表面34。
圖4還顯示了物理地附著于第二電路板50的內(nèi)表面54上的連接器60的末端。連接器60的端子76提供對(duì)該組存儲(chǔ)器芯片56和58的機(jī)械連接和電連接。以下將參考圖6更加詳細(xì)地描述這些電連接。
圖5舉例說明了緩沖器38與第一電路板30之間連接的物理結(jié)構(gòu)以及連接器60到第一和第二電路板30和50的連接的物理結(jié)構(gòu)。具體地說，圖5提供了存儲(chǔ)器模塊20沿圖4所示V-V’橫截面線的一個(gè)不按比例的放大截面圖。如所示，緩沖器38電連接并物理連接到第一電路板30。緩沖器38包括一個(gè)球狀柵格組合90，它焊接在第一電路板30的外表面32上的相應(yīng)連接墊94。第一電路板30包括將一組存儲(chǔ)器芯片36和40與一種合適的連接墊94進(jìn)行電連接的導(dǎo)線(未顯示)。同時(shí)在圖5中沒有顯示，為了與一組存儲(chǔ)器芯片40相連接而在通孔內(nèi)(未顯示)配置了一些導(dǎo)線(未顯示)。其他的連接墊94電連接到第一電路板30末端100的端子。當(dāng)存儲(chǔ)器模塊20被插入到槽14中時(shí)，末端100提供到槽14的電連接。
如同進(jìn)一步在圖5中所顯示的，在外表面32上還有其他連接墊94電連接到第一電路板30的內(nèi)表面34上的連接墊96。具體地說，在第一電路板30內(nèi)的通孔里所形成的導(dǎo)體98形成該電連接。將內(nèi)表面34上的連接墊96電連接到撓性連接器60的連接墊62。將連接墊96與連接墊62焊接在一起以形成第一電路板30和撓性連接器60之間的一個(gè)電連接和機(jī)械連接。如圖5所示，將連接器60外表面上的一些連接墊62電連接到連接器60內(nèi)表面66上的連接墊68。在穿過連接器60的通孔內(nèi)形成的導(dǎo)體72提供在連接墊62與連接墊68之間的電連接。
將寄存器70電連接并機(jī)械連接到連接器60。寄存器70包括一個(gè)連接到各自的連接墊68的球狀柵格組合74。另外，寄存器70經(jīng)由連接器60電連接到緩沖器38。
撓性連接器60提供在其他連接墊62和相對(duì)于第一電路板30在連接器60末端處的端子76之間的一個(gè)電傳導(dǎo)路徑。用導(dǎo)線(未顯示)將端子76電連接到一組存儲(chǔ)器芯片56和58，而且端子76通過電觸點(diǎn)114而在連接器60和第二電路板50之間提供機(jī)械連接。同時(shí)在圖5中沒有顯示在第二電路板50的內(nèi)表面54上形成導(dǎo)線，而且還在第二電路板50的通孔(未顯示)內(nèi)配置該導(dǎo)線以提供與該組存儲(chǔ)器芯片56的一個(gè)電連接。因此，以上參照?qǐng)D5所討論的存儲(chǔ)器模塊的物理結(jié)構(gòu)提供如同在圖6中描述的電連接。
圖6舉例說明在以上參照?qǐng)D1所描述的組件之間的電連接。如所示，第一電路板30具有存儲(chǔ)器芯片的第一和第二級(jí)RC1和RC2。第二電路板50具有存儲(chǔ)器芯片的第三和第四級(jí)RC3和RC4。第一級(jí)RC1包括被劃分成第一和第二的二等分36a和36b的一組存儲(chǔ)器芯片36。第二級(jí)RC2包括被劃分成第一和第二的二等分40a和40b的一組存儲(chǔ)器芯片40。第三級(jí)RC3包括被劃分成第一和第二的二等分58a和58b的一組存儲(chǔ)器芯片58。第四級(jí)RC4包括被劃分成第一和第二的二等分56a和56b的一組存儲(chǔ)器芯片56。級(jí)RC1-RC4接收來自CPU 12的指令和地址(CA)信號(hào)，它們彼此分享一個(gè)數(shù)據(jù)(DQ)總線55并與CPU 12分享一個(gè)數(shù)據(jù)(DQ)總線55。由各自的級(jí)控制信號(hào)RC激活4個(gè)級(jí)RC1-RC4中的一個(gè)級(jí)，而且該激活的級(jí)基于CA信號(hào)經(jīng)由DQ總線55與CPU 12通訊數(shù)據(jù)DQ?？梢詫⑦@些來自CPU 12的信號(hào)分組為兩種信號(hào)，CA信號(hào)和級(jí)控制信號(hào)RC。通常將CA信號(hào)提供給級(jí)RC1-RC4，而且級(jí)控制信號(hào)RC是用來分別控制每一個(gè)級(jí)的信號(hào)。CA信號(hào)包括RAS、CAS、地址信號(hào)等，而且該級(jí)控制信號(hào)RC包括，例如，芯片選擇信號(hào)CS。由緩沖器38對(duì)CA信號(hào)、級(jí)控制信號(hào)RC、和數(shù)據(jù)信號(hào)DQ進(jìn)行緩沖，并且將它們提供給級(jí)RC1-RC4。具體地說，在圖6中，CA信號(hào)CA1a、CA1b、CA2a和CA2b是提供給存儲(chǔ)器芯片組的各自的二等分36a和40a，36b和40b，58a和56a，58b和56b的緩沖信號(hào)，而且級(jí)控制信號(hào)RC1、RC2、RC3和RC4是分別提供給每一個(gè)級(jí)RC1-RC4的緩沖信號(hào)。
圖6另外顯示了寄存器70緩沖第三和第四指令和地址信號(hào)CA2a和CA2b，而且還緩沖第三和第四級(jí)控制信號(hào)RC3和RC4。圖6中還顯示了存儲(chǔ)器芯片組56和58的每一個(gè)二等分56a、58a、56b和58b包括與存儲(chǔ)器芯片組56和58的每一個(gè)二等分56a、58a、56b、58b相關(guān)的一個(gè)校驗(yàn)位芯片86a、88a、86b、88b。每一個(gè)校驗(yàn)位芯片86a、88a、86b、88b接收相關(guān)二等分的存儲(chǔ)器芯片組56和58的相同指令和地址信號(hào)CA以及輸入或輸出校驗(yàn)位數(shù)據(jù)。例如，校驗(yàn)位芯片86a和88a接收校驗(yàn)位數(shù)據(jù)CB0-CB7，與此同時(shí)校驗(yàn)位芯片86b和88接收校驗(yàn)位數(shù)據(jù)CB8-CB15。接收該校驗(yàn)位數(shù)據(jù)作為部分?jǐn)?shù)據(jù)信號(hào)DQ。
如同圖2所舉例說明的，存儲(chǔ)器模塊20提供一個(gè)完全緩沖的存儲(chǔ)器模塊。在該實(shí)施例中，單個(gè)緩沖器38提供對(duì)第一和第二電路板30和50上存儲(chǔ)器芯片組的數(shù)據(jù)信號(hào)和指令及地址信號(hào)的緩沖。
如此描述本發(fā)明，顯而易見，相同的發(fā)明可以以多種方式改變。這種改變不認(rèn)為是偏離了本發(fā)明的精神的范圍，而且所有這些對(duì)本領(lǐng)域技術(shù)人員顯而易見的修改將包含在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種存儲(chǔ)器模塊，包括互相對(duì)置的至少第一第二電路板，以致于第一和第二電路板具有彼此面向?qū)Ψ降膬?nèi)表面和彼此相距對(duì)方的外表面，第一電路板包括用于將所述存儲(chǔ)器模塊連接到母板的連接部分；第一電路板內(nèi)表面或外表面中至少一個(gè)表面支持第一多個(gè)存儲(chǔ)器芯片；第二電路板內(nèi)表面或外表面中至少一個(gè)表面支持第二多個(gè)存儲(chǔ)器芯片；電連接第一和第二電路板的電連接器；以及安裝在第一電路板上的緩沖器，該緩沖器用于緩沖第一和第二多個(gè)存儲(chǔ)器芯片的信號(hào)。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，其中該緩沖的信號(hào)包括指令和地址信號(hào)。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器模塊，其中該緩沖的信號(hào)進(jìn)一步包括數(shù)據(jù)信號(hào)。
4.根據(jù)權(quán)利要求2所述的存儲(chǔ)器模塊，其中該緩沖的信號(hào)進(jìn)一步包括芯片選擇信號(hào)。
5.根據(jù)權(quán)利要求2所述的存儲(chǔ)器模塊，其中該電連接器支持至少一個(gè)寄存器，該寄存器緩沖從用于第二多個(gè)存儲(chǔ)器芯片的所述緩沖器輸出的指令和地址信號(hào)。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，其中第一電路板的外表面支持該緩沖器。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，其中該電連接器附著于第一電路板的內(nèi)表面和第二電路板的內(nèi)表面。
8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器模塊，其中至少一個(gè)寄存器電連接于電連接器的末端部分。
9.根據(jù)權(quán)利要求6所述的存儲(chǔ)器模塊，該寄存器緩沖從用于第二多個(gè)存儲(chǔ)器芯片的所述緩沖器輸出的指令和地址信號(hào)。
10.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，進(jìn)一步包括電連接到所述緩沖器的一寄存器，該寄存器緩沖用于第二多個(gè)存儲(chǔ)器芯片的指令和地址信號(hào)，并且該寄存器和緩沖器位于第一電路板的相對(duì)面。
11.一種存儲(chǔ)器模塊，包括第一電路板；第二電路板；安裝在第一電路板上的第一多個(gè)存儲(chǔ)器芯片；安裝在第二電路板上的第二多個(gè)存儲(chǔ)器芯片；電連接第一和第二電路板的電連接器；以及安裝在第一和第二電路板之一上的緩沖器，電連接到電連接器并緩沖用于第一和第二多個(gè)存儲(chǔ)器芯片的信號(hào)。
12.根據(jù)權(quán)利要求11所述的存儲(chǔ)器模塊，進(jìn)一步包括電連接到該緩沖器的一個(gè)寄存器，該寄存器緩沖用于第二多個(gè)存儲(chǔ)器芯片的指令和地址信號(hào)，而且該寄存器和緩沖器位于第一電路板的相對(duì)面。
13.一種存儲(chǔ)器結(jié)構(gòu)，包括一堆棧存儲(chǔ)器模塊，具有多于一個(gè)支持存儲(chǔ)器芯片的電路板，這些電路板相互電連接；以及一配置在所述堆棧存儲(chǔ)器模塊的第一電路板上的緩沖器，該緩沖器緩沖用于在多于一個(gè)的電路板上的存儲(chǔ)器芯片的信號(hào)。
14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器結(jié)構(gòu)，進(jìn)一步包括電連接到該緩沖器的一個(gè)寄存器，該寄存器緩沖用于第二多個(gè)存儲(chǔ)器芯片的指令和地址信號(hào)，并且該寄存器和緩沖器位于第一電路板的相對(duì)面。
15.一種堆棧存儲(chǔ)器模塊，包括一個(gè)配置在存儲(chǔ)器模塊中至少兩個(gè)電路板中的一個(gè)電路板上的緩沖器，該緩沖器緩沖用于存儲(chǔ)器模塊中至少兩個(gè)電路板上的存儲(chǔ)器芯片的信號(hào)。
16.根據(jù)權(quán)利要求15所述的堆棧存儲(chǔ)器模塊，進(jìn)一步包括電連接到該緩沖器的一個(gè)寄存器，該寄存器緩沖用于第二多個(gè)存儲(chǔ)器芯片的指令和地址信號(hào)，并且該寄存器和緩沖器位于至少兩個(gè)電路板中的一個(gè)電路板的相對(duì)面。
全文摘要
在存儲(chǔ)器模塊中，在該存儲(chǔ)器模塊內(nèi)至少兩個(gè)電路板中的一個(gè)電路板上配置一個(gè)緩沖器。該緩沖器是用于為在存儲(chǔ)器模塊內(nèi)至少兩個(gè)電路板上的存儲(chǔ)器芯片緩沖信號(hào)的。
文檔編號(hào)H05K1/18GK1604227SQ200410092129
公開日2005年4月6日 申請(qǐng)日期2004年8月13日 優(yōu)先權(quán)日2003年8月13日
發(fā)明者蘇秉世, 趙正顯, 李政埈, 李載浚 申請(qǐng)人:三星電子株式會(huì)社