專利名稱：一種可編程步進延時時基和采樣系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及電氣設(shè)備技術(shù)領(lǐng)域，尤其涉及一種可編程步進延時時基和采 樣系統(tǒng)，主要應(yīng)用于對高速周期信號等效采樣的設(shè)備中，如時域反射計(Time Domain Reflectometer, TDR)、數(shù)字采樣示波器、探地雷達、電纜故障測試儀等。
技術(shù)背景隨著數(shù)字化技術(shù)的發(fā)展，對數(shù)據(jù)采集技術(shù)的要求越來越高，被處理的模擬信號也 在向高頻、寬帶方面發(fā)展，但由于受現(xiàn)有元器件的性能和成本的限制，普通的A/D轉(zhuǎn)換器很 難對高頻信號實行實時采集，而取而代之的是等效采樣技術(shù)。在測量儀器中，常用的等效采 樣的方法主要有兩種順序等效采樣和隨機等效采樣。順序等效采樣根據(jù)被測信號周期性重復(fù)的特點，在被測信號不同相位時刻高速開 啟取樣頭取樣，獲取被測信號不同相位的幅度值，再根據(jù)相位將幅度連續(xù)排列，從而真實 地重構(gòu)出原始信號。具體做法是在每個重復(fù)的觸發(fā)事件之后延遲一段很短的時間(記為 At)，產(chǎn)生高速選通脈沖信號，打開取樣頭獲取采樣值。同時任何定時抖動或觸發(fā)點的變化 都將導(dǎo)致采樣點的相位誤差，相位誤差的存在使得在重組信號時導(dǎo)致重建波形失真。因此 如何在觸發(fā)事件之后與之準確同步，并精確的按照預(yù)定的延遲時間At產(chǎn)生高速選通脈沖 信號，控制取樣頭開啟是順序等效采樣的關(guān)鍵技術(shù)。這就是順序等效采樣系統(tǒng)中的精密步 進延時時基電路。在很多情況下，被采樣的信號周期較長、占空比小，而所關(guān)注的脈沖信號持續(xù)時間 很短，一些典型的例子如時域反射計、脈沖體制雷達、激光測距雷達等，其脈沖信號持續(xù)時 間小于100納秒，而重復(fù)周期長達數(shù)十毫秒。所以精密步進延時時基電路還要有足夠長的 時間采集范圍，可以對長周期短占空比的信號進行精確定時采樣。取樣頭觸發(fā)信號和脈沖源的觸發(fā)信號是同步的，因此一般是同時產(chǎn)生的，為了采 集到脈沖源階躍前的信號，取樣頭觸發(fā)信號必須超前于脈沖源的觸發(fā)信號。傳統(tǒng)方法是在 脈沖源觸發(fā)信號前增加額外的延遲電路以及電平轉(zhuǎn)換電路，但是這種方法會產(chǎn)生額外的抖 動誤差，而抖動會直接影響等效采樣的水平時基的穩(wěn)定性，所以需要提供一種降低抖動的 信號延遲方法。傳統(tǒng)的步進延時電路有斜波比較方式和DDS (Direct DigitalSynthesizer，直接 數(shù)字式頻率合成器)方式以及可編程延遲芯片方式等。斜波比較法是將一個快斜波信號與一個階梯波信號通過比較器來得到步進脈沖， 該方式實質(zhì)是將電壓差轉(zhuǎn)換為時間差?？梢酝ㄟ^改變斜波斜率或階梯波階梯電壓調(diào)節(jié)步進 時間值A(chǔ)t，前者調(diào)節(jié)快斜波充電電容容量改變，后者通過調(diào)整放大器增益來改變。無論哪 種途徑要精確、快速調(diào)整At，都很困難。用全模擬電路構(gòu)成步進延時脈沖電路結(jié)構(gòu)復(fù)雜，調(diào) 試非常麻煩，且容易受到噪聲、溫度等影響。DDS技術(shù)是一種把一系列數(shù)字形式信號通過 DAC轉(zhuǎn)換成模擬形式信號的合成技術(shù)。目前使用最廣泛的一種DDS方式是利用高速存儲器 做查詢表，然后通過高速DAC產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波。但是DDS的一個明顯的缺點是相位噪聲大、頻譜雜散分量較高，步進延時電路輸出用于打開高速取樣頭，DDS的缺 點容易造成較大取樣誤差。有些等效采樣電路也采用了單片或者多片可編程延遲芯片的方式，但是沒有將粗 延遲和細延遲結(jié)合起來，因此信號采集范圍有限；也沒考慮到與重復(fù)的觸發(fā)脈沖信號準確 同步；為了讓取樣頭觸發(fā)信號超前于脈沖源的觸發(fā)信號，需要增加額外的延遲電路，效果不 好
實用新型內(nèi)容
本實用新型的目的就是針對現(xiàn)有技術(shù)存在的不足而提供一種結(jié)合粗延遲和細延 遲產(chǎn)生可編程無間斷的精確延時采樣信號、可以對長周期短占空比的信號進行精確定時采 樣的可編程步進延時時基和采樣系統(tǒng)。為了實現(xiàn)上述目的，本實用新型采用的技術(shù)方案是一種可編程步進延時時基和采樣系統(tǒng)，它包括有時鐘模塊、CPU/FPGA控制模塊 (Field-Programmable Gate Array，現(xiàn)場可編程門陣列)、粗延遲模塊、細延遲模塊；CPU/FPGA控制模塊的輸出端分別信號連接時鐘模塊、粗延遲模塊、細延遲模塊的 輸入端；時鐘模塊的輸出端分別信號連接粗延遲模塊、細延遲模塊、脈沖源，在預(yù)定觸發(fā) 頻率和預(yù)定觸發(fā)時刻產(chǎn)生采樣時基信號；所述粗延遲模塊包括一個收到觸發(fā)信號之后對所述的時鐘模塊進行計數(shù)的可編 程計數(shù)器。粗延遲模塊的輸出端信號連接細延遲模塊的輸入端，當(dāng)可編程步進延時時基收 到采樣觸發(fā)信號之后，在預(yù)先設(shè)定的第N個時鐘周期產(chǎn)生粗延遲結(jié)束信號，產(chǎn)生收到觸發(fā) 信號之后第1個到第N個時鐘周期間的粗延遲時間；細延遲模塊的輸出端連接取樣頭，利用內(nèi)插原理，在產(chǎn)生粗延遲結(jié)束信號之后啟 動細延遲模塊，以更小的步進分辨率，產(chǎn)生小于1個時鐘周期的細延遲時間；時鐘模塊產(chǎn)生三路同步采樣觸發(fā)信號，第一路送給CPU/FPGA控制模塊形成AD采 樣控制信號，第二路送往脈沖源形成脈沖源觸發(fā)信號，第三路送往粗延遲模塊和細延遲模 塊，作為可編程延遲的使能信號，經(jīng)過預(yù)定時間延遲之后送往取樣頭，形成精確可編程步進 延時選通的取樣頭觸發(fā)信號。所述CPU/FPGA控制模塊包括有CPU和FPGA控制邏輯電路，CPU通過預(yù)置信號將 可編程時間數(shù)據(jù)寫入FPGA，F(xiàn)PGA將該數(shù)據(jù)拆分成粗延遲預(yù)置值N和細延遲預(yù)置值M,分別 寫入粗延遲模塊和細延遲模塊。所述時鐘模塊采用高速射極耦合邏輯芯片來搭建時鐘電路。所述時鐘模塊包括有依次順序信號連接的時鐘源、電平轉(zhuǎn)換模塊、時鐘分配模塊 一、計數(shù)器、二分頻器、時鐘分配模塊二，時鐘模塊還包括有兩個D觸發(fā)器，兩個D觸發(fā)器均 與兩個時鐘分配模塊一、二信號連接。所述細延遲模塊由5片基于延時開關(guān)陣列方式的高速可編程延時芯片級聯(lián)而成。所述高速可編程延時芯片采用型號為MC100EP195的芯片。本實用新型有益效果在于本實用新型包括有時鐘模塊、CPU/FPGA控制模塊、粗延遲和細延遲模塊，時鐘模塊
4產(chǎn)生三路同步采樣觸發(fā)信號，第一路送給CPU/FPGA控制模塊形成AD采樣控制信號，第二路 送往脈沖源形成脈沖源觸發(fā)信號，第三路送往粗延遲模塊和細延遲模塊，作為可編程延遲 的使能信號，經(jīng)過預(yù)定時間延遲之后送往取樣頭，形成精確可編程步進延時選通的取樣頭 觸發(fā)信號，本實用新型的系統(tǒng)具有以下優(yōu)點1、能夠進行與重復(fù)的觸發(fā)脈沖信號準確同步；2、利用自身電路結(jié)構(gòu)特點，不借助外部延遲電路，就能讓取樣頭觸發(fā)信號超前于 脈沖源的觸發(fā)信號，可以降低抖動、減少額外的誤差；3、能夠在預(yù)定觸發(fā)頻率和預(yù)定觸發(fā)時刻，產(chǎn)生采樣時基信號，其中觸發(fā)頻率和觸 發(fā)時刻都是可編程的，粗延遲和細延遲時間都是可編程的；4、粗延遲對50ns時鐘計數(shù)，能夠產(chǎn)生任意50ns倍數(shù)的時間延遲；細延遲采用內(nèi)插 原理，能夠在50ns內(nèi)產(chǎn)生任意IOps倍數(shù)的時間延遲；5、可以對長周期短占空比的信號進行精確定時采樣，具有延時精確、延時范圍 長、實施簡單、調(diào)試方便、不易受到噪聲、溫度等影響等優(yōu)點。

圖1是本實用新型的電路方框圖；圖2是本實用新型的電路原理圖；圖3是本實用新型細延遲模塊的電路原理圖；圖4a是本實用新型延時小于50ns的時序圖；圖4b是本實用新型延時大于50ns的時序圖。
具體實施方式
以下結(jié)合附圖對本實用新型作進一步的說明，見圖1所示，本實用新型包括有 CPU/FPGA控制模塊101、時鐘模塊100、粗延遲模塊102、細延遲模塊103，CPU/FPGA控制模 塊101的信號輸出端分別通過信號線連接時鐘模塊100、粗延遲模塊102、細延遲模塊103 的信號輸入端，時鐘模塊100的信號輸出端分別通過信號線連接粗延遲模塊102、細延遲模 塊103、脈沖源，粗延遲模塊102的信號輸出端通過信號線連接細延遲模塊103，細延遲模塊 103的信號輸出端連接取樣頭，CPU/FPGA控制模塊101的數(shù)據(jù)輸出端分別通過數(shù)據(jù)線連接 粗延遲模塊102、細延遲模塊103的數(shù)據(jù)輸入端。本實用新型的邏輯控制模塊CPU/FPGA控制模塊101由可編程邏輯門陣列FPGA產(chǎn) 生，時鐘模塊100接受CPU/FPGA控制模塊101發(fā)送的時鐘觸發(fā)信號(Triger)，產(chǎn)生本實用 新型所需的時鐘信號和脈沖源觸發(fā)信號(PluseTrig)、細延遲模塊103的細延遲觸發(fā)信號 (DelayTrig)。粗延遲模塊102實質(zhì)上是由CPU/FPGA控制模塊101內(nèi)置的減法計數(shù)器產(chǎn)生， 在CPU/FPGA控制模塊101的控制下，通過預(yù)置延時數(shù)據(jù)(DelayData)進行定時延時，延時 結(jié)束后產(chǎn)生細延遲模塊103觸發(fā)信號進行細延時，再送至取樣作為其觸發(fā)信號。見圖2所示，為了提高系統(tǒng)精度，降低時鐘抖動所帶來的誤差，時鐘模塊100采用 安森美(Onsemi)公司的高速ECUEmitterCoupleLogic，射極耦合邏輯)芯片來搭建本系統(tǒng) 的時鐘電路。ECL電路的最大特點是其基本門電路工作在非飽和狀態(tài)，因此ECL又稱為非飽 和性邏輯。也正因為如此，ECL電路的最大優(yōu)點是具有相當(dāng)高的速度。這種電路的平均延遲時間可達幾個ns數(shù)量級甚至更少。當(dāng)電路從一種狀態(tài)過渡到另一種狀態(tài)時，對寄生電容 的充放電時間將減少，這也是ECL電路具有高開關(guān)速度的重要原因。時鐘模塊100包括有依次順序信號連接的時鐘源201、電平轉(zhuǎn)換模塊202、時鐘分 配模塊一 203、計數(shù)器204、二分頻器205、時鐘分配模塊二 206，時鐘模塊100還包括有兩個 D觸發(fā)器207、208，兩個D觸發(fā)器207、208均與時鐘分配模塊一 203、時鐘分配模塊二 206 信號連接。時鐘模塊100內(nèi)的高穩(wěn)時鐘源201頻率為20MHz，由它產(chǎn)生的高穩(wěn)方波信號通 過電平轉(zhuǎn)換模塊202電平轉(zhuǎn)換后，進入時鐘分配模塊一 203進行時鐘驅(qū)動和分配，一路時 鐘信號送往一個8位計數(shù)器204，通過數(shù)據(jù)端P [7:0]，對20MHz的時鐘進行分頻，分頻的范 圍為0 256，然后再通過二分頻器205，產(chǎn)生占空比為50%、頻率范圍為4kHz IOMHz的 可編程方波信號。本實用新型為了產(chǎn)生IOOkHz的方波信號，用計數(shù)器204進行100分頻， 產(chǎn)生頻率為200kHz的進位信號，通過二分頻器205，產(chǎn)生占空比為50%的IOOkHz的方波信 號(CLKDIV0UT)。再送往時鐘分配模塊二 206進行時鐘驅(qū)動、分配。該信號分成3路，1路 送給CPU/FPGA控制模塊101作為對取樣頭和AD采樣的同步信號，即AD采樣控制信號；取 一路IOOkHz的時鐘信號一路送往帶復(fù)位端的D觸發(fā)器207，并用20MHz的時鐘信號進行鎖 存后，通過SMA(SUb-MiniatUre-A，天線接頭)連接器送往脈沖源作為其觸發(fā)信號；另一路 IOOkHz信號經(jīng)帶復(fù)位端的D觸發(fā)器208，用20MHz的反向信號進行鎖存，這樣做的目的是巧 妙利用電路自身結(jié)構(gòu)，不需外部延遲電路，就可以讓取樣頭觸發(fā)信號比脈沖源的觸發(fā)信號 超前25ns，由于5片延遲芯片的固定延遲有11ns，實際上取樣頭觸發(fā)信號比脈沖源的觸發(fā) 信號超前約14ns。這樣就可以采集到脈沖源階躍前的信號，這對于TDR測量設(shè)備是很重要 的。用HDL語言或原理圖的方式在CPU/FPGA控制模塊101內(nèi)產(chǎn)生一個帶復(fù)位 (RESET)、預(yù)置(PE)、計數(shù)使能(CE)等功能的減法計數(shù)器作為粗延遲模塊102。計數(shù)器的模 可根據(jù)需要延時的長度而定，模越大，可延時的范圍就越廣。粗延遲模塊102的粗延時計數(shù) 器的計數(shù)時鐘為時鐘模塊100提供的20MHz的方波信號，其周期為50ns，由此可知，每計數(shù) 一個時鐘便向前延時50ns，而延遲的長度由延時數(shù)據(jù)線決定，其分為2個部分，N為粗延時 計數(shù)器的計數(shù)數(shù)據(jù)，M為細延時的延時數(shù)據(jù)。延時數(shù)據(jù)線通過延時信號(DelayPE)線進行 預(yù)置，其計數(shù)使能為方波信號，即時鐘模塊100提供的IOOkHz信號。見圖3所示，細延遲模塊103由5片延遲芯片級聯(lián)而成。粗延遲模塊102計數(shù)完 成后產(chǎn)生粗延遲結(jié)束信號(/RoughOver)信號，一路送往細延遲模塊103的輸出使能端/EN， 一路送往時鐘模塊100中的D觸發(fā)器208的復(fù)位端，用于觸發(fā)其工作產(chǎn)生細延遲模塊103 的輸入信號。細延遲模塊103是整個步進延時系統(tǒng)的核心部分，決定了可延時的最小時間 間隔，其抖動也直接影響了等效采樣的水平時基的穩(wěn)定性。為了克服傳統(tǒng)步進延時的缺點 和問題，提高開發(fā)效率，降低開發(fā)難度，本實用新型中的細延遲模塊103采用5片安森美公 司的MC100EP195芯片級聯(lián)來實現(xiàn)。MC100EP195是基于延時開關(guān)陣列方式的ECL高速可編程延時芯片(PDC)，其內(nèi)部 由多路開關(guān)級聯(lián)而成，每個多路開關(guān)具有不同的門延時(GateDelay)時間，輸入控制字通 過控制多路開關(guān)輸入信號通路來選擇輸入信號經(jīng)過通路，既而控制信號延時時間。因此多 個開關(guān)級聯(lián)就構(gòu)成了一個可編程的延時電路。本實用新型設(shè)計了一種“粗延時+細延時”的步進延時方案。由圖2可知，粗延遲模塊102的計數(shù)時鐘為20MHz，周期為50ns，而一片MC100EP195的最大可延時范圍為 10. 24ns,因此需要5片ECL高速可編程延時芯片級聯(lián)產(chǎn)生50ns細延遲模塊103，即可實現(xiàn) 在時間軸上的無間斷的連續(xù)延時。每片MC100EP195 都提供有 D [10]、CASCADE、CASCADE、SETMAX 與 SETMIN 用以進行 級聯(lián)。多片級聯(lián)時SETMIN、SETMAX、CASCADE、/CASCADE之間相互連接。同時提供數(shù)據(jù)鎖 存控制信號(LEN)和輸出使能信號(/EN)。見圖4a、4b所示其中圖4a為延時小于50ns的時序圖，圖4b為延時大于50ns的 時序圖。結(jié)合圖1 3，整個步進延時系統(tǒng)的工作過程為時鐘模塊100接受CPU/FPGA控 制模塊101的時鐘觸發(fā)信號，并預(yù)置計數(shù)器204的分頻數(shù)據(jù)，當(dāng)開始信號(Start)來后，時 鐘模塊100輸出20MHz時鐘。由于20MHz時鐘經(jīng)分頻，且經(jīng)多級芯片延時，因此輸出方波信 號(IOOkHz)比20MHz時鐘落后幾個ns的時間，當(dāng)用D觸發(fā)器207鎖存后，產(chǎn)生脈沖源觸發(fā) 信號。而D觸發(fā)器207可通過其復(fù)位端用脈沖源復(fù)位信號(PulseRst)進行控制?！按盅訒r +細延時”的步進延時結(jié)構(gòu)如圖4a、4b所示。根據(jù)延時長度，分為兩種情況延時小于50ns 和延時大于50ns。如圖4a所示，延時小于50ns的時候，粗延時計數(shù)器數(shù)據(jù)端P[7:0] =N =0細延時數(shù)據(jù)端D[13:0] =M0此時，粗延遲模塊102不工作，當(dāng)系統(tǒng)復(fù)位后，粗延遲結(jié)束 信號一直為低電平。因此時鐘模塊100中的D觸發(fā)器208復(fù)位無效，IOOkHz信號在20MHz 反向時鐘鎖存后，輸出細延遲觸發(fā)信號送至細延遲模塊103的ECL高速可編程延時芯片的 輸入端，根據(jù)細延遲模塊103的數(shù)據(jù)線D [13:0]的值M進行延遲，加上5片ECL高速可編程 延時芯片固定延遲得到輸出采樣信號(SampTrig)，經(jīng)SMA連接器送至取樣頭作為其觸發(fā)信 號。然后，改變細延遲模塊103的數(shù)據(jù)預(yù)置值，便可向前延遲一定的時間。假設(shè)數(shù)據(jù)輸 入端D[13:0] = 0111,1101100011，則延遲的時間At為Δ t = 5*tDelay+tPDCs= 5*2200+1*10240+1*10240+1*10240+(1101100011)= 50390ps其中tDelay為每片ECL高速可編程延時芯片的固定延遲時間。tPD&為5片ECL高 速可編程延時芯片總的延遲時間。當(dāng)延時時間大于50ns時，根據(jù)延時的時間，CPU/FPGA控制模塊101對粗延時計數(shù) 器和細延遲模塊103的數(shù)據(jù)端進行數(shù)據(jù)預(yù)置此時P[7:0] =N,D[13:0] =M0由于方波信號 作為粗延時計數(shù)器的計數(shù)使能端，如圖4b所示，且以20MHz的反向信號作為計數(shù)時鐘，如圖 2所示，對比圖4a和圖4b可知，不管是延時時間是否大于50ns，延時的起點都是一樣的。當(dāng)計數(shù)器計數(shù)到N-I時，輸出粗延遲結(jié)束信號，分別送往細延遲模塊103的輸出使 能端和時鐘模塊100中D觸發(fā)器208的復(fù)位端。由于D觸發(fā)器208中的復(fù)位為高電平，而 鎖存時鐘為20MHz的反向信號，且此時的觸發(fā)器的數(shù)據(jù)輸入端D為高電平，所以D觸發(fā)器 208將在下一個時鐘的下降沿處輸出一個低變高的信號細延遲觸發(fā)信號，其距離起點延時 N*50ns。如圖4b所示。此后細延遲觸發(fā)信號作為細延遲模塊103的輸入信號進行延時，其 過程與延時時間小于50ns的情況一樣。假設(shè)，延時數(shù)據(jù)中的M = 00000010，N = 0111，1101100011，即粗延遲模塊102延 時數(shù)據(jù) P[7:0] = 00000010，細延遲模塊 103 的延時數(shù)據(jù) D[13:0] = 0111，1101100011。由上述可知，“粗延時+細延時，，的總延時時間At為:Δ t = tEough+tFine= (00000010*50)ns+50390ps= 150390ps其中tK。ugh為粗延遲模塊102的延遲時間，tFine為細延遲模塊103的延遲時間。當(dāng)然，以上所述僅是本實用新型的較佳實施例，故凡依本實用新型專利申請范圍 所述的構(gòu)造、特征及原理所做的等效變化或修飾，均包括于本實用新型專利申請范圍內(nèi)。
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權(quán)利要求一種可編程步進延時時基和采樣系統(tǒng)，其特征在于它包括有CPU/FPGA控制模塊(101)、時鐘模塊(100)、粗延遲模塊(102)、細延遲模塊(103)，CPU/FPGA控制模塊(101)的信號輸出端分別通過信號線連接時鐘模塊(100)、粗延遲模塊(102)、細延遲模塊(103)的信號輸入端，時鐘模塊(100)的信號輸出端分別通過信號線連接粗延遲模塊(102)、細延遲模塊(103)、脈沖源，粗延遲模塊(102)的信號輸出端通過信號線連接細延遲模塊(103)，細延遲模塊(103)的信號輸出端連接取樣頭，CPU/FPGA控制模塊(101)的數(shù)據(jù)輸出端分別通過數(shù)據(jù)線連接粗延遲模塊(102)、細延遲模塊(103)的數(shù)據(jù)輸入端。
2.根據(jù)權(quán)利要求1所述的一種可編程步進延時時基和采樣系統(tǒng)，其特征在于所述 CPU/FPGA控制模塊(101)包括有CPU和FPGA控制邏輯電路。
3.根據(jù)權(quán)利要求1所述的一種可編程步進延時時基和采樣系統(tǒng)，其特征在于所述粗 延遲模塊包括一個收到觸發(fā)信號之后對所述的時鐘模塊進行計數(shù)的可編程計數(shù)器。
4.根據(jù)權(quán)利要求1所述的一種可編程步進延時時基和采樣系統(tǒng)，其特征在于所述時 鐘模塊(100)采用高速射極耦合邏輯芯片來搭建時鐘電路。
5.根據(jù)權(quán)利要求4所述的一種可編程步進延時時基和采樣系統(tǒng)，其特征在于所述時 鐘模塊(100)包括有依次順序信號連接的時鐘源(201)、電平轉(zhuǎn)換模塊(202)、時鐘分配模 塊一(203)、計數(shù)器(204)、二分頻器(205)、時鐘分配模塊二(206)，時鐘模塊(100)還包括 有兩個D觸發(fā)器(207、208)，兩個D觸發(fā)器(207、208)均與兩個時鐘分配模塊一、二(203、 206)信號連接。
6.根據(jù)權(quán)利要求1-5任意一項所述的一種可編程步進延時時基和采樣系統(tǒng)，其特征在 于所述細延遲模塊(103)由5片基于延時開關(guān)陣列方式的高速可編程延時芯片級聯(lián)而成。
7.根據(jù)權(quán)利要求6所述的一種可編程步進延時時基和采樣系統(tǒng)，其特征在于所述高 速可編程延時芯片采用型號為MC100EP195的芯片。
專利摘要本實用新型涉及電氣設(shè)備技術(shù)領(lǐng)域，尤其涉及一種可編程步進延時時基和采樣系統(tǒng)，其包括有時鐘模塊、CPU/FPGA控制模塊、粗延遲和細延遲模塊，它以預(yù)定觸發(fā)頻率在預(yù)定觸發(fā)時刻為采樣系統(tǒng)產(chǎn)生三路同步采樣觸發(fā)信號，第一路送給CPU/FPGA控制模塊形成AD采樣控制信號，第二路送往脈沖源形成脈沖源觸發(fā)信號，第三路送往粗延遲模塊和細延遲模塊，經(jīng)過預(yù)定時間延遲之后送往取樣頭，形成精確可編程步進延時選通的取樣頭觸發(fā)信號，能夠與重復(fù)的觸發(fā)脈沖信號準確同步，產(chǎn)生寬范圍、精確步進延時的采樣信號，可以對長周期、短占空比的信號進行精確定時采樣，具有實施簡單、調(diào)試方便、不易受到噪聲、溫度影響等優(yōu)點。
文檔編號G06F17/40GK201654786SQ20092029609
公開日2010年11月24日 申請日期2009年12月31日 優(yōu)先權(quán)日2009年12月31日
發(fā)明者徐地華, 曹勇, 梅領(lǐng)亮, 秦開宇, 陳伯平 申請人:廣東正業(yè)科技股份有限公司