專利名稱：：超大尺寸集成電路的準(zhǔn)確寄生電容取得的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種集成電路，更特別地是關(guān)于半導(dǎo)體裝置中取得寄生電容。
背景技術(shù)：
：集成電路(ICs)變化錯綜復(fù)雜，舉例來說從僅包含少許基本電子構(gòu)件(例如晶體管與二極管)的^f莫擬電路，到包含數(shù)以億計(jì)晶體管的復(fù)雜凄t字系統(tǒng)。雖然不同的i殳計(jì)方法及電子"i殳計(jì)自動化(EDA)工具用以設(shè)計(jì)不同復(fù)雜程度的ICs，但是基本的IC設(shè)計(jì)程序并未改變。亦即，集成電鴻4殳計(jì)工程師通過轉(zhuǎn)換電鴻^見范為產(chǎn)生基本電子構(gòu)件的物理構(gòu)件的幾何描述以設(shè)計(jì)IC。一^:來說，幾何描述為不同尺寸的多邊形，表示位于不同制程層的傳導(dǎo)特征。詳細(xì)的物理構(gòu)4牛的幾4可描述一4殳稱為集成電3各布局(integratedcircuitlayouts)。于初始集成電路布局產(chǎn)生后，為了^r證IC是否符合設(shè)計(jì)-現(xiàn)范以及達(dá)到預(yù)期的效能，集成電^各布局通常通過一組步驟測試與最佳化。圖1所示i兌明一^:后i殳計(jì)測試與最佳化步驟的流程圖。于IC設(shè)計(jì)程序完成后(步驟2所示)，遂開始一初始的IC布局(步驟4所示)。此布局首先檢驗(yàn)及接著驗(yàn)證設(shè)計(jì)規(guī)則以匹配期望的設(shè)計(jì)概念。此步驟(步驟6所示)通稱為設(shè)計(jì)規(guī)則檢查(DRC)及布局與電i各比只于(LVS)。為了"取得(extract)"布局的電性特征，接著執(zhí)行RC取得步驟(步驟8所示)。由IC布局取得的一般電性特征包含電子裝置內(nèi)及與前述裝置電連接的不同互聯(lián)機(jī)(一般也稱為"網(wǎng)狀物")上的電容及電阻。由于這些電容與電阻值并非由"i殳計(jì)者i殳定，而是關(guān)于裝置結(jié)構(gòu)的裝置物理性質(zhì)及用于制造IC的材料，故此現(xiàn)行步驟也稱為"寄生耳又得(parasiticextraction)"。隨后模擬(仿真)設(shè)計(jì)的IC(步驟10所示)，以確保此設(shè)計(jì)符合IC中寄生電容與電阻的規(guī)范。假若寄生電容與電阻未達(dá)到預(yù)期的功效，則集成電i各布局通常通過一個(gè)或多個(gè)"i殳計(jì)最佳化循環(huán)改變。假如模擬結(jié)果符合設(shè)計(jì)規(guī)范，則完成此設(shè)計(jì)程序(步驟12所示)。已知寄生電容與電阻在IC設(shè)計(jì)中會導(dǎo)致許多不良的影響，例如網(wǎng)狀物上不希望的長ifl號延遲。因此，需準(zhǔn)確i也預(yù)測i殳計(jì)IC性能上寄生電容與電阻的影響，如此"^殳計(jì)工:f呈師才可通過適當(dāng)?shù)?i殳計(jì)最佳化步驟彌補(bǔ)這些不良影響。還可了解當(dāng)裝置特征尺寸縮小到超深次微米(小于0.25微米)時(shí)，互連延遲(interconnectdelays)開始主導(dǎo)IC的總延遲。再者，當(dāng)比較相鄰網(wǎng)狀物間的耦合電容時(shí)，因?yàn)槔孟冗M(jìn)技術(shù)減小ICs的接觸-至-柵極(contact-to-gate)電極距離及增加ICs裝置密度，因此4妻觸/介層(contact/via)電容可i兌明總互連延遲的增加部分?，F(xiàn)存取得方法在接觸/介層寄生電容取得系有問題的。現(xiàn)今，取得成果主要著重在相鄰網(wǎng)狀物間的耦合電容上。于4妄觸及介層上的寄生效果則甚少準(zhǔn)確。于接觸及介層電容上取得準(zhǔn)確性的缺乏，可能會導(dǎo)致模擬結(jié)果與實(shí)際電路性能間的明顯差異。例如，現(xiàn)存全芯片取得系統(tǒng)通常為"多邊形基礎(chǔ)"。在取得設(shè)計(jì)布局中，電路布局首先區(qū)分為小部分，其中每個(gè)小部分包含識別的原始多邊形圖案(primitivepolygonpattern)(通常也稱為原始物(primitive))。取得系統(tǒng)隨后通過讀取儲存于這類原始多邊形圖案的單位寄生值的技術(shù)檔案(如步驟9所示)的預(yù)制的寄生電容/電阻查詢表而取得寄生值(例如，電阻、電容)。全芯片寄生值通常通過原始多邊形圖案上的算術(shù)運(yùn)算而求得。實(shí)際的接觸/介層形狀及尺寸變化通常被取得系統(tǒng)忽略。圖2A顯示出現(xiàn)于IC內(nèi)的金氧半導(dǎo)體場效晶體管(MOSFET)的立體圖，其中接觸"C"為圓柱狀且大小由第一互連層"Ml"變化至源極/漏極區(qū)"S"與"D"。在上述現(xiàn)存的寄生取得系統(tǒng)中，未考慮實(shí)際接觸形狀及尺寸變化。反而，通常由理想的、矩形接觸原始物(contactprimitive)求得的單位電容值，通常用于計(jì)算晶體管中接觸-至-柵極電極寄生電容。因此，模擬結(jié)果可能高出極限的10%而過度悲觀。圖2B顯示IC內(nèi)一部分立體圖，其中介層為圓柱狀且尺寸變化形成于第一互連層"M1"與第二互連層"M2"間。同樣地，在現(xiàn)存全芯片取得系統(tǒng)的RC取得步驟8期間，于介層及介層-至-金屬層間的寄生電容系為大約估計(jì)，并未考慮實(shí)際介層形狀、介層密度及介層尺寸。
發(fā)明內(nèi)容通過本發(fā)明提供改善準(zhǔn)確性的全芯片寄生取得方法的優(yōu)選實(shí)施例，這些及其它問題一般皆可解決或規(guī)避，且一般可達(dá)成技術(shù)上的4尤點(diǎn)。根據(jù)本發(fā)明的一優(yōu)選實(shí)施例，一種電子地產(chǎn)生一技術(shù)檔案以取得集成電路布局中寄生電容的方法，該方法包含以下步驟提供具有實(shí)質(zhì)相似尺寸且不同接觸/介層結(jié)構(gòu)的多個(gè)接觸/介層電容測試結(jié)構(gòu)；量測于多個(gè)4妄觸/介層電容測試結(jié)構(gòu)上的寄生4妄觸/介層電容；創(chuàng)造一有效接觸/介層寬度表，其中此表的每一要素相對應(yīng)一多邊形接觸/介層，且具有一計(jì)算的寄生電容系匹配多個(gè)4妾觸/介層電容測試結(jié)構(gòu)其中之一的寄生電容；以及產(chǎn)生對應(yīng)有效接觸/介層寬度表的一電容表。才艮據(jù)本發(fā)明另一優(yōu)選實(shí)施例，一種耳又得集成電^各布局中一或多個(gè)才妾觸/介層的一寄生電容的方法，該方法包含以下步艱《將一纟支術(shù)檔案讀進(jìn)一取得系統(tǒng)；以及將一電路布局讀進(jìn)此取得系統(tǒng)；其中技術(shù)檔案包含一電容表；其中電容表中的4妄觸/介層電容由一有效接觸/介層面積表導(dǎo)出；以及其中校準(zhǔn)有效接觸/介層面積表的各要素，以具有一寄生電容值系匹配集成電^各中一實(shí)際4妄觸/介層結(jié)構(gòu)的寄生電容值。才艮據(jù)本發(fā)明再另一優(yōu)選實(shí)施例，一種于集成電^各布局實(shí)施測試與才莫擬的方法，該方法包含以下步驟創(chuàng)造一纟支術(shù)檔案；處理一集成電3各布局的幾何系統(tǒng)；以及通過來自集成電^各布局內(nèi)的一圖案，來圖案匹配技術(shù)檔案中的一接觸/介層結(jié)構(gòu)，以取得寄生電容；其中技術(shù)檔案包含一電容表；其中電容表中的接觸/介層電容由一有效接觸/介層面積表導(dǎo)出；以及其中校準(zhǔn)有效接觸/介層面積表的各要素，以具有一寄生電容值系匹配集成電^各中一實(shí)際4妾觸/介層結(jié)構(gòu)的寄生電容值。本發(fā)明優(yōu)選實(shí)施例的一優(yōu)點(diǎn)為結(jié)合實(shí)際接觸/介層形狀及尺寸變化的寄生電容實(shí)質(zhì)改善取得準(zhǔn)確性。本發(fā)明可達(dá)成此優(yōu)點(diǎn)，而不需徹底檢查現(xiàn)存"多邊形基礎(chǔ)"的全芯片取得工具。本發(fā)明優(yōu)選實(shí)施例的另一優(yōu)點(diǎn)為優(yōu)選實(shí)施例內(nèi)的"有效接觸寬度"與"有效介層寬度"表的準(zhǔn)確性一旦驗(yàn)證通過硅供貨商的質(zhì)量保證(QA)標(biāo)準(zhǔn)，由其上求得的技術(shù)檔案可于任一個(gè)設(shè)計(jì)團(tuán)隊(duì)執(zhí)行。IC設(shè)計(jì)人員不需改變已建立的取得流程。為更徹底了解本發(fā)明及其優(yōu)點(diǎn)，本發(fā)明的實(shí)施方式連同其附隨的示意圖將于下面描述，其示意圖為圖1為已知后i殳計(jì)測試與最佳化流程的流程圖2A顯示MOSFET晶體管的立體圖2B顯示IC內(nèi)介層的立體圖3為在優(yōu)選實(shí)施例中產(chǎn)生技術(shù)檔案的流程圖4顯示具有相同裝置尺寸及不同4妄觸結(jié)構(gòu)的二個(gè)MOSFET晶體管。圖5A說明在優(yōu)選實(shí)施例中索引的C^p。表的一范例；圖5B說明在優(yōu)選實(shí)施例中索引的Cv表的一范例；圖6說明獲取實(shí)際接觸結(jié)構(gòu)的一"有效"接觸面積布局圖；圖7A顯示在優(yōu)選實(shí)施例中"有效接觸寬度"表的一范例；圖7B顯示在優(yōu)選實(shí)施例中"有效介層寬度"表的一范例；圖8i兌明在優(yōu)選實(shí)施例中后"i殳計(jì)測試與最佳化流程的流程以及圖9顯示優(yōu)選實(shí)施例中取得系統(tǒng)的方塊圖。具體實(shí)施例方式現(xiàn)行優(yōu)選實(shí)施例的制造及使用詳細(xì)i侖述于下。然而，應(yīng)該明白本發(fā)明提供許多可實(shí)施于各種特定背景的應(yīng)用發(fā)明概念。所述的特的范疇。本發(fā)明將描述于特定背景的優(yōu)選實(shí)施例，即一種考慮實(shí)際接觸/介層形狀及尺寸變化的寄生電容取得方法。各種實(shí)施例的一般特征利用已編索引的個(gè)別"有效接觸寬度，，表及'有效介層寬度"表取代用于"取得(extract)"全芯片寄生電容的理想的、方形*接觸/介層結(jié)構(gòu)。這類表格的每一要素代表用于現(xiàn)存"多邊形基礎(chǔ)"的寄生取得工具的一個(gè)理想、方形接觸/介層結(jié)構(gòu)，且每一要素的面積已被校準(zhǔn)，故其對應(yīng)的寄生電容會相等于出現(xiàn)在IC內(nèi)實(shí)際接觸/介層結(jié)構(gòu)的寄生電容。經(jīng)由上述"映像(mapping)"運(yùn)作，現(xiàn)存"多邊形基礎(chǔ)"取得EDA工具可立即地用于"實(shí)際的(real-world)"結(jié)構(gòu)接觸/介層上準(zhǔn)確地取得寄生電容。再者，一旦創(chuàng)造校準(zhǔn)的"有效接觸寬度"或"有效介層寬度"表且產(chǎn)生相對應(yīng)的EDA沖支術(shù)檔案，對使用相同制程技術(shù)的其它設(shè)計(jì)項(xiàng)目而言，其為"可攜的(portable)"。優(yōu)選實(shí)施例的詳細(xì)內(nèi)容將于下列描述中呈現(xiàn)。首先參閱圖3,說明顯示產(chǎn)生全芯片寄生取得EDA工具的一技術(shù)檔案的范例實(shí)施步艱《的流程圖。如現(xiàn)有4支術(shù)已知，一個(gè)寺支術(shù)檔案通常用于提供制程技術(shù)信息至各種取得EDA工具中。此信息可包含裝置酉己置(deviceplacement)與互連商己線(interconnectrouting)的設(shè)計(jì)規(guī)則，互連層、導(dǎo)電層厚度及導(dǎo)電層電阻的制程信息?，F(xiàn)存的全芯片寄生取得的技術(shù)檔案也典型地包含一個(gè)預(yù)制的電容表，其包含由理想的、方形<接觸/介層結(jié)構(gòu)求得的4妾觸/介層電容值。預(yù)制的電容表可用以決定電^各布局內(nèi)的寄生電阻與電容^直。相較下，依據(jù)本發(fā)明實(shí)施例的技術(shù)檔案包含一預(yù)制的電容表，其包含由一"有效接觸寬度"及一"有效介層寬度"表導(dǎo)出的接觸/介層電容值。這些表被設(shè)計(jì)為使該表的每個(gè)要素具有一個(gè)取得工具可辨識的、方形^接觸/介層結(jié)構(gòu)，而其相應(yīng)的寄生電容系已一皮才交準(zhǔn)為與出現(xiàn)在IC內(nèi)實(shí)際接觸/介層結(jié)構(gòu)的寄生電容相等。流,呈圖的第一步-驟(顯示如Sl)涉及不同4妄觸結(jié)構(gòu)的MOS晶體管上實(shí)際*接觸-至-4冊才及電才及(contact-to-gate-electrode)寄生電容的量測，及不同介層結(jié)構(gòu)的介層測試結(jié)構(gòu)上介層-至-介層、介層-至-金屬-層寄生電容的量測。接觸-至-柵極電極電容的量測通常通過形成于半導(dǎo)體基—反內(nèi)的MOSFET測試結(jié)構(gòu)上的平臺測試(benchtests)才丸4亍。由于這樣估文，多個(gè)MOS晶體管優(yōu)選地形成于具有大體相同的裝置尺寸的石圭芯片切割道(scribeline)上。此多個(gè)MOS晶體管的差異在于4妄觸如何由第一互連層形成至源才及/漏才及區(qū)。用于MOSFET測試結(jié)構(gòu)的不同接觸結(jié)構(gòu)反映在接觸密度與接觸-至-柵極電極距離的變化，且為其實(shí)際出現(xiàn)在IC內(nèi)的代表。優(yōu)選的，此接觸密度與接觸-至-柵極電極距離分別是最小設(shè)計(jì)規(guī)則接觸-至-接觸間隔(其表達(dá)為最大設(shè)計(jì)規(guī)則接觸密度)及接觸-至-柵極電極間隔的倍數(shù)。再者，此接觸具有"實(shí)際的"圓柱的與尖細(xì)的形狀，因此在*接觸尺寸上產(chǎn)生變化。圖4顯示該面向的一范例，其中MOSFET"A"與"B"與圖2顯示的MOSFET相似具有相同裝置尺寸但接觸結(jié)構(gòu)不同。接觸密度與接觸-至-柵極電極距離被標(biāo)示為"cc"及"gc"。接觸結(jié)構(gòu)可以適當(dāng)倍數(shù)簡要表示。舉例來說，MOSFET"A，，具有表示最小設(shè)計(jì)規(guī)格接觸畫至4妄觸間隔以及^妄觸-至-4冊才及電4及間隔的IXIX的4妄觸結(jié)構(gòu)。反之，MOSFET"B"具有3X3X的接觸結(jié)構(gòu)。在量測介層-至-介層、介層-至-金屬層寄生電容的情況中，提供多個(gè)介層測試結(jié)構(gòu)優(yōu)選地形成于第一與第二互連金屬層間具有不同介層結(jié)構(gòu)的硅晶圓切割道上。不同的介層結(jié)構(gòu)亦通過介層密度變化反映且代表其實(shí)際出現(xiàn)在IC內(nèi)，其具有圓柱形狀且在介層尺寸及密度變化。量測到的介層密度通常為最小設(shè)計(jì)規(guī)則介層-介層間隔(表達(dá)為最大設(shè)計(jì)規(guī)則介層密度)的倍數(shù)。在優(yōu)選實(shí)施例中，通過已知的方法量測寄生4妄觸以及介層電容。在一個(gè)附加或/及替代的實(shí)施例中，通過揭露于利用共同讓渡及同申請中的美國專利申請案序號_申請日_(TSM07-0335)，名稱為"AccurateCapacitanceMeasurementforUltraLargeScaleIntegratedCircuits"(該申請案系并入于此處供參考)所使用的方法，以改進(jìn)量測寄生接觸及介層電容的準(zhǔn)確性。每單位值系由每一個(gè)不同的4妄觸/介層結(jié)構(gòu)求得。相對于不同接觸/介層結(jié)構(gòu)的各值隨后#皮制成表，形成一索引接觸電容表及一索引介層電容表。圖5A顯示該面向的一個(gè)索引接觸電容(顯示為Cc。-P。)表的一范例，優(yōu)選地，此Cc。—p。表包含出現(xiàn)在IC中相對于接觸結(jié)構(gòu)的"cc"與"gc"的量測C,p。值。舉例來說，當(dāng)"cc"為設(shè)計(jì)規(guī)則接觸-至-接觸間隔的1.5倍(L5X)、"gc"為設(shè)計(jì)規(guī)則接觸-至-柵極電極間隔的兩倍(2X)時(shí)，表中的d.5，2為每單位接觸-至-柵極電極寄生電容。于實(shí)施上，表中的Cc。—p。值，例如Cl5,2,優(yōu)選地系通過量測具有相同的接觸結(jié)構(gòu)的多個(gè)MOSFET測試結(jié)構(gòu)獲得，如此產(chǎn)生改善統(tǒng)計(jì)的準(zhǔn)確性。舉例來i兌，在一優(yōu)選的實(shí)施例中，產(chǎn)生一個(gè)100x100的MOS晶體管陣列，而于10000個(gè)MOS晶體管上量測到總4妾觸-至-柵極電容。隨后求得每單位的接觸-至-柵極電容。圖5B顯示以相同的方式獲得的索引介層電容(顯示為Cv)表的一范例。此表包含出現(xiàn)在IC中的介層結(jié)構(gòu)量測的Cv值。Cv值通常包含介層-至-介層及介層-至-金屬層寄生電容。編輯這些介層結(jié)構(gòu)的索引與其相對的介層密度(其通常測得為最小設(shè)計(jì)規(guī)則介層-至-介層間隔的倍數(shù))有關(guān)。期望用于上述平臺測試的接觸/介層結(jié)構(gòu)為多樣化，以使得在一個(gè)實(shí)際IC中的不同接觸/介層結(jié)構(gòu)將被測試且可于步驟S1獲得相對的Ce。-P。、Cv值。所以，4妻觸/介層結(jié)構(gòu)不應(yīng)局限于顯示在圖5A及5B的范例中?；仡^參閱圖3，產(chǎn)生全芯片取得的技術(shù)檔案的流程圖第二步驟(顯示為S2),包含于制程技術(shù)產(chǎn)生中創(chuàng)造"有效接觸寬度"及"有效介層寬度"表。這包含首先"映射(mapping)"由步驟S1的硅量測獲得的每個(gè)Ce。-P。、Cv值至具有理想的方形接觸/介層的相似一妻觸/介層結(jié)構(gòu)，其可被現(xiàn)存"多邊形基礎(chǔ)"的全芯片取得工具(例如新思利技有限7>司(SYNOPSYSInc.)的STAR-RCXT)"辨識"。在優(yōu)選的實(shí)施例中，此"映射"的實(shí)施通過利用已知的3維(3D)場解算器(fieldsolver),例如新思科技有限^^司的RAPHAEL。場解算器為解決馬克士威方程式(Maxwell's叫uations)的專門軟件程序。場解算器可計(jì)算電路布局中各種不同周遭情況的可能原始的電容值，包含接觸-至-柵極電極、介層-至-介層、及介層-至-金屬層寄生電容。在映l象具有量測的Ce。-P。的真實(shí)4妄觸結(jié)構(gòu)至具有理想的方形4妄觸的接觸結(jié)構(gòu)時(shí)，首先準(zhǔn)備一個(gè)制程特性檔案(也稱為新思科技有限公司的RAPHAEL⑧的輸入檔案)，指出制程與技術(shù)相關(guān)的信息，例如導(dǎo)電層的最小間隔及最小寬度、導(dǎo)電及介電層的厚度及物理特性。在優(yōu)選的實(shí)施例中，此制程特性檔案亦包含在"cc"量測的接觸密度、在"gc"量測的接觸-至-柵極電極距離，以及具有理想的方形結(jié)構(gòu)的接觸面積的試驗(yàn)值。此制程特性檔案隨后被讀入已知的場解算器中。此外，接觸密度"CC"、接觸-至-柵極電極距離"gC"、及接觸面積的試驗(yàn)值通過一個(gè)別的步驟可讀入場解算器中。利用該信息，場解算器將辨識各種不同周遭情況的大量原始物，且計(jì)算所有原始物的電容。電容解答為每單位、接觸-至-柵極電極寄生電容值。該計(jì)算步驟隨著接觸面積的各種試驗(yàn)值重復(fù)著，直到計(jì)算的接觸-至-柵極電極寄生電容與如圖5A所示的索引Cc?！猵。表中的相對量測的Ce。-p。匹配為止。it匕情況下的^妻觸面積隨后^皮定義為一實(shí)際^妾觸結(jié)構(gòu)的"有效(effective)，y妄觸面積。優(yōu)選地，該步驟系為自動使用軟件例程(routine)。步驟S2后，一實(shí)際接觸結(jié)構(gòu)系"映像"成具有與寄生接觸-至-柵極電極電容匹配的一理想的方形接觸結(jié)構(gòu)。圖6說明以布局觀點(diǎn)來看由顯示在圖4中的MOSFET"A"及"B"獲得的"有效"接觸面積的一范例。如上所述及有關(guān)圖4的范例所示，MOSFET"A"具有IX*1X的4妻觸結(jié)構(gòu)及d，！的量測C。。-p。值。MOSFET"B，，具有3X3X的4妄觸結(jié)構(gòu)及C3,3的量測Q。-p。值。通過上述步驟S2,MOSFET"A"與"B"系個(gè)別地"映射"至MOSFET"A，"與"B，"。MOSFET"A，"與"B，"具有理想的方形4妾觸結(jié)構(gòu)，因此可4皮現(xiàn)存的"多邊形基礎(chǔ)"的EDA取得工具辨識。此時(shí)，MOSFET"A，"與"B，，，具有個(gè)別匹配于MOSFET"A，，與"B，，寄生接觸-至-柵極電極電容的寄生接觸-至-柵極電極電容。在圖6，MOSFET"A"與"B"的"有效"接觸面積以其個(gè)別的接觸寬度"XU"與"X3,3"表示。類似的操作實(shí)行于"映像"一實(shí)際介層結(jié)構(gòu)至具有匹配寄生介層電容的理想的方形介層結(jié)構(gòu)。以此方式獲得的理想的方形介層面積通常稱為實(shí)際介層結(jié)構(gòu)的"有效"介層面積。"有效"介層面積通常以其介層寬度"d"來表示。繼續(xù)參閱圖3步驟S2，決定如上述實(shí)際沖妄觸/介層結(jié)構(gòu)的"有效"接觸/介層面積的制程重復(fù)于步驟S1所提供的各MOSFET及介層測試結(jié)構(gòu)。也許可使用各種已知的場解算器去計(jì)算"有效"接觸/介層面積，例如新思利-沖支有限/>司的RAPHAEL⑧。場解算器可利用不同的方法，例如有限差分法(finitedifferencemethod)、有卩艮元素法(finiteelementmethod)、邊界元素法(boundaryelementmethod)或蒙地卡羅(MonteCarlo)。不論場解算器是否〗吏用，準(zhǔn)確性程度與計(jì)算強(qiáng)度皆為需考慮的因子。一般來說，具有3-D準(zhǔn)確性及由一段合理時(shí)間內(nèi)獲得的結(jié)果為優(yōu)選的。由于步驟S2,可獲得一"有效接觸寬度"及"有效介層寬度"表，其中相對于一理想的方形接觸/介層結(jié)構(gòu)的每一要素具有與出現(xiàn)在IC中的一實(shí)際4妾觸/介層結(jié)構(gòu)匹配的寄生電容。圖7A顯示該面向"有效接觸寬度"表的一范例。編輯該表格的索引系與實(shí)際接觸結(jié)構(gòu)的"cc"中量測的接觸密度及"gc"中量測的接觸-至-柵極電極距離有關(guān)。優(yōu)選地，"cc"與"gc"個(gè)別地表示為最小設(shè)計(jì)規(guī)則接觸-至-接觸間隔及接觸-至柵極電極間隔的倍數(shù)。"有效介層寬度，，表系以相同的方式獲得。圖7B中顯示一范例。然而注意，當(dāng)比4交介層結(jié)構(gòu)出現(xiàn)在IC內(nèi)下互連層間及在上互連層間時(shí)，其變化甚為顯著。舉例來i兌，IC中下互連層間的介層系專交其形成于上互連層間更小且更密集。所以，于優(yōu)選的實(shí)施例中，個(gè)別的"有效介層寬度"表優(yōu)選地由各兩不同互連層間的介層制成。在一附加及/或替代的實(shí)施例中，使用單一有效介層寬度于兩互連層間的介層，以取代"有效介層寬度"表。這可導(dǎo)致取得系統(tǒng)中計(jì)算強(qiáng)度減小，而達(dá)到較快的取得。參照圖3,流程圖第3步驟(顯示為S3)包含創(chuàng)造與制程技術(shù)產(chǎn)生相符的一具體EDA技術(shù)檔案。在此面向中，由S2獲得的"有效接觸寬度"及"有效介層寬度"表隨后與例如用于S2的制程特性檔案讀入場解算器。在一優(yōu)選實(shí)施例中，用于S3的場解算器為一種嵌入新思科寺支有限/>司的STAR-RCXT,然而匹配準(zhǔn)確性的其它場解算器并不排除。具體的EDA技術(shù)檔案接著通過場解算器運(yùn)轉(zhuǎn)而產(chǎn)生，且在具體EDA技術(shù)檔案中的創(chuàng)造的電容表包含自"有效接觸寬度"及"有效介層寬度"表導(dǎo)出的接觸/介層電容值。除了接觸/介層寄生電容的原始物電容外，所創(chuàng)造的電容表亦包含原始物電容。通常，以此方式產(chǎn)生的具體EDA技術(shù)檔案為可替換地稱為寄生凄t據(jù)庫"(ParasiticDatabase)"。該具體的EDA^支術(shù)檔案可4艮快地提供至利用相同處理技術(shù)的各種設(shè)計(jì)案，且用于包含全芯片取得工具的各種EDA工具。圖8說明在一優(yōu)選的實(shí)施例中，后i殳計(jì)測試及最佳化步驟的流程圖。IC設(shè)計(jì)12完成且創(chuàng)造初始IC布局14?？蛇x擇地，步驟16隨后實(shí)施DRC/LVS檢驗(yàn)。全芯片寄生取得開始于一"多邊形基礎(chǔ)"的取得系統(tǒng)18內(nèi)。包含自具體的"有效接觸寬度"及"有效介層寬度"表導(dǎo)出的接觸/介層電容表的具體EDA技術(shù)檔案19,于執(zhí)行取得前系讀入耳又得系統(tǒng)18內(nèi)。具體的EDA沖支術(shù)檔案19通過有關(guān)圖3描述的步駛《而預(yù)先產(chǎn)生。圖9顯示取得系統(tǒng)18的優(yōu)選實(shí)施例的方塊圖。操作時(shí)，全芯片取得系統(tǒng)18首先讀取有關(guān)圖3S3獲取的"寄生數(shù)據(jù)庫"19。取得系統(tǒng)18亦接收IC布局14且通過幾何處理程序20分析布局14的傳導(dǎo)的多邊形。才艮據(jù)幾何處理程序20的結(jié)果而實(shí)施圖案匹配才喿作27。假如布局14中一接觸/介層結(jié)構(gòu)與儲存在"寄生數(shù)據(jù)庫"19內(nèi)的一個(gè)完全相同，接觸/介層電容可直接由"寄生數(shù)據(jù)庫"19內(nèi)的預(yù)制的電容表擷取。假使預(yù)制的"電容數(shù)據(jù)庫"19并未包含布局14的確切匹配項(xiàng)目(entry),4妄觸/介層電容取得則通過"內(nèi)插(interpolation)"及/或"外插(extrapolation)"于儲存在"寄生數(shù)據(jù)庫"19內(nèi)的原始物而實(shí)行。布局14內(nèi)其它傳導(dǎo)特征上的寄生電容/電阻系通過已知方法(例如公式法、預(yù)算電容表、及其相似方法)于取得系統(tǒng)內(nèi)取得。全芯片寄生取得結(jié)果30系表示為一個(gè)已知形式，例如批注于i殳計(jì)電^各每一節(jié)點(diǎn)上的RC值的網(wǎng)絡(luò)清單(netlist)。顯示于圖8的后布局模擬工具40隨后讀取全芯片寄生取得結(jié)果30。回至圖8，執(zhí)行一模擬步驟40。若寄生取得值30造成非期望的性能，則通過一個(gè)或多個(gè)i殳計(jì)最佳化循環(huán)改變電^各布局14。若仿真結(jié)果符合設(shè)計(jì)規(guī)格，則設(shè)計(jì)程序于步驟50結(jié)束。注意，為了獲:f又準(zhǔn)確的后布局^K擬結(jié)果，前端MOSFET制程參數(shù)模型(SPICEmodel)中的接觸-至-4冊極電4及電容不應(yīng)用于后布局才莫擬。前端MOSFET制程參凄史才莫型系于電^各布局產(chǎn)生前因預(yù)布局模擬而開發(fā)。其內(nèi)定義的接觸-至-柵極電極電容的取得通過具有最大設(shè)計(jì)規(guī)則"t妻觸密度的MOSFET測試結(jié)構(gòu)上的量測。這適用于預(yù)布局才莫擬，其中最壞情況的時(shí)間延遲估計(jì)(worst-casetimedelayestimation)系期望于設(shè)計(jì)初期發(fā)生。然而，在電路布局產(chǎn)生后，帶有準(zhǔn)確RC舉^得的后布局才莫擬即為一^:所期望。在優(yōu)選實(shí)施例中，為獲得準(zhǔn)確的后布局才莫擬結(jié)果，在具體EDA4支術(shù)檔案19內(nèi)的電容表系才是供于才莫擬工具。當(dāng)如此估文時(shí)，前端MOSFET制程參凄M莫型的接觸電容通過"關(guān)閉(turningoff)"制程參數(shù)才莫型檔案中的適當(dāng)開關(guān)而〗吏其無步文。優(yōu)選的后設(shè)計(jì)測試及最佳化步驟的有利特征包含如下，但不限于此。首先，結(jié)合實(shí)際接觸/介層形狀及尺寸變化的寄生電容取得大大地改善準(zhǔn)確性。其次，可于4妄觸/介層上達(dá)到準(zhǔn)確寄生耳又得，而不需徹底檢查現(xiàn)存的"多邊形基礎(chǔ)"的取得工具。第三，一旦"有效接觸寬度"表及"有效介層寬度"表的準(zhǔn)確度通過硅供貨商的質(zhì)量保證(QA)標(biāo)準(zhǔn)的驗(yàn)證，其后產(chǎn)生的技術(shù)檔案可于任一個(gè)設(shè)計(jì)團(tuán)隊(duì)執(zhí)行。IC設(shè)計(jì)人員不須改變已建立的取得流程。在本發(fā)明的另一實(shí)施例中，"有效接觸寬度"及"有效介層寬度"表系因不同制程困境(processcorner)(包含最佳制程困境、典型制程困境及最差制程困境)而產(chǎn)生。每一制程困境的制程特性檔案用于有關(guān)圖3的步驟S2中，以于不同制程困境下獲得"有效接觸寬度"及"有效介層寬度"表。與每一制程困境相符的技術(shù)檔案可隨后通過有關(guān)圖3的步驟S3產(chǎn)生。盡管已詳細(xì)描述本發(fā)明及其優(yōu)點(diǎn)，但應(yīng)可了解各種改變、替代、修改可于此處實(shí)施，而不會悖離本發(fā)明權(quán)利要求定義的精神及范疇。再者，本申請案的范疇并非限制在說明書中描述的制程、機(jī)械、制造、物質(zhì)組成、手段、方法及步驟的特定實(shí)施例。當(dāng)本領(lǐng)域技術(shù)人員由本發(fā)明所揭露的制程、機(jī)械、制造、物質(zhì)組成、手段、方法、或步驟、現(xiàn)存或之后發(fā)展將可快速了解，系可利用依據(jù)本發(fā)明描述于此處之相應(yīng)實(shí)施例而完成實(shí)質(zhì)相同功能或達(dá)成實(shí)質(zhì)相同結(jié)果。因此，所附加的申請專利范圍系用以包含這些制程、機(jī)械、制造、物質(zhì)組成、手#史、方法、或步驟之范疇。主要元件符號"i兌明AMOSFETA，MOSFETBMOSFETB'MOSFETC4妄觸C4妻觸D漏極(汲極)G柵極(閘極)G4冊才及(閘才及)M互連層Ml第一互連層M2第二互連層S源才及人4妄觸寬度cc4妄觸密度gc4妄觸畫至4冊才及電才及距離Cco-poIC中相只t應(yīng)于4妄觸結(jié)構(gòu)的"cc"與"gc"的量測4直。權(quán)利要求1.一種電子地產(chǎn)生一技術(shù)檔案以取得集成電路布局中寄生電容的方法，所述方法包含以下步驟提供具有實(shí)質(zhì)相似尺寸且不同接觸/介層結(jié)構(gòu)的多個(gè)接觸/介層電容測試結(jié)構(gòu)；量測在所述多個(gè)接觸/介層電容測試結(jié)構(gòu)上的寄生接觸/介層電容；創(chuàng)造一有效接觸/介層寬度表，其中所述表的每一要素相對應(yīng)一多邊形接觸/介層，且具有一計(jì)算的寄生電容，其匹配所述多個(gè)接觸/介層電容測試結(jié)構(gòu)其中之一的寄生電容；以及產(chǎn)生對應(yīng)所述有效接觸/介層寬度表的一電容表。2.根據(jù)權(quán)利要求1所述的方法，其中所述接觸/介層電容測試結(jié)構(gòu)具有實(shí)質(zhì)相似尺寸及不同接觸結(jié)構(gòu)的金氧半導(dǎo)體(MOS)晶'曰i體管3.根據(jù)權(quán)利要求1所述的方法，其中所述接觸/介層結(jié)構(gòu)包含具有圓柱狀且尺寸變化的接觸/介層。4.根據(jù)權(quán)利要求2所述的方法，其中所述接觸結(jié)構(gòu)具有接觸-至-接觸與接觸-至-柵極電極距離，其分別是最小設(shè)計(jì)規(guī)則距離的倍數(shù)。5.根據(jù)權(quán)利要求1所述的方法，其中所述有效接觸/介層寬度表的每一要素對應(yīng)于具有方形^妻觸/介層的一^妾觸/介層結(jié)構(gòu)。6.4艮據(jù)權(quán)利要求1所述的方法，其中創(chuàng)造所述有效接觸/介層寬度表的步驟包含提供接觸/介層寄生電容的一量測值；準(zhǔn)備一制程特性檔案，所述制程特性檔案包含一接觸/介層面積的一試驗(yàn)值；利用一場解算器及所述制程特性檔案，計(jì)算接觸/介層寄生電容4直；以及比較計(jì)算的接觸/介層寄生電容值及量測的接觸/介層寄生電容〗直，以決定一有效4妾觸寬度。7.根據(jù)權(quán)利要求6所述的方法，其中所述場解算器具有一3D準(zhǔn)確性。8.根據(jù)權(quán)利要求1所述的方法，其中產(chǎn)生對應(yīng)所述有效接觸/介層寬度表的電容表的步驟包含輸入所述有效接觸/介層寬度表至一場解算器；以及輸入一制程特性檔案于所述場解算器，指明制程與技術(shù)參數(shù)。9.一種取得集成電^各布局中一或多個(gè)接觸/介層的一寄生電容的方法，所述方法包含以下步-驟將一技術(shù)檔案讀進(jìn)一取得系統(tǒng)；以及將一電路布局讀進(jìn)所述取得系統(tǒng)；其中所述技術(shù)檔案包含一電容表；其中所述電容表中的所述4妻觸/介層電容由一有效*接觸/介層面積表導(dǎo)出；以及其中校準(zhǔn)所述有效接觸/介層面積表的各要素，以具有一寄生電容值系匹配集成電^各中一實(shí)際4妾觸/介層結(jié)構(gòu)的寄生電容值。10.根據(jù)權(quán)利要求9所述的方法，其中所述有效接觸/介層面積表的各要素對應(yīng)具有多邊形4妄觸/介層的一接觸/介層結(jié)構(gòu)。全文摘要本發(fā)明涉及一種取得集成電路內(nèi)寄生接觸/介層電容的系統(tǒng)及方法。使用本系統(tǒng)的寄生取得考慮實(shí)際接觸/介層形狀及尺寸變化，可導(dǎo)致接觸/介層寄生電容取得的準(zhǔn)確性改善。各種實(shí)施例的相同特征為包含產(chǎn)生一技術(shù)檔案之步驟，其中電容表中的接觸/介層電容由一有效接觸/介層寬度表導(dǎo)出。校準(zhǔn)此有效接觸/介層寬度表的每一要素，以具有與IC中一實(shí)際接觸/介層結(jié)構(gòu)的寄生電容匹配的一寄生電容。文檔編號G06F17/50GK101369290SQ20081012624公開日2009年2月18日申請日期2008年6月26日優(yōu)先權(quán)日2007年6月29日發(fā)明者何嘉銘,張廣興,蘇哿穎,陳建文申請人:臺灣積體電路制造股份有限公司