專利名稱：縮小集成電路的接觸部尺寸以制造多階層接觸的方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種集成電路，尤指一種在介電層之下形成下伸至作用區(qū)域的接點(diǎn)。
背景技術(shù)：
在諸如計(jì)算機(jī)、收音機(jī)、電視、手機(jī)等大多數(shù)電子裝置中系使用集成電路，這些集成電路的核心為半導(dǎo)體裝置，而該半導(dǎo)體裝置可為晶體管、二極管、電容器等等。該半導(dǎo)體裝置通常形成于半導(dǎo)體基板上并且由絕緣或介電材料所覆蓋。
舉例來說，晶體管系藉由在該半導(dǎo)體基板中間隔植入源極/漏極區(qū)域并且在該半導(dǎo)體基板上的源極/漏極區(qū)域間的空隙中形成控制柵極而形成者。接著在該晶體管之上沉積介電。由于在該源極/漏極區(qū)域以及控制柵極之間必須有電性連接，因此必須形成貫穿該介電層至該控制柵極頂端以及該半導(dǎo)體基板表面的金屬接觸部，由于該控制柵極頂端以及該半導(dǎo)體基板表面的系位于該介電層的不同階層上，該等接觸部系歸類為多階層(multi-level)接觸，并尤以兩階層接觸者為較佳。
當(dāng)電子工業(yè)追求在單一集成電路上越來越多數(shù)量的半導(dǎo)體裝置時(shí)，制造者亦追求藉由降低裝置幾何線條或特征尺寸的較佳方法以縮小該等裝置。
用于縮小裝置幾何線條的一種新的技術(shù)系稱為”絕緣體上硅(silicon-on-insulator)”或SOI技術(shù)。SOI技術(shù)系關(guān)于在半導(dǎo)體材料的膜層上形成半導(dǎo)體裝置的處理，該半導(dǎo)體材料的膜層則系為覆蓋于半導(dǎo)體基板中的絕緣層。在一般的實(shí)施例中，SOI結(jié)構(gòu)為硅的單一作用層，而硅的單一作用層則層疊(overlie)在基板硅中的二氧化硅絕緣體的膜層之上。
在該SOI技術(shù)中，該基板硅需要有額外的接觸部，而該基板硅系位于該控制柵極頂端以及該硅作用層表面之下的階層(level)上。因此，SOI技術(shù)需要多階層接觸，此多階層接觸為三階層接觸。
當(dāng)于SOI技術(shù)中形成多階層接觸時(shí)，系于圖案化有相同直徑的接觸孔中應(yīng)用蝕刻制程。貫穿該介電層的蝕刻早在到達(dá)該作用硅之前并且更早于到達(dá)該更深的基板硅之前便先蝕刻最淺層或該柵極的頂端。由于蝕刻制程期間必須有效方能到達(dá)最深的階層，因此在該最淺層上造成明顯的過度蝕刻(over-etch)。為了降低過度蝕刻，在該柵極、源極/漏極區(qū)域、以及該基板硅之上設(shè)有墊層(underlayer)或蝕刻停止層。該墊層可為蝕刻停止介電層或門極材料(硅/金屬)及基板硅(作用及/或SOI基板)的其中一者。
然而，該墊層對(duì)蝕刻的免疫性或選擇性系受限制的。結(jié)果，在長期的過度蝕刻期間系移除了該墊層的相當(dāng)大的部份。而該墊層的所需厚度系由最大過度蝕刻以及該墊層的蝕刻速率所決定，該墊層的所需厚度系與選擇性有關(guān)。多階層接觸比單階層接觸需要更多的過度蝕刻。
可惜的是，任何墊層的厚度系為幾何線條的考量所限制。這種限制對(duì)具有高柵極密度的CMOS技術(shù)而言尤為真實(shí)。因?yàn)樽饔霉璧慕佑|部通常系制成于兩柵極之間，該墊層的厚度必須小于柵極側(cè)壁間隔件間的空隙的一半，其中該柵極側(cè)壁間隔件系圍繞該柵極將形成該接觸部之處。若該墊層的厚度系大于該空隙的一半，則該兩柵極的墊層部份將”合并”以及形成厚度增加的墊層，因而導(dǎo)致無法進(jìn)行適當(dāng)蝕刻。
同時(shí)，可惜的是，若對(duì)既定的墊層厚度的蝕刻要求系超過幾何線條考量所允許的最大墊層厚度，則將無法以單一蝕刻制程形成多階層接觸。這將需要對(duì)不同的階層接觸進(jìn)行多次蝕刻以及個(gè)別圖案化。舉例來說，當(dāng)需要兩個(gè)個(gè)別的圖案化步驟時(shí)，必須要屏蔽住淺的接觸部、進(jìn)行蝕刻、屏蔽住深的接觸部、以及進(jìn)行蝕刻。這將增加制程復(fù)雜性以及成本。
當(dāng)想要使用最大厚度的墊層以便以寬裕的制程極限進(jìn)行蝕刻時(shí)，則此將造成問題。該墊層通常使用諸如氮化硅以及氧氮化硅(siliconoxynitride)的材料，而該墊層具有比前金屬(pre-metal)介電層更高的介電常數(shù)。此將造成在諸如柵極對(duì)接觸部(gate-to-contact)、柵極邊緣(gate-flinging)、以與門極對(duì)第一金屬(gate-to-first metal)等區(qū)域的寄生電容增加。
在某些SOI技術(shù)中，并未使用墊層。于這些情況中，在多階層接觸蝕刻系在該作用硅上造成明顯的過度蝕刻，尤其是蝕刻至該基板硅的期間。由于對(duì)硅的選擇性受限，這將造成蝕刻到該作用硅的情況。必須精確控制蝕刻方可避免該源極/漏極區(qū)域短路，而這將需要更多的制程控制并且將增加成本。
SOI技術(shù)提供改善裝置的隔離作用、降低區(qū)域及寄生電容、低功率且增進(jìn)效能的承諾，但卻無法避免為實(shí)現(xiàn)這些保證所造成的承諾。
長久以來，一直追求能對(duì)這些為習(xí)知該項(xiàng)技藝者所逃避的問題提出解決的方案。

發(fā)明內(nèi)容
本發(fā)明提供一種用于形成集成電路的方法，該方法包括在半導(dǎo)體裝置上的第一半導(dǎo)體基板上的介電材料中蝕刻第一開口至第一深度以及在該第一半導(dǎo)體基板上的介電材料中蝕刻第二開口至第二深度。由于蝕刻滯緩(etch lag)之故，于大約相同時(shí)間中分別蝕刻該第一以及第二開口的大小不同至該第一以及第二深度。該第一以及第二開口系填充有導(dǎo)電材料。此方法得改善裝置的隔離作用、降低區(qū)域及寄生電容、低功率需求、且能以較少的制程控制要求增進(jìn)效能以及降低制造成本。
本發(fā)明的某些實(shí)施例中具有前述實(shí)施例中額外或適當(dāng)?shù)钠渌鼉?yōu)點(diǎn)，對(duì)熟習(xí)該項(xiàng)技藝者而言，這些優(yōu)點(diǎn)將于以所附圖式配合閱讀下列詳細(xì)敘述后得以更為明顯易懂。


第1圖為具有可蝕刻材料的縱橫比相依性蝕刻用的校準(zhǔn)結(jié)構(gòu)；第2圖為根據(jù)本發(fā)明的兩階層蝕刻的接觸部結(jié)構(gòu)的示意圖；第3圖為根據(jù)本發(fā)明的三階層蝕刻的接觸部結(jié)構(gòu)的示意圖；第4圖為根據(jù)本發(fā)明的三階層蝕刻的接觸部結(jié)構(gòu)另一實(shí)施例的示意圖；第5圖為根據(jù)本發(fā)明所完成的三階層蝕刻的接觸部結(jié)構(gòu)的示意圖；以及第6圖表示根據(jù)本發(fā)明的用于形成集成電路的流程圖。
具體實(shí)施例方式
在閱讀該多階層接觸問題的期間，本發(fā)明發(fā)現(xiàn)可使用在該接觸蝕刻制程中不想要的現(xiàn)象而受益。
該稱為縱橫比(深度與寬度的比值)相依性蝕刻“(aspect-ratiodependent etching，ARDE)”的現(xiàn)象造成在光阻中不同的尺寸特征，而于介電層中以不同速率進(jìn)行蝕刻。在某些處理?xiàng)l件下，具有較小開口的特征將比具有較大開口的特征蝕刻較慢，而在其它處理?xiàng)l件下，較大開口將比具有較小開口的特征蝕刻較慢。
舉例來說，當(dāng)在電槳蝕刻機(jī)(plasma reactor)中使用反應(yīng)離子蝕刻(reactive ion etch，RIE)以進(jìn)行電漿干蝕刻時(shí)，將造成習(xí)知如“反應(yīng)離子蝕刻滯緩(RIE lag)”或蝕刻滯緩的現(xiàn)象，尤其是特征尺寸(在光阻中的開口)在0.25 以下時(shí)。以反應(yīng)離子蝕刻滯緩來說，具有越小開口的特征于介電材料中的蝕刻將比在具有較大開口的特征為慢。因?yàn)槊恳晃g刻步驟通常欲蝕刻至單一深度而不考慮特征尺寸，故而此種情況是不想要的。近來，熟習(xí)該項(xiàng)技藝者教示應(yīng)藉由將反應(yīng)離子蝕刻滯緩最小化，以將蝕刻制程最佳化。當(dāng)電漿干蝕刻制程最佳化以將反應(yīng)離子蝕刻滯緩最小化時(shí)，通常會(huì)有一些得失互補(bǔ)(trade-off)產(chǎn)生，而這些互補(bǔ)的缺失可為例如產(chǎn)生較低的選擇性以蝕刻停止層。
在此所使用的“水平”的字眼系定義為平行于基板或晶圓的習(xí)知平面或表面的平面，而不考慮其定位(orientation)?！按怪薄钡淖盅蹌t系指垂直于剛才所定義的水平的方向。諸如“在…上(on)”、”在…上面(above)”、“側(cè)邊(如在側(cè)壁)”、“較高”、“較低”、“在正上方(over)”、”在…下方(under)”、“淺的”、以及“深的”等字眼，系以相對(duì)于該水平面而定義者。
在此所使用的“處理(processing)”的字眼系包括形成所述結(jié)構(gòu)所需的沉積材料或光阻、圖案化、曝光、顯影、蝕刻、清洗、及/或移除該材料或光阻。
現(xiàn)在參閱第1圖，該第1圖中顯示縱橫比相依性蝕刻用的校準(zhǔn)(calibration)結(jié)構(gòu)100。校準(zhǔn)介電材料102具有沉積其上的光阻104。
該光阻104系經(jīng)處理以形成多個(gè)特征，該等特征的大小系超過從最小微影成像直徑(photolithographic diameter)至多個(gè)此直徑的范圍，例如，該最小直徑可為100nm，且該范圍可延伸超過1000nm的最大接觸直徑。為便于說明的目的，第一、第二、及第三開口106、108、及110系顯示為諸如具有個(gè)別的第一、第二、及第三尺寸112、114、及116的多個(gè)尺寸。該特征的大小系可縮小，以使該第一尺寸112小于該第二尺寸114，該第二尺寸114小于該第三尺寸116，即，該第三尺寸116系大于該第二尺寸114，該第二尺寸114則大于該第一尺寸112。
在該光阻中的特征尺寸建立該特征的起始尺寸(startingdimension)，而該特征的起始尺寸將蝕刻至該校準(zhǔn)介電材料中102中。
在產(chǎn)生蝕刻滯緩現(xiàn)象的狀態(tài)下，該第一、第二、及第三開口106、108、及110將于該校準(zhǔn)介電材料中102中分別形成第一、第二、及第三特征118、120、及122。在單一蝕刻期間或時(shí)間的單一期間中，該第一、第二、及第三特征118、120、及122將分別具有第一、第二、及第三深度124、126、及128?？v橫比相依性蝕刻通常為非線性效果(non-linear effect)。由于該特征在大小上由該第一尺寸112增加至該第三尺寸116，該深度由該第一深度124增加至該第三深度128，即，在相同時(shí)間中，越大的特征蝕刻得越快，且可到達(dá)越大的深度。
當(dāng)接觸部開口可為不同結(jié)構(gòu)時(shí)，若特征為圓柱狀接觸部開口，則在該光阻114中的第一、第二、及第三尺寸112、114、及116將為在該校準(zhǔn)介電材料中102中的接觸部開口頂端的直徑。
在大多數(shù)的蝕刻制程中，該特征在該校準(zhǔn)介電材料中102中的深度于大小上系呈稍微漸縮者，如此該接觸孔的基底在直徑上可小于該頂部。
現(xiàn)在參閱第2圖，在該第2圖中顯示根據(jù)本發(fā)明的兩階層蝕刻的接觸部結(jié)構(gòu)200。
第一半導(dǎo)體基板202或基板硅系植入有源極/漏極區(qū)域204及206，而該第一半導(dǎo)體基板202在該源極/漏極區(qū)域204及206間的空隙上方具有柵極介電208。在該柵極介電208上方者為柵極210，且該柵極210系由柵極間隔件212所圍繞以形成半導(dǎo)體裝置213的上部。在該第一半導(dǎo)體基板202上方系設(shè)墊層214，以由該墊層214覆蓋該柵極間隔件212以及該柵極210。
該墊層214之上沉積前金屬介電層216，而該前金屬介電層216之上則沉積光阻218。
該光阻218系經(jīng)由制程而形成具有第一及第二直徑224及226的第一及第二開口220及222。使用單一蝕刻制程一段固定的時(shí)間，則可形成到達(dá)該墊層214的柵極接觸部228及區(qū)域接觸部230，其中該柵極接觸部228及區(qū)域接觸部230系在無過度蝕刻至該墊層214或令該墊層214的過度蝕刻最小化的約相同時(shí)間下到達(dá)該墊層214。
在實(shí)際實(shí)施時(shí)，第一，建立最小接點(diǎn)直徑；例如，用于該柵極接觸部228的第一直徑224。在實(shí)際實(shí)施時(shí)，此值通常系由最小開口所決定，該最小開口可藉使用微影成像制程而可靠地移除該光阻。該最小接觸部直徑系用于最淺的階層接觸。
第二，使用在第1圖中所示的校準(zhǔn)結(jié)構(gòu)決定該蝕刻制程的蝕刻滯緩，該校準(zhǔn)結(jié)構(gòu)所形成的特征開口大小范圍系涵括該最小接觸部直徑至多個(gè)該直徑；例如，該最小直徑可為100nm，而最大接觸部直徑范圍可向上延伸至1000nm。
第三，進(jìn)行調(diào)校(timed)蝕刻并且測(cè)量所得的蝕刻開口的深度，以根據(jù)方程式計(jì)算該蝕刻滯緩，該方程式為L＝1-(Dmin/D) (方程式1)其中L為蝕刻滯緩；Dmin為具有最小直徑的接觸部的深度；D為具有不同直徑的接觸部的深度。
該上述的蝕刻滯緩的直徑及深度不必為線性者。
第四，計(jì)算最佳的蝕刻滯緩以作為不同的接觸部深度，根據(jù)下列方程式的該等不同的接觸部深度滿足最終集成電路，該方程式為LOptimal＝1-(CDShallow/CDDeep)(方程式2)其中LOptimal為最佳蝕刻滯緩；CDShallow為最淺的接觸部的深度；CDDeep為最深的接觸部的深度。
第五，使用該最小的特征尺寸，使用該校準(zhǔn)結(jié)構(gòu)100以選擇基于所欲的蝕刻深度的特征開口尺寸，其中該所欲的蝕刻深度系位于該特征蝕刻滯緩最接近該最佳蝕刻滯緩處。直徑系選擇為提供最接近該最佳蝕刻滯緩的蝕刻滯緩的直徑。藉由此種接觸部直徑的選擇，該蝕刻制程可在約相同的時(shí)間上到達(dá)最淺及最深的接觸部的底部。
現(xiàn)在請(qǐng)參閱第3圖，在該第3圖中顯示根據(jù)本發(fā)明的三階層蝕刻接觸部結(jié)構(gòu)300。
第二半導(dǎo)體基板302或基板硅具有沉基于其上的絕緣體304，該絕緣體304包含第一半導(dǎo)體基板306或作用硅。該第一半導(dǎo)體基板306具有植入于其中的植入源極/漏極區(qū)域308及310。
上述源極/漏極區(qū)域308及310之上為柵極介電312。形成于該柵極介電312之上的為柵極314，該柵極314具有圍繞該柵極314的柵極間隔件316以形成半導(dǎo)體裝置317的上部。在該絕緣體304中蝕刻入溝道318并且沉積墊層320以覆蓋至該絕緣體304、該第一半導(dǎo)體基板306、該柵極間隔件316、以及該柵極314。
在該墊層320之上沉積前金屬介電層322。
在該前金屬介電層322之上沉積光阻324，并進(jìn)行制程以形成第一、第二、及第三接觸部開口326、328、及330。該第一、第二、及第三接觸部開口326、328、及330分別具有第一、第二、及第三直徑332、334、及336。該第一直徑332小于該第二直徑334且該第二直徑334小于該第三直徑336。
該三階層蝕刻接觸部結(jié)構(gòu)300具有由最深及適中(medium)深度的接觸部所分別計(jì)算的最佳蝕刻滯緩與接觸部直徑。可依所得的縮小尺寸的接觸部大小對(duì)第一、第二、及第三接觸部開口326、328、及330進(jìn)行蝕刻制程，以在約相同的時(shí)間內(nèi)令這三個(gè)接觸部深度達(dá)到該墊層320。因此，過度蝕刻量的需求可減至最少，而此減少的過度蝕刻量則可保持所需至墊層厚度為最小者。
現(xiàn)在參閱第4圖，在該第4圖中顯示根據(jù)本發(fā)明的三階層蝕刻接觸部結(jié)構(gòu)400的另一實(shí)施例。與第3圖中相同的組件具有相同的組件符號(hào)。
該三階層蝕刻接觸部結(jié)構(gòu)400具有第一、第二、及第三接觸部開口402、404、及406，而該第一、第二、及第三接觸部開口402、404、及406則分別具有第一、第二、及第三直徑408、410、及412。該第一直徑408與該第二直徑410的直徑相同，而該第二直徑410系小于該第三直徑412。令該第一直徑408與該第二直徑410的直徑為相同者，以便簡化電路布局及光罩的產(chǎn)生。同時(shí)，這樣亦可避免集成電路的芯片尺寸增加。
當(dāng)該第一與第二階層間的距離相較于該第三階層為小時(shí)，將進(jìn)行該蝕刻制程直到已蝕刻該第二接觸部開口404到達(dá)該墊層320為止。在此觀點(diǎn)中，可預(yù)期的是該第一及第三接觸部開口402及406將稍微過度蝕刻至該墊層320中，如第一及第三過度蝕刻414及416所標(biāo)示者。這樣的稍微過度蝕刻系視為可接受的，以由此獲得具有相同直徑的第一及第二直徑408及410的好處。
現(xiàn)在參閱第5圖，在該第5圖中顯示根據(jù)本發(fā)明所完成的三階層蝕刻接觸部結(jié)構(gòu)500。與第3圖中相同的組件具有相同的組件符號(hào)。
在選擇性蝕刻以從該接觸部開口338、340、及342移除剩余的墊層320后，該等開口系填充有導(dǎo)電材料以形成第一、第二、及第三接觸部502、504、及506。該第一、第二、及第三接觸部502、504、及506系分別與該柵極314、該第一半導(dǎo)體基板306、以及該第二半導(dǎo)體基板302接觸。該第一、第二、及第三接觸部502、504、及506系分別具有第一、第二、及第三接觸部直徑508、510、及512。
在不同的實(shí)施例中，該第一、第二、及第三接觸部502、504、及506系為諸如鉭(Ta)、鈦(Ti)、鎢(W)、鉭鈦鎢的合金、及由鉭鈦鎢組成的組成物的耐火材料所制成。若該等接觸部為諸如銅(Cu)、金(Au)、銀(Ag)、銅金銀的合金、以及由上述材料中一種或多種材料所制成的組成物的高導(dǎo)電材料，則可將前述耐火材料圍繞在該高導(dǎo)電材料周圍。該前金屬介電層322系由諸如硅氧化物(silicon oxide，SiOx)、四乙基原硅酸(tetraethylorthosilicate，TEOS)、摻硼磷硅酸玻璃(borophosphosilicateglass，BPSG)等具有介電常數(shù)為4.2至3.9的介電材料所制成，或是由諸如氟四乙基原硅酸(fluorinated tetraethylorthosilicate，F(xiàn)TEOS)、氫倍半氧化物(hydrogen silsesquioxane，HSQ)、苯并環(huán)丁烯(benzocyclobutene，BCB)、四甲基原硅酸(tetramethylorthosilicate，TMOS)、八甲基環(huán)四硅氧烷(octamethylcyclotetrasiloxane，OMCTS)、六甲基二硅氮烷(hexamethyldisiloxane，HMDS)、二乙醯氧基二第三丁氧硅烷(diacetoxyditertiarybutoxysilane，DADBS)等具有介電常數(shù)低于3.9的低介電材料所制成。而該墊層320(在此所使用的)可由諸如氮硅化物(SixNx)或氧氮化硅(SiON)的材料所制成。
現(xiàn)在參閱第6圖，在該第6圖中顯示根據(jù)本發(fā)明的用于形成集成電路的方法600的流程。該方法600包括在第一半導(dǎo)體基板的半導(dǎo)體裝置上于介電材料中蝕刻第一開口至第一深度的步驟602；在該第一半導(dǎo)體基板上于該介電材料中蝕刻第二開口至第二深度的步驟604，由于蝕刻滯緩之故，在約相同的時(shí)間中分別蝕刻該不同大小的第一及第二開口至該第一及第二深度；以及以導(dǎo)電材料填充該第一及第二開口的步驟606。
當(dāng)本發(fā)明已由特定的較佳實(shí)施例說明時(shí)，應(yīng)了解的是熟習(xí)該項(xiàng)技藝者很明顯地可藉由前述說明而作出許多其它的修改以及變化。因此，所有諸如落在所附的申請(qǐng)專利范圍的精神與范疇內(nèi)其它的修改以及變化接應(yīng)包含于該所附的申請(qǐng)專利范圍中。所有在此所提出或顯示于所附圖式中的事項(xiàng)皆不得斷章取義并且非以此為限。
權(quán)利要求
1.一種用于形成集成電路的方法(600)，包括在第一半導(dǎo)體基板(202)的半導(dǎo)體裝置(213)(317)上于介電材料(216)(322)中蝕刻第一開口(228)(338)(402)至第一深度；在該第一半導(dǎo)體基板(202)上于該介電材料(216)(322)中蝕刻第二開口(230)(340)(404)至第二深度，由于蝕刻滯緩之故，在約相同的時(shí)間中分別蝕刻該不同大小的第一及第二開口(228)(338)(402)(230)(340)(404)至該第一及第二深度；以及填充導(dǎo)電材料于該第一及第二開口(228)(338)(402)(230)(340)(404)中。
2.如權(quán)利要求1所述的方法(600)，還包括于該第一半導(dǎo)體基板(202)以及該半導(dǎo)體裝置(213)(317)之上沉積墊層(214)(320)；其中，該第一及第二開口(228)(338)(402)(230)(340)(404)的蝕刻系蝕刻至該墊層(214)(320)。
3.如權(quán)利要求1所述的方法(600)，還包括以該第二開口(230)(340)(404)的蝕刻滯緩至該第一開口(228)(338)(402)的蝕刻滯緩的關(guān)系為非線性的方式，以該第一開口(228)(338)(402)的尺寸定該第二開口(230)(340)(404)尺寸。
4.如權(quán)利要求1所述的方法(600)，還包括決定多個(gè)開口的蝕刻滯緩，藉由在該介電材料中蝕刻多個(gè)開口，該介電材料(102)包括與該第一開口(228)(338)(402)相同大小的校準(zhǔn)開口(118)；測(cè)量由蝕刻該多個(gè)開口所產(chǎn)生的多個(gè)深度；以及計(jì)算多個(gè)蝕刻滯緩，其中多個(gè)蝕刻滯緩系等于1減去校準(zhǔn)開口(118)深度除以該多個(gè)深度的比值，以及決定最佳蝕刻滯緩，藉由計(jì)算與1減去該第一深度除以該第二深度的比值；以及基于具有最接近最佳蝕刻滯緩的蝕刻滯緩的開口大小的尺寸定該第二開口(230)(340)(404)大小。
5.如權(quán)利要求1所述的方法(600)，還包括在該第一半導(dǎo)體基板(306)之下而于第二半導(dǎo)體基板(202)(302)(306)(202)(302)(306)之上的介電材料(322)中蝕刻第三開口(342)(406)至第三深度(128)(128)，在約相同的時(shí)間中分別蝕刻該不同大小的第一、第二、及第三開口至該第一、第二、及第三深度(128)(128)；以及填充導(dǎo)電材料至該第三開口(342)(406)。
6.如權(quán)利要求5所述的方法(600)，還包括以該第三開口(342)(406)的蝕刻滯緩對(duì)該第一開口(228)(338)(402)的蝕刻滯緩的關(guān)系為非線性的方式，以該第一開口(228)(338)(402)的尺寸定該第三開口(342)(406)的尺寸。
7.如權(quán)利要求5所述的方法(600)，還包括決定多個(gè)開口的蝕刻滯緩，藉由在該介電材料中蝕刻多個(gè)開口，該介電材料(102)包括與該第一開口(228)(338)(402)相同大小的校準(zhǔn)開口(118)；測(cè)量該多個(gè)深度；以及計(jì)算多個(gè)蝕刻滯緩，其中多個(gè)蝕刻滯緩(118)系等于1減去校準(zhǔn)開口深度除以該多個(gè)深度的比值，以及藉由計(jì)算與1減去該第一深度除以該第二深度的比值決定第一最佳蝕刻滯緩藉由計(jì)算與1減去該第一深度除以該第三深度(128)(128)的比值決定第二最佳蝕刻滯緩基于具有最接近該第一最佳蝕刻滯緩的蝕刻滯緩的開口大小的尺寸定該第二開口(230)(340)(404)的尺寸；以及基于具有最接近該第三最佳蝕刻滯緩的蝕刻滯緩的開口大小的尺寸定該第三開口(342)(406)的尺寸。
8.一種用于形成集成電路的方法(600)，包括在第一半導(dǎo)體基板(306)的半導(dǎo)體裝置(317)上于介電材料(322)中蝕刻第一開口(228)(338)(402)至第一深度；在該第一半導(dǎo)體基板(306)上于該介電材料(322)中蝕刻第二開口(230)(340)(404)至第二深度；以及在該第一半導(dǎo)體基板(306)之下而于第二半導(dǎo)體基板(202)(302)(306)(202)(302)(306)之上的介電材料中蝕刻第三開口(342)(406)至第三深度(128)(128)，該第一及第二開口(228)(338)(402)(230)(340)(404)的大小相同，且該第三開口(342)(406)的大小與該第一及第二開口不同，在相同的時(shí)間中分別蝕刻該第一、第二、及第三開口至該第一、第二、及第三深度；以及填充導(dǎo)電材料于該第一、第二、及第三開口中。
9.如權(quán)利要求8所述的方法(600)，還包括于該第一及第二半導(dǎo)體基板(202)(302)(306)以及該半導(dǎo)體裝置(317)之上沉積墊層(214)(320)；以及其中對(duì)該第一及第三開口進(jìn)行蝕刻以蝕刻至該墊層(214)(320)中；以及對(duì)該第二開口(230)(340)(404)進(jìn)行蝕刻以蝕刻至該墊層(214)(320)中。
10.如權(quán)利要求8所述的方法(600)，還包括以該第三開口(342)(406)的蝕刻滯緩對(duì)該第二開口(230)(340)(404)的蝕刻滯緩的關(guān)系為非線性的方式，以該第二開口(342)(406)的尺寸定該第三開口(230)(340)(404)的尺寸。
全文摘要
一種用于形成集成電路的方法(600)，包括在第一半導(dǎo)體基板(202)的半導(dǎo)體裝置(317)上于介電材料(322)中蝕刻第一開口(228)(338)(402)至第一深度并且在該第一半導(dǎo)體基板(202)上于該介電材料(322)中蝕刻第二開口(230)(340)(404)至第二深度。由于蝕刻滯緩之故，在約相同的時(shí)間中分別蝕刻該不同大小的第一及第二開口(228)(338)(402)(230)(340)(404)至該第一及第二深度，而該第一及第二開口(228)(338)(402)(230) (340)(404)系填充有導(dǎo)電材料。
文檔編號(hào)H01L21/02GK1672256SQ03818257
公開日2005年9月21日 申請(qǐng)日期2003年7月9日 優(yōu)先權(quán)日2002年8月2日
發(fā)明者K·黑力格, M·阿姆尼普 申請(qǐng)人:先進(jìn)微裝置公司