專(zhuān)利名稱(chēng)：芯片啟動(dòng)控制電路，存儲(chǔ)器控制電路和數(shù)據(jù)處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在裝有超高速緩沖存儲(chǔ)器的中央運(yùn)算裝置(CPU)和存儲(chǔ)器的系統(tǒng)中，控制存儲(chǔ)器芯片啟動(dòng)(CE)信號(hào)的芯片啟動(dòng)控制電路、裝有此芯片啟動(dòng)控制電路的存儲(chǔ)器控制電路、和裝有此存儲(chǔ)器控制電路的數(shù)據(jù)處理系統(tǒng)。
背景技術(shù)：
作為裝有超高速緩沖存儲(chǔ)器的CPU和閃存的系統(tǒng)，例如已在特開(kāi)平8-76875號(hào)公報(bào)(專(zhuān)利文獻(xiàn)1)中公開(kāi)。
圖11是表示裝有CPU1、超高速緩存控制器2、超高速緩沖存儲(chǔ)器3、閃存控制器4a和閃存5的現(xiàn)有系統(tǒng)結(jié)構(gòu)的框圖。在此系統(tǒng)中，CPU1通過(guò)超高速緩存控制器2獲取來(lái)自超高速緩沖存儲(chǔ)器3的代碼數(shù)據(jù)或來(lái)自公共總線的代碼數(shù)據(jù)，執(zhí)行按照所取入的代碼數(shù)據(jù)進(jìn)行的運(yùn)算等。在CPU1從公用存儲(chǔ)器讀出代碼時(shí)，超高速緩存控制器2生成表示閃存5的地址的信號(hào)HADDR1、表示地址的有效/無(wú)效的信號(hào)HTRANSI、以及表示傳輸次數(shù)的信號(hào)HBURSTI，并輸出到公共總線(地址側(cè))。
圖12是表示現(xiàn)有的閃存控制器4a的構(gòu)成框圖。閃存控制器4a具有地址譯碼器電路6、地址/允許讀出(RE)生成電路7、數(shù)據(jù)輸出電路8。地址譯碼器電路6接收公共總線(地址側(cè))的信號(hào)HADDRI、HTRANSI、HBURSTI和HREADYI(表示上個(gè)周期的傳輸結(jié)束)，輸出啟動(dòng)請(qǐng)求信號(hào)S_REQ和地址ADDR，地址/RE生成電路7接收啟動(dòng)請(qǐng)求信號(hào)S_REQ和地址ADDR，向閃存5輸出允許讀出信號(hào)(RE信號(hào))和地址信號(hào)Flash(A)，將輸出請(qǐng)求信號(hào)O_REQ輸出到數(shù)據(jù)輸出電路8。在圖12中，閃存5的CE信號(hào)輸入端子T(CE)連接到L電平(GND)，閃存5處于可工作狀態(tài)(激活狀態(tài))。從地址/RE生成電路7輸出的輸出請(qǐng)求信號(hào)O_REQ和從閃存5輸出的數(shù)據(jù)Flash(D)輸入到數(shù)據(jù)輸出電路8。數(shù)據(jù)輸出電路8將信號(hào)HRDATAI輸出到公共總線(數(shù)據(jù)側(cè))，將信號(hào)HREADYO輸出到公共總線(地址側(cè))。
圖13是上述現(xiàn)有系統(tǒng)的高速緩存未命中(cache miss hit)時(shí)的工作波形圖(設(shè)CE信號(hào)保持有效(L電平)的情況，即不進(jìn)行CE控制的情況)。在圖13中，CPUCLK表示CPU1的工作時(shí)鐘，HCLK表示CPU1所生成的時(shí)鐘，MEMCLK表示閃存5的工作時(shí)鐘，F(xiàn)lash0(D)和Flash1(D)表示從閃存5輸出的數(shù)據(jù)。由CPU1輸出地址IA時(shí)(時(shí)間t131)，超高速緩存控制器2將信號(hào)HADDRI、HTRANSI和HBURSTI輸出到公共總線(地址側(cè))(時(shí)間t132)。信號(hào)HADDRI、HTRANSI、HBURSTI和HREADYI如果是向閃存5進(jìn)行存取，則閃存控制器4a的地址譯碼器電路6就與時(shí)鐘HCLK同步，使用信號(hào)HADDRI、HTRANSI、HBURSTI和HREADYI生成啟動(dòng)請(qǐng)求信號(hào)S_REQ，保持作為閃存5的地址值的HADDRI。地址/RE生成電路7接收啟動(dòng)請(qǐng)求信號(hào)S_REQ和已保持的地址值HADDRI，生成地址Flash(A)和RE信號(hào)(時(shí)間t133、t134)。閃存5與時(shí)鐘MEMCLK同步，輸出對(duì)于地址Flash(A)的數(shù)據(jù)Flash(D)(時(shí)間t135)，數(shù)據(jù)輸出電路8等待由地址/RE生成電路7生成的輸出請(qǐng)求(圖12的O_REQ)，并向公共總線輸出該數(shù)據(jù)HRDATAI(時(shí)間t136)。向公共總線輸出的數(shù)據(jù)HRDATAI通過(guò)超高速緩存控制器2作為數(shù)據(jù)ID向CPU1輸入(時(shí)間t137)。
特開(kāi)平8-76875號(hào)公報(bào)然而，在圖12所示的現(xiàn)有的閃存控制器4a中，因?yàn)椴贿M(jìn)行CE控制(即，因?yàn)殚W存5的CE端子T(CE)被連接到GND)，即使在不使用閃存5的數(shù)據(jù)的期間，即高速緩存命中時(shí)，閃存5也被激活，存在導(dǎo)致功耗增加的問(wèn)題。
在圖12所示的現(xiàn)有的閃存控制器中應(yīng)用了已有的CE控制時(shí)，由于高速緩存未命中時(shí)的周期增加，存在使系統(tǒng)性能顯著降低的問(wèn)題。以下對(duì)此問(wèn)題進(jìn)行說(shuō)明。
圖14是用以說(shuō)明系統(tǒng)性能降低的圖，是應(yīng)用了已有的CE控制(將圖12的CE信號(hào)控制在L電平(有效)或H電平(無(wú)效))的現(xiàn)有系統(tǒng)的高速緩存未命中時(shí)的工作波形圖。如圖14所示，在閃存的CE信號(hào)是H電平(低功耗模式)時(shí)，一旦由CPU1輸出地址IA(a0)(時(shí)間t141)時(shí)，超高速緩存控制器2就輸出信號(hào)HADDRI(a0)等(時(shí)間t142)，閃存控制器使CE信號(hào)變?yōu)長(zhǎng)電平(有效)(時(shí)間t143)，將地址Flash(A)供給閃存(時(shí)間t144)，將RE信號(hào)設(shè)定為L(zhǎng)電平(可讀取)(時(shí)間t145)。但是，使輸入到超高速緩沖存儲(chǔ)器5的CE信號(hào)變?yōu)長(zhǎng)電平(時(shí)間t143)之后，為了能使用閃存5，必須等待經(jīng)過(guò)閃存5的CE設(shè)置時(shí)間。因而，如已有的CE控制所示，每當(dāng)高速緩存命中時(shí)，閃存控制器便將閃存5設(shè)定為低功耗模式(CE信號(hào)為H電平)的情況，每當(dāng)高速緩存未命中發(fā)生，需要等待經(jīng)過(guò)閃存5的設(shè)置時(shí)間，導(dǎo)致系統(tǒng)性能降低。

發(fā)明內(nèi)容
因此，本發(fā)明就是為了解決上述這種現(xiàn)有技術(shù)課題而研發(fā)的，其目的在于提供一種不降低系統(tǒng)性能就能實(shí)現(xiàn)低功耗的芯片啟動(dòng)控制電路、存儲(chǔ)器控制電路和數(shù)據(jù)處理電路。
本發(fā)明的芯片啟動(dòng)控制電路具有芯片啟動(dòng)信號(hào)生成裝置，生成控制存儲(chǔ)器狀態(tài)的芯片啟動(dòng)信號(hào)，在上述存儲(chǔ)器處于可工作狀態(tài)時(shí)，使上述芯片啟動(dòng)信號(hào)有效，在使上述存儲(chǔ)器從可工作狀態(tài)變成功耗低的低功耗狀態(tài)時(shí)，使上述芯片啟動(dòng)信號(hào)無(wú)效；和基準(zhǔn)值生成裝置，輸出對(duì)應(yīng)于允許上述存儲(chǔ)器連續(xù)處于可工作狀態(tài)期間的基準(zhǔn)值，其特征在于，上述芯片啟動(dòng)信號(hào)生成裝置在芯片啟動(dòng)信號(hào)為有效的期間內(nèi)不接收上述存儲(chǔ)器的啟動(dòng)請(qǐng)求信號(hào)時(shí)，將芯片啟動(dòng)信號(hào)為有效的期間延長(zhǎng)到與上述基準(zhǔn)值對(duì)應(yīng)的期間，即大于等于上述存儲(chǔ)器的芯片啟動(dòng)信號(hào)保持時(shí)間的期間，在經(jīng)過(guò)上述被延長(zhǎng)的期間后，使上述芯片啟動(dòng)信號(hào)變成無(wú)效。
本發(fā)明的存儲(chǔ)器控制電路的特征在于，具有上述的芯片啟動(dòng)控制電路；接收存儲(chǔ)器存取信號(hào)，根據(jù)該已接收的存儲(chǔ)器存取信號(hào)，生成上述啟動(dòng)請(qǐng)求信號(hào)的地址譯碼電路；和根據(jù)上述啟動(dòng)請(qǐng)求信號(hào)生成上述允許讀出信號(hào)的允許讀出生成電路。
本發(fā)明的數(shù)據(jù)處理系統(tǒng)的特征在于，具有中央運(yùn)算裝置；超高速緩沖存儲(chǔ)器；控制上述超高速緩沖存儲(chǔ)器工作的超高速緩存控制器；存儲(chǔ)器；和根據(jù)來(lái)自上述高速緩存控制器的指令控制上述存儲(chǔ)器工作的上述存儲(chǔ)器控制電路。
在本發(fā)明中，芯片啟動(dòng)控制電路在芯片啟動(dòng)信號(hào)為有效的期間內(nèi)不接收存儲(chǔ)器的啟動(dòng)請(qǐng)求信號(hào)的情況下，將芯片啟動(dòng)信號(hào)有效的期間延長(zhǎng)到與允許存儲(chǔ)器可工作狀態(tài)連續(xù)的期間對(duì)應(yīng)的基準(zhǔn)值所對(duì)應(yīng)的期間，即大于等于存儲(chǔ)器的芯片啟動(dòng)信號(hào)保持時(shí)間的期間，在經(jīng)過(guò)該被延長(zhǎng)的期間后，使芯片啟動(dòng)信號(hào)變?yōu)闊o(wú)效。通過(guò)這樣的控制，因?yàn)榇鎯?chǔ)器不必是低功耗狀態(tài)，故獲得能夠避免系統(tǒng)性能降低的效果。通過(guò)進(jìn)行使芯片啟動(dòng)信號(hào)無(wú)效的控制，從而獲得能實(shí)現(xiàn)低功耗的效果。


圖1是概要地表示本發(fā)明的數(shù)據(jù)處理系統(tǒng)的構(gòu)成框圖。
圖2是概要地表示作為本發(fā)明第1實(shí)施例的存儲(chǔ)器控制電路的閃存控制器的構(gòu)成框圖。
圖3是概要地表示第1實(shí)施例的CE控制電路的構(gòu)成框圖。
圖4是概要地表示第1實(shí)施例的期望值決定電路的構(gòu)成框圖。
圖5是表示從計(jì)時(shí)器輸出的定時(shí)值和期望值的表格的圖。
圖6是第1實(shí)施例的工作波形圖。
圖7是第1實(shí)施例的工作波形圖。
圖8是概要地表示第2實(shí)施例的CE控制電路的構(gòu)成框圖。
圖9是表示實(shí)施程序的周期分布例的曲線圖。
圖10是第2實(shí)施例的工作波形圖。
圖11是概要地表示現(xiàn)有系統(tǒng)的構(gòu)成框圖。
圖12是概要地表示現(xiàn)有的閃存控制器的構(gòu)成框圖。
圖13是高速緩存未命中時(shí)(無(wú)CE控制)的工作波形圖。
圖14是高速緩存未命中時(shí)(有CE控制)的工作波形圖。
具體實(shí)施例方式
<實(shí)施例1>
圖1是表示應(yīng)用本發(fā)明第1實(shí)施例的CE控制電路的數(shù)據(jù)處理系統(tǒng)的構(gòu)成框圖。如圖1所示，此系統(tǒng)裝有CPU1；超高速緩存控制器2；超高速緩沖存儲(chǔ)器3；閃存控制器4；和閃存5。CPU1通過(guò)超高速緩存控制器2取入來(lái)自超高速緩沖存儲(chǔ)器3的代碼數(shù)據(jù)或者來(lái)自公共總線的代碼數(shù)據(jù)，執(zhí)行按照取入的代碼數(shù)據(jù)進(jìn)行的運(yùn)算等。CPU1從公用存儲(chǔ)器(是與公共總線連接的存儲(chǔ)器，包括閃存5)讀出代碼時(shí)，超高速緩存控制器2生成表示閃存5的地址的信號(hào)HADDRI、表示地址的有效/無(wú)效的信號(hào)HTRANSI、以及表示傳輸次數(shù)的信號(hào)HBURSTI，并輸出到公共總線(地址側(cè))。
圖2是表示圖1所示的閃存控制器4的構(gòu)成框圖。如圖2所示，閃存控制器4具有地址譯碼電路6、地址/允許讀出(RE)生成電路7、數(shù)據(jù)輸出電路8、和CE控制電路9。地址譯碼電路6接收公共總線(地址側(cè))的信號(hào)HADDRI、HTRANSI、HBURSTI和表示上個(gè)周期傳輸結(jié)束的信號(hào)HREADYI，并將啟動(dòng)請(qǐng)求信號(hào)S_REQ輸出到地址/RE生成電路7和CE控制電路9，將地址ADDR輸出到地址/RE生成電路7。地址/RE生成電路7從地址譯碼電路6接收啟動(dòng)請(qǐng)求信號(hào)S_REQ和地址ADDR，從CE控制電路9接收等待信號(hào)WAIT，并將允許讀出信號(hào)(RE信號(hào))和地址信號(hào)Flash(A)輸出到閃存5，將輸出請(qǐng)求信號(hào)O_REQ輸出到數(shù)據(jù)輸出電路8。從地址/RE生成電路7輸出的輸出請(qǐng)求信號(hào)O_REQ和從閃存5輸出的數(shù)據(jù)Flash(D)輸入到數(shù)據(jù)輸出電路8。數(shù)據(jù)輸出電路8將信號(hào)HRDATAI輸出到公共總線(數(shù)據(jù)側(cè))，將信號(hào)HREADYO輸出到公共總線(地址側(cè))。
圖3是表示圖2所示CE控制電路9的構(gòu)成框圖。如圖3所示，CE控制電路9具有輸出計(jì)數(shù)值COUNT的計(jì)數(shù)器10；輸出期望值EV的期望值寄存器11；生成期望值EV的期望值決定電路12；將用以使RE信號(hào)有效的信號(hào)，即等待信號(hào)WAIT輸出到地址/RE生成電路7的等待生成電路13；和基于計(jì)數(shù)值COUNT和期望值EV的電平(有效或無(wú)效)而輸出CE信號(hào)的符合判定電路14。
圖4是表示圖3所示的期望值決定電路12的構(gòu)成框圖。如圖4所示，期望值決定電路12具有檢測(cè)RE信號(hào)的上升沿并輸出RE上升沿檢測(cè)信號(hào)(脈沖信號(hào))RE_DET的RE上升沿檢測(cè)電路15；通過(guò)輸入RE上升沿檢測(cè)信號(hào)RE_DET使定時(shí)值TIMER復(fù)原，通過(guò)輸入啟動(dòng)請(qǐng)求信號(hào)S_REQ來(lái)停止工作的計(jì)時(shí)器16；以及保持定時(shí)值TIMER與期望值EV的關(guān)系的表保持部17。
圖5是表示圖4所示的表保持部17保持的表格之一例的圖。表保持部17具有與定時(shí)值TIMER相對(duì)應(yīng)的期望值EV的數(shù)據(jù)，向期望值寄存器11輸出與定時(shí)值TIMER相對(duì)應(yīng)的值。例如，如圖6所示，定時(shí)值TIMER比較小的情況(即，所謂定時(shí)值TIMER小就是指頻繁接收閃存5的啟動(dòng)請(qǐng)求信號(hào)S_REQ，是高速緩存未命中連續(xù)的情況)，表保持部17輸出最小周期(這里是“17”)。在圖5中，E1、E2、E3是允許閃存5為可工作狀態(tài)連續(xù)的期間所對(duì)應(yīng)的基準(zhǔn)值。E1、E2、E3滿足E1＜E2＜E3，例如設(shè)定為E1是“17”，E2是“26”，E3是“30”。
下面，說(shuō)明第1實(shí)施例的CE控制電路9、閃存控制器4和數(shù)據(jù)處理系統(tǒng)的工作。圖6是第1實(shí)施例的工作波形圖(其1)，圖6舉例示出了從上個(gè)周期結(jié)束到下個(gè)周期開(kāi)始的期間很短的情況。
根據(jù)來(lái)自CPU1的指令，一旦由超高速緩存控制器2向公共總線(地址側(cè))輸出信號(hào)HADDRI、HTRANSI(圖6中未示出)、HBURSTI(圖6中未示出)、和HREADYI(圖6中未示出)(時(shí)間t601)，就在閃存控制器4，地址譯碼電6將啟動(dòng)請(qǐng)求信號(hào)S_REQ輸出到地址/RE生成電路7和CE控制電路9(時(shí)間t601)，將地址ADDR輸出到地址/RE生成電路7。
在閃存控制器4中，CE控制電路9接收來(lái)自地址譯碼電路6的啟動(dòng)請(qǐng)求信號(hào)S_REQ(H電平)(時(shí)間t601)，在CE控制電路9內(nèi)的計(jì)數(shù)器10設(shè)定初始值。此初始值是隨閃存5的狀態(tài)而不同的狀態(tài)值，在閃存5為低功耗模式時(shí)(即CE信號(hào)為H電平(無(wú)效)時(shí))，例如設(shè)定為“0”，在閃存5為工作模式時(shí)(即CE信號(hào)為L(zhǎng)電平(有效)時(shí))，例如設(shè)定“2”。在圖6的例中，設(shè)定“2”作為計(jì)數(shù)器10的初始值(時(shí)間t602、t607)。
在圖6的例中，對(duì)CE控制電路9內(nèi)的期望值寄存器11設(shè)定與從期望值決定電路12內(nèi)的計(jì)時(shí)器16輸出的定時(shí)值TIMER相對(duì)應(yīng)的值(時(shí)間t602)。與該定時(shí)值TIMER對(duì)應(yīng)的值作為允許閃存5連續(xù)處于工作狀態(tài)的時(shí)間所對(duì)應(yīng)的值，是在表保持部17(圖5)中被選定的值(期望值EV)。在時(shí)間t601接收了啟動(dòng)請(qǐng)求信號(hào)S_REQ(H電平)時(shí)的定時(shí)值TIMER由于是“6”，故按圖5的表格設(shè)定E1(在圖6中是“17”)作為期望值EV。
一旦對(duì)期望值寄存器11設(shè)定期望值EV(時(shí)間t602)，由于期望值EV(在圖6中是“17”)與計(jì)數(shù)值COUNT(圖6中為“2”)不符合，符合判定電路14就輸出L電平(有效)作為CE信號(hào)(時(shí)間t602)。而在圖6的例中，即使在時(shí)間t602以前，因?yàn)镃E信號(hào)也是L電平，所以在時(shí)間t602，CE信號(hào)維持L電平不變。
對(duì)時(shí)鐘HCLK的每個(gè)上升沿，計(jì)數(shù)器10的計(jì)數(shù)值COUNT每次加1。例如，計(jì)數(shù)器10的計(jì)數(shù)值COUNT一旦大于等于“3”(“3”是規(guī)定的設(shè)定值)(時(shí)間t603)，就解除等待信號(hào)WAIT(示于圖2和圖3)，地址/RE生成電路7啟動(dòng)，RE信號(hào)變?yōu)長(zhǎng)電平(允許讀出)(時(shí)間t604)。
在CE控制電路9中，計(jì)數(shù)器10的計(jì)數(shù)值COUNT與從期望值寄存器11輸出的期望值EV符合時(shí)，符合判定電路14就輸出H電平(無(wú)效)作為CE信號(hào)，計(jì)數(shù)器10停止工作。此狀態(tài)例如表示在下述圖7的時(shí)間t701以后，計(jì)數(shù)值COUNT為“18”，與期望值EV符合，表示計(jì)數(shù)器停止工作的情形。
在CE控制電路9中，計(jì)數(shù)器10在工作過(guò)程中接收到來(lái)自地址譯碼電路6的啟動(dòng)請(qǐng)求S_REQ時(shí)，進(jìn)行計(jì)數(shù)器10的計(jì)數(shù)值COUNT與從期望值寄存器11輸出的期望值EV的設(shè)定(時(shí)間t602、t607)。在圖6的例子中，因?yàn)镃E信號(hào)是L電平，所以計(jì)數(shù)值CORUT的初始值為“2”，期望值EV設(shè)定為“17”。在圖6中雖未示出，但在CE信號(hào)為H電平時(shí)接收到啟動(dòng)請(qǐng)求S_REQ時(shí)，計(jì)數(shù)值COUNT的初始值是“0”(示于下述圖7的時(shí)間t702)。
已啟動(dòng)的地址/RE生成電路7輸出與已保持的信號(hào)HADDRI對(duì)應(yīng)的存儲(chǔ)地址(Flash(A))，使RE信號(hào)變?yōu)長(zhǎng)電平(時(shí)間t604)。在該4時(shí)鐘后(1次的傳輸結(jié)束后)，使RE信號(hào)變?yōu)镠電平(不允許讀出)(時(shí)間t605)。
閃存5內(nèi)部流水線化(pipe-line)，為了使其初始化、讀出BIAS初始化，相對(duì)于讀出周期，需要設(shè)置時(shí)鐘MEMCLK的2個(gè)時(shí)鐘部分、以及為了保持?jǐn)?shù)據(jù)而需要時(shí)鐘MEMCLK的1個(gè)時(shí)鐘部分的保持時(shí)間。用閃存5接收來(lái)自CE控制電路9的CE信號(hào)，在每個(gè)時(shí)鐘MEMCLK的上升沿對(duì)其進(jìn)行初始化、進(jìn)行讀出BIAS初始化。然后，在時(shí)鐘MEMCLK的上升沿接收來(lái)自地址/RE生成電路7的存儲(chǔ)器地址、RE信號(hào)，在接收到存儲(chǔ)器地址的時(shí)鐘MEMCLK的1個(gè)時(shí)鐘后，輸出與該地址對(duì)應(yīng)的數(shù)據(jù)Flash(D)。
數(shù)據(jù)輸出電路8保持閃存5的輸出數(shù)據(jù)Flash(D)，輸出按照總線的定時(shí)規(guī)定而保持的數(shù)據(jù)HRDATAI、HREADYO。
RE信號(hào)一旦上升，CE控制電路9內(nèi)的期望值決定電路12就用RE上升沿檢測(cè)電路15生成單觸發(fā)脈沖(RE上升沿檢測(cè)信號(hào))RE_DET，使期望值決定電路12內(nèi)的計(jì)時(shí)器16復(fù)位。然后，到啟動(dòng)請(qǐng)求信號(hào)S_REQ上升之前，在每個(gè)時(shí)鐘HCLK的上升沿，計(jì)時(shí)器16遞增計(jì)數(shù)定時(shí)值TIMER，在啟動(dòng)請(qǐng)求信號(hào)S_REQ上升時(shí)，停止遞增計(jì)數(shù)工作。期望值決定電路12根據(jù)計(jì)時(shí)器16停止遞增計(jì)數(shù)工作時(shí)的定時(shí)值TIMER來(lái)輸出期望值EV。符合判定電路14按照期望值EV(即，從RE信號(hào)上升時(shí)刻起到接收到啟動(dòng)請(qǐng)求信號(hào)S_REQ時(shí)刻為止的期間所對(duì)應(yīng)的值)，控制CE信號(hào)為有效(L電平)的期間。在圖6的例中，在CE信號(hào)有效的期間內(nèi)接收啟動(dòng)請(qǐng)求信號(hào)S_REQ(圖6的時(shí)間t601、t606)，在接收啟動(dòng)請(qǐng)求信號(hào)S_REQ時(shí)，將計(jì)數(shù)值COUNT設(shè)為初始值，CE信號(hào)始終維持有效。
圖7是第1實(shí)施例的工作波形圖(其2)。圖7舉例示出從上個(gè)周期結(jié)束到下個(gè)周期開(kāi)始的期間很長(zhǎng)的情況。如圖7所示，定時(shí)值較大時(shí)(高速緩存命中連續(xù)后的存取，或者執(zhí)行周期很長(zhǎng)的代碼的情況)，表保持部17輸出最大周期(這里為“30”)。在圖7的例中，在時(shí)間t701，CE信號(hào)變成H電平(無(wú)效)，因?yàn)殚W存5變成低功耗模式，所以CE設(shè)置時(shí)間部分的周期增加。為了補(bǔ)償增加的周期部分，由期望值決定電路12內(nèi)的表保持部17選擇最大值(這里為“30”)，并作為期望值EV輸出(時(shí)間t701)。符合判定電路14按照期望值EV(即，與從RE信號(hào)上升時(shí)刻到接收到啟動(dòng)請(qǐng)求信號(hào)S_REQ時(shí)刻的期間所對(duì)應(yīng)的值)，控制CE信號(hào)有效(L電平)的期間。在圖7的例中，在CE信號(hào)為L(zhǎng)電平(有效)的期間內(nèi)不接收啟動(dòng)請(qǐng)求信號(hào)S_REQ，使芯片啟動(dòng)信號(hào)有效的期間是與期望值EV對(duì)應(yīng)的期間，并將其延長(zhǎng)到大于等于閃存5所固有的CE信號(hào)保持時(shí)間(CPUCLK為4個(gè)時(shí)鐘)的期間(到圖7的時(shí)間t701為止的期間)，在經(jīng)過(guò)該被延長(zhǎng)的期間后，使CE信號(hào)變?yōu)镠電平(無(wú)效)(圖7的時(shí)間t701)。
如上所述，在第1實(shí)施例中，CE控制電路9測(cè)定從上個(gè)周期的存儲(chǔ)器存取結(jié)束到本周期啟動(dòng)的時(shí)間(在圖6中是時(shí)間tA6～tB6，但計(jì)時(shí)器測(cè)量從時(shí)間t608算起的時(shí)間。)，該時(shí)間很短時(shí)判定為是高速緩存未命中正在連續(xù)，使期望值EV減少(例如，在圖6的t602中將期望值EV設(shè)定為“17”)。另一方面，CE控制電路9在從上個(gè)周期的存儲(chǔ)器存取結(jié)束到本周期啟動(dòng)的時(shí)間(在圖7中是時(shí)間tA7～tB7，但計(jì)時(shí)器測(cè)量從時(shí)間t703算起的時(shí)間)很長(zhǎng)時(shí)，判定為是高速緩存未命中開(kāi)始時(shí)(即高速緩存命中連續(xù)著，然后產(chǎn)生高速緩存未命中時(shí))，并使期望值EV變大，(例如在圖7的t702中將期望值EV設(shè)定為“30”)。這樣，高速緩存未命中開(kāi)始時(shí)使期望值EV變大，由于使CE信號(hào)無(wú)效(H電平)的時(shí)刻延遲，故如現(xiàn)有的CE控制那樣，能減少CE信號(hào)變成無(wú)效(圖14的時(shí)間t146)的頻度，由于能節(jié)約設(shè)置CE所需要的時(shí)間，故能避免CPU1的性能下降。具體地，在圖14(現(xiàn)有)的情況下，從上個(gè)周期的存儲(chǔ)器存取結(jié)束(時(shí)間tA14)到本周期啟動(dòng)(時(shí)間tB14)的時(shí)間是16個(gè)CPU時(shí)鐘周期，但在圖6(第1實(shí)施例)的情況下，從上個(gè)周期的存儲(chǔ)器存取結(jié)束(時(shí)間tA6)到本周期啟動(dòng)(時(shí)間tB6)的時(shí)間為12個(gè)CPU時(shí)鐘周期，能避免CPU性能降低。在第1實(shí)施例，由于執(zhí)行CE信號(hào)的控制，故與不執(zhí)行CE控制的現(xiàn)有情況(圖13)相比，能獲得降低功耗的效果。
<第2實(shí)施例>
圖8是表示第2實(shí)施例的CE控制電路9a的構(gòu)成框圖。在圖8中，對(duì)與圖3的結(jié)構(gòu)相同的結(jié)構(gòu)標(biāo)注相同的符號(hào)。圖8的CE控制電路9a具有固定值設(shè)定電路18以代替圖3的期望值寄存器11和期望值決定電路12這一點(diǎn)與圖3的CE控制電路9不同。
固定值設(shè)定電路18輸出的固定值FV根據(jù)數(shù)據(jù)處理系統(tǒng)(圖1)執(zhí)行的程序的周期分布來(lái)決定。圖9表示通過(guò)對(duì)周期分布進(jìn)行模擬運(yùn)算得到的結(jié)果的曲線圖。在圖9中，橫軸表示1次數(shù)據(jù)傳輸只需要多少個(gè)時(shí)鐘的周期數(shù)，縱軸表示需要各個(gè)周期數(shù)的傳輸發(fā)生次數(shù)。圖9的曲線只不過(guò)是一個(gè)例子，縱向虛線的直線相當(dāng)于固定值FV。在圖9的直線FV右側(cè)的區(qū)域中，由于進(jìn)行CE信號(hào)無(wú)效的控制，因此，雖然系統(tǒng)性能降低，但增強(qiáng)了降低功耗的效果。而在圖9的直線FV左側(cè)的區(qū)域中，由于進(jìn)行CE信號(hào)不成為無(wú)效的控制，故雖然系統(tǒng)性能提高了，但不能實(shí)現(xiàn)功耗降低。因而，固定值FV的值可以考慮所要求的系統(tǒng)性能和所要求的功耗降低這兩方面來(lái)決定。
圖10是第2實(shí)施例的工作波形圖。用CE控制電路9a接收來(lái)自地址譯碼電路6的啟動(dòng)請(qǐng)求信號(hào)S_REQ，設(shè)定計(jì)數(shù)值COUNT(時(shí)間t1001)。固定值FV和計(jì)數(shù)值COUNT由于不相符合，故借助于符合判定電路14，CE信號(hào)輸出L電平(有效)(在圖10中繼續(xù)維持L電平)。
在時(shí)鐘HCLK的每個(gè)上升沿，計(jì)數(shù)值COUNT每次加1，計(jì)數(shù)值COUNT一旦大于等于3，就解除等待信號(hào)WAIT(時(shí)間t1002)，地址/RE生成電路7啟動(dòng)，使RE信號(hào)成為L(zhǎng)電平(允許讀出)(時(shí)間t1002)。計(jì)數(shù)值COUNT與固定值FV符合時(shí)，借助于符合判定電路14，CE信號(hào)成為H電平(無(wú)效)，計(jì)數(shù)器10停止工作(圖10中未示出)。
如上所述，如按照第2實(shí)施例，根據(jù)使用CE信號(hào)為L(zhǎng)電平期間的寬度之程序周期分布來(lái)求出，并且僅在周期數(shù)大于等于規(guī)定電平(固定值FV)時(shí)才使CE信號(hào)變?yōu)镠電平，從而無(wú)需降低CPU性能而抑制功耗可以采用更小規(guī)模的電路來(lái)實(shí)現(xiàn)，同時(shí)在電路低功耗化、降低成本方面也有效果。
在第2實(shí)施例中，除上述以外的各點(diǎn)都與實(shí)施例1相同。
<變形例>
在第1實(shí)施例中，表保持部17根據(jù)一次測(cè)量定時(shí)值TIMER來(lái)決定期望值EV，但二次或者二次以上測(cè)量定時(shí)值TIMER，并將多次測(cè)量結(jié)果進(jìn)行加減運(yùn)算等，可根據(jù)多次測(cè)量結(jié)果學(xué)習(xí)期望值EV，并根據(jù)該期望值進(jìn)行CE控制。
在第2實(shí)施例，作為輸入到符合判定電路14的判定基準(zhǔn)值，雖然對(duì)不僅使用基準(zhǔn)值EV也使用固定值FV的情況進(jìn)行了說(shuō)明，但通過(guò)使用寄存器也能夠?qū)斎氲椒吓卸娐?4的判定基準(zhǔn)值進(jìn)行手動(dòng)調(diào)整或軟件設(shè)定(即自動(dòng)調(diào)整)。
權(quán)利要求
1.一種芯片啟動(dòng)控制電路，其特征在于，具有芯片啟動(dòng)信號(hào)生成裝置，生成控制存儲(chǔ)器狀態(tài)的芯片啟動(dòng)信號(hào)，在所述存儲(chǔ)器處于可工作狀態(tài)時(shí)，使所述芯片啟動(dòng)信號(hào)有效，在使所述儲(chǔ)器從可工作狀態(tài)變?yōu)楣牡偷牡凸臓顟B(tài)時(shí)，使所述芯片啟動(dòng)信號(hào)無(wú)效；和基準(zhǔn)值生成裝置，輸出與允許所述存儲(chǔ)器持續(xù)為可工作狀態(tài)的期間相對(duì)應(yīng)的基準(zhǔn)值，所述芯片啟動(dòng)信號(hào)生成裝置，在芯片啟動(dòng)信號(hào)有效的期間內(nèi)，當(dāng)不接收所述存儲(chǔ)器的啟動(dòng)請(qǐng)求信號(hào)時(shí)，將芯片啟動(dòng)信號(hào)有效的期間延長(zhǎng)到與所述基準(zhǔn)值對(duì)應(yīng)的期間，即大于等于所述存儲(chǔ)器的芯片啟動(dòng)信號(hào)保持時(shí)間的期間，并且在經(jīng)過(guò)所述被延長(zhǎng)的期間后，使所述芯片啟動(dòng)信號(hào)無(wú)效。
2.按照權(quán)利要求1所述的芯片啟動(dòng)控制電路，其特征在于，所述芯片啟動(dòng)信號(hào)生成裝置在所述芯片啟動(dòng)信號(hào)有效的期間內(nèi)接收所述啟動(dòng)請(qǐng)求信號(hào)時(shí)，一直有效地維持所述芯片啟動(dòng)信號(hào)。
3.按照權(quán)利要求1或2的任一項(xiàng)所述的芯片啟動(dòng)控制電路，其特征在于，所述基準(zhǔn)值生成裝置接收所述存儲(chǔ)器的啟動(dòng)請(qǐng)求信號(hào)和允許讀出信號(hào)，所述基準(zhǔn)值根據(jù)從所述已接收的啟動(dòng)請(qǐng)求信號(hào)到所述已接收的允許讀出信號(hào)的間隔來(lái)決定。
4.按照權(quán)利要求1～3中任一項(xiàng)所述的芯片啟動(dòng)控制電路，其特征在于，所述基準(zhǔn)值生成裝置包括計(jì)時(shí)器，輸出定時(shí)值，在接收了所述允許讀出信號(hào)時(shí)將所述定時(shí)值復(fù)位，當(dāng)接收了所述啟動(dòng)請(qǐng)求信號(hào)時(shí)停止工作；表保持裝置，所述表保持裝置輸出與從所述計(jì)時(shí)器輸出的定時(shí)值相對(duì)應(yīng)的所述基準(zhǔn)值。
5.按照權(quán)利要求1或2的任一項(xiàng)所述的芯片啟動(dòng)控制電路，其特征在于，所述基準(zhǔn)值生成裝置將所述基準(zhǔn)值設(shè)為預(yù)先設(shè)定的值。
6.按照權(quán)利要求5所述的芯片啟動(dòng)控制電路，其特征在于，所述基準(zhǔn)值生成裝置具有能調(diào)整所述基準(zhǔn)值的裝置。
7.按照權(quán)利要求5所述的芯片啟動(dòng)控制電路，其特征在于，所述基準(zhǔn)值生成裝置具有根據(jù)預(yù)先取得的向所述存儲(chǔ)器的存取周期分布數(shù)據(jù)來(lái)調(diào)整所述基準(zhǔn)值的裝置。
8.按照權(quán)利要求1～7的任一項(xiàng)所述的芯片啟動(dòng)控制電路，其特征在于，所述芯片啟動(dòng)信號(hào)生成裝置具有在接收了所述存儲(chǔ)器的啟動(dòng)請(qǐng)求信號(hào)時(shí)復(fù)位計(jì)數(shù)值的計(jì)數(shù)器；在所述計(jì)數(shù)器的計(jì)數(shù)值與所述基準(zhǔn)值符合時(shí)使所述芯片啟動(dòng)信號(hào)無(wú)效的符合判定電路。
9.一種存儲(chǔ)器控制電路，其特征在于，具有權(quán)利要求1～8的任一項(xiàng)所述的芯片啟動(dòng)控制電路；接收存儲(chǔ)器存取信號(hào)，根據(jù)該接收到的存儲(chǔ)器存取信號(hào)生成所述啟動(dòng)請(qǐng)求信號(hào)的地址譯碼電路；和根據(jù)所述啟動(dòng)請(qǐng)求信號(hào)生成所述允許讀出信號(hào)的允許讀出生成電路。
10.一種數(shù)據(jù)處理系統(tǒng)，其特征在于，具有；中央運(yùn)算裝置；超高速緩沖存儲(chǔ)器；控制所述超高速緩沖存儲(chǔ)器工作的超高速緩存控制器；存儲(chǔ)器；根據(jù)來(lái)自所述超高速緩沖存儲(chǔ)器控制器的指令，控制所述存儲(chǔ)器工作的權(quán)利要求9所述的存儲(chǔ)器控制電路。
全文摘要
提供一種不降低系統(tǒng)性能而能實(shí)現(xiàn)低功耗化的CE控制電路。它是生成控制存儲(chǔ)器狀態(tài)的CE信號(hào)，并在存儲(chǔ)器處于可工作狀態(tài)時(shí)使CE信號(hào)有效(L電平)，當(dāng)處于功耗低的低功耗狀態(tài)時(shí)使CE信號(hào)無(wú)效(H電平)的CE控制電路(9)，在CE信號(hào)有效的期間內(nèi)不接收啟動(dòng)請(qǐng)求信號(hào)S－REQ的情況下，將CE信號(hào)有效的期間延長(zhǎng)到根據(jù)從啟動(dòng)請(qǐng)求信號(hào)S－REQ到RE信號(hào)的間隔決定的期望值EV所對(duì)應(yīng)的期間，即大于等于CE信號(hào)保持時(shí)間的期間，經(jīng)過(guò)該延長(zhǎng)的期間后使CE信號(hào)無(wú)效，在CE信號(hào)有效的期間內(nèi)接收啟動(dòng)請(qǐng)求信號(hào)S－REQ的情況下，一直有效地維持CE信號(hào)。
文檔編號(hào)G06F12/08GK1848042SQ200610008980
公開(kāi)日2006年10月18日 申請(qǐng)日期2006年1月28日 優(yōu)先權(quán)日2005年4月14日
發(fā)明者內(nèi)藤晃志 申請(qǐng)人:沖電氣工業(yè)株式會(huì)社