專(zhuān)利名稱(chēng)：脈沖閘控電路及其設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于處理器，特別是有關(guān)在處理器內(nèi)用以控制脈沖動(dòng)作的脈沖閘控電路。本發(fā)明亦揭露有關(guān)于設(shè)計(jì)脈沖閘控電路的方法。
背景技術(shù)：
一處理器通常包含有一用以提供參考脈沖信號(hào)的時(shí)序組件(例如一時(shí)鐘或脈沖產(chǎn)生器)，而此參考脈沖信號(hào)是用以設(shè)定此處理器的組件的操作時(shí)序。每一組件的操作是可依上述的方式時(shí)控，通過(guò)此使得此處理器的其它所有組件同步。
然而，處理器總電源消耗的一重要部分是，電源必須分配主要脈沖信號(hào)至處理器的各處。因此電源消耗便成為一不可忽視的問(wèn)題，尤其是在手持型(hand-held)使用電池供給處理器電源的電子裝置上。由于處理器的脈沖通常會(huì)消耗相當(dāng)多電池電源，因此眾所熟知的方式是將電子裝置設(shè)計(jì)成脈沖在長(zhǎng)期未動(dòng)作期間是可以被暫時(shí)關(guān)閉。亦由于處理器是經(jīng)常操作于一些非緊要指令(例如空循環(huán)(loop to self)指令)，因此在處理器上設(shè)計(jì)一具有關(guān)閉脈沖的機(jī)制是相當(dāng)有幫助的，通過(guò)此可以避免在這些非緊要時(shí)間內(nèi)處理器無(wú)謂的使用與電源消耗。
為了關(guān)閉脈沖，處理器可能包含邏輯電路系統(tǒng)以“閘控”系統(tǒng)脈沖。當(dāng)脈沖的周期性脈波行經(jīng)一可輸出調(diào)節(jié)的脈沖脈波或一固定值的“脈沖閘控電路”時(shí)，系統(tǒng)脈沖即可被閘控。由于提供整個(gè)處理器一固定邏輯值的電源會(huì)少于提供周期性脈沖脈波所需的電源，因此處理器的電源消耗可因此而降低。
為了使脈沖閘控電路具有減少電源消耗的特性，處理器設(shè)計(jì)者通常會(huì)因應(yīng)特定的處理器而設(shè)計(jì)一些訂制的脈沖閘控電路。例如一訂制的脈沖閘控電路可能會(huì)對(duì)通往多數(shù)模塊(例如緩存器組)的系統(tǒng)脈沖進(jìn)行閘控。但設(shè)計(jì)這些訂制的電路，其所包含的作業(yè)卻相當(dāng)耗時(shí)，且如何將這些電路整合至處理器內(nèi)亦是一需要關(guān)切的重要事項(xiàng)。在傳統(tǒng)設(shè)計(jì)的技術(shù)上，脈沖閘控電路亦經(jīng)常成為非迫切符合設(shè)計(jì)的規(guī)格。
請(qǐng)參照?qǐng)D1，其為一電子裝置(例如一手持型使用電池操作的裝置)的傳統(tǒng)處理系統(tǒng)10。處理系統(tǒng)10包含有一電源管理邏輯12、一處理器14、一內(nèi)存16以及一些輸入/輸出裝置18，且該等組件是通過(guò)由一內(nèi)部總線(xiàn)20相互連接。處理器14包含一用以驅(qū)動(dòng)此電子電路系統(tǒng)的時(shí)鐘22(如眾所熟知)。內(nèi)存16則包含一內(nèi)存控制器以及其它硬件及/或軟件組件。輸入/輸出裝置18包含有一些鍵盤(pán)、按鍵組、顯示屏幕等等。由于熟習(xí)此項(xiàng)技藝者是明了內(nèi)存16與輸入/輸出裝置18的一般操作與功能，因此這些組件將不會(huì)在此作進(jìn)一步描述。
電源管理邏輯12包含有硬件及/或軟件組件，用來(lái)在自動(dòng)省電措施被執(zhí)行時(shí)，判斷特定電路狀況是否為理想時(shí)機(jī)。例如當(dāng)處理器尚未在一預(yù)定時(shí)間長(zhǎng)度中執(zhí)行任何重要的指令時(shí)，電源管理邏輯12即會(huì)進(jìn)行監(jiān)控，或電源管理邏輯12可能會(huì)監(jiān)控使用者未動(dòng)作期間或者是其它特定的電路狀況。在這些狀況中，電源管理邏輯12會(huì)要求處理器14禁止其時(shí)鐘22的運(yùn)作。其后，當(dāng)一喚醒事件發(fā)生時(shí)，電源管理邏輯12即會(huì)再次致能(re-enable)該時(shí)鐘22。
請(qǐng)參照?qǐng)D2，其為一傳統(tǒng)脈沖閘控電路24的概略方塊圖。脈沖閘控電路24包含有一D型正反器26以及一與門(mén)28。脈沖致能信號(hào)E是提供給正反器26的輸入D，用以使得從一脈沖源(未繪出)所接收的脈沖信號(hào)CK致能或失能。脈沖信號(hào)CK是提供給正反器26的輸入G與與門(mén)28的一輸入。正反器26的輸出Q是提供給與門(mén)28的另一輸入。當(dāng)脈沖致能信號(hào)E與脈沖信號(hào)CK兩者動(dòng)作時(shí)，與門(mén)28即提供一有效脈沖信號(hào)ECK以分配給一脈沖閘控模塊(未繪出)。此脈沖閘控模塊可能是一多端口緩存器組。當(dāng)電源管理邏輯12測(cè)定脈沖閘控模塊沒(méi)有請(qǐng)求一高耗電的脈沖信號(hào)時(shí)，脈沖閘控電路24即會(huì)在輸出ECK上提供一固定低信號(hào)以節(jié)省電源。
然而，傳統(tǒng)脈沖閘控電路具有一些缺點(diǎn)。例如脈沖致能信號(hào)E與脈沖信號(hào)CK是處于一競(jìng)速狀態(tài)(race condition)中，亦即分別輸入至與門(mén)的第一信號(hào)將必須等待直到另一信號(hào)到達(dá)。如果被閂鎖的輸出Q訊號(hào)比脈沖信號(hào)CK來(lái)的晚，則輸出ECK將會(huì)被該致能信號(hào)E所驅(qū)動(dòng)，而不是被脈沖信號(hào)CK所驅(qū)動(dòng)。據(jù)此，將導(dǎo)致脈沖偏斜(clock skew)問(wèn)題。為了在脈沖信號(hào)CK的前提供足夠時(shí)間給輸出Q，與脈沖信號(hào)CK有關(guān)的致能信號(hào)E的設(shè)置時(shí)間勢(shì)必必須增加，因此使得設(shè)計(jì)程序更復(fù)雜。并且，這種高設(shè)置時(shí)間會(huì)增加電路延遲，而使得處理器的操作變慢。
另一缺點(diǎn)是與門(mén)28為了驅(qū)動(dòng)一些負(fù)載，因此通常很大。由于這個(gè)原因，所以脈沖信號(hào)CK的輸入電容將會(huì)隨著與門(mén)28的大小增加而變大。為了避免大輸入電容，在輸入脈沖信號(hào)CK或輸出有效脈沖信號(hào)ECK的前的緩沖器是必要的，因此訂制設(shè)計(jì)的電路是要求較多時(shí)間。并且，這些附加在脈沖閘控電路24設(shè)計(jì)的緩沖器將使得CK端與ECK端之間產(chǎn)生延遲，進(jìn)而導(dǎo)致額外的脈沖偏斜以及亦可能導(dǎo)致致能信號(hào)E設(shè)定時(shí)間的增加。
雖然一訂制電路可被設(shè)計(jì)建立在一脈沖閘控單元的周?chē)苑咸幚砥饕?guī)格，然而建立一如此復(fù)雜的訂制電路則因此難以制作，并且亦需要較多時(shí)間與努力加以設(shè)計(jì)、執(zhí)行、特性化以及整合。因此，期望提供一改良設(shè)計(jì)與設(shè)計(jì)策略可以較傳統(tǒng)脈沖閘控電路24所需求的更簡(jiǎn)單。并且，一較簡(jiǎn)單的電路可提供設(shè)計(jì)者更快速制作市場(chǎng)所需的處理器。此外，亦期望所建立的一較簡(jiǎn)單電路亦提供較佳的時(shí)序規(guī)格、最少延遲、維持一高處理速度以及消耗少量的電源。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的是提供一種脈沖閘控電路，并且亦提供一種設(shè)計(jì)脈沖閘控電路的方法。例如在一設(shè)計(jì)脈沖閘控電路的方法中，包含提供一D型正反器的布局，其中此正反器具有一重置端以及兩鎖存器(latch)。此方法更包含修改此正反器的布局以建立一脈沖閘控電路。
在以一通用D型正反器的一般布局為本發(fā)明脈沖閘控電路的仿效對(duì)象時(shí)，則可避免現(xiàn)有技術(shù)的延遲問(wèn)題。并且，實(shí)施脈沖閘控電路所包含的作業(yè)以及將脈沖閘控電路整合至處理器內(nèi)的時(shí)間，都將隨著在此所描述的脈沖閘控電路以及設(shè)計(jì)脈沖閘控電路的方法而減少。由于在此描述簡(jiǎn)單布局的修改技術(shù)，因此一具有脈沖閘控能力用以減少電源的處理器即可被設(shè)計(jì)與制造。
一種脈沖閘控電路，具有一修改布局，該修改布局是從一具有一第一鎖存器、一第二鎖存器、一電源端、一資料端、一脈沖端、一重置端以及一輸出端的D型正反器的布局所取得，該第一鎖存器是包含一第一并聯(lián)連接的重置晶體管以及一第一串聯(lián)連接的重置晶體管，該第二鎖存器是包含一第二并聯(lián)連接的重置晶體管以及一第二串聯(lián)連接的重置晶體管，該D型正反器的布局是使得該重置端連接至該第一并聯(lián)連接的重置晶體管、該第一串聯(lián)連接的重置晶體管、該第二并聯(lián)連接的重置晶體管以及該第二串聯(lián)連接的重置晶體管，其中該修改布局是從該D型正反器的布局移除該重置端與該第一并聯(lián)連接的重置晶體管以及與該第一串聯(lián)連接的重置晶體管的連接，并且連結(jié)該第一并聯(lián)連接的重置晶體管與該第一串聯(lián)連接的重置晶體管至該電源端所導(dǎo)出。
本發(fā)明提供的一改良設(shè)計(jì)比傳統(tǒng)脈沖閘控電路所需求的更簡(jiǎn)單。其所建立的一較簡(jiǎn)單電路亦提供較佳的時(shí)序規(guī)格、最少延遲、維持一高處理速度以及消耗少量的電源。


圖1是一傳統(tǒng)處理系統(tǒng)的方塊圖；圖2是一傳統(tǒng)脈沖閘控電路的方塊圖；
圖3是一改良脈沖閘控電路的一較佳實(shí)施例的方塊圖；圖4是圖3的脈沖閘控電路的內(nèi)部電路系統(tǒng)的一較佳實(shí)施例的方塊圖；圖5是圖3的脈沖閘控電路的內(nèi)部電路系統(tǒng)的另一較佳實(shí)施例的方塊圖；以及圖6是本發(fā)明的脈沖閘控電路傳遞時(shí)序信號(hào)的一較佳范例的時(shí)序圖。
主要組件符號(hào)說(shuō)明


具體實(shí)施方式
本發(fā)明將會(huì)詳細(xì)描述一些實(shí)施例如下。然而，除了所揭露的實(shí)施例外，本發(fā)明還可以廣泛地在運(yùn)用在其它的實(shí)施例施行。本發(fā)明的范圍不受該等實(shí)施例的限定，乃以其后的申請(qǐng)專(zhuān)利范圍為準(zhǔn)。而為提供更清楚的描述及使熟悉該項(xiàng)技藝者能理解本發(fā)明的發(fā)明內(nèi)容，圖示內(nèi)各部分并沒(méi)有依照其相對(duì)尺寸繪圖，某些尺寸與其它相關(guān)尺度的比例會(huì)被突顯而顯得夸張，且不相關(guān)的細(xì)節(jié)部分也未完全繪出，以求圖示的簡(jiǎn)潔。
為克服前述的現(xiàn)有技術(shù)缺失，本發(fā)明乃提出一種改良式的脈沖閘控電路。特別是，提出一具有簡(jiǎn)化設(shè)計(jì)的脈沖閘控電路，可提供電路設(shè)計(jì)者更容易將其整合至處理器內(nèi)。根據(jù)本發(fā)明的技術(shù)，脈沖閘控電路的設(shè)計(jì)是從一電子設(shè)計(jì)工具內(nèi)(例如Cadence VirtuosoTM或其它適當(dāng)?shù)脑O(shè)計(jì)工具)取出-D型正反器的布局。然后，通過(guò)由修改此標(biāo)準(zhǔn)正反器的布局，則可建立一超越傳統(tǒng)脈沖閘控電路優(yōu)點(diǎn)的脈沖閘控電路。例如當(dāng)處理器的操作速度是維持在一高速率時(shí)，可通過(guò)由減少脈沖閘控內(nèi)的延遲而達(dá)成閘控功能。設(shè)計(jì)一訂制的電路所牽涉的時(shí)間與努力將會(huì)減少且模擬亦可相當(dāng)簡(jiǎn)化。設(shè)計(jì)作業(yè)可較簡(jiǎn)單且執(zhí)行將此電路整合至處理器的時(shí)間亦會(huì)減少。并且致能信號(hào)的設(shè)置時(shí)間以及從CK端至ECK端的延遲均會(huì)減少。
請(qǐng)參照?qǐng)D3，其為本發(fā)明的一脈沖閘控電路30的較佳實(shí)施例的概略方塊圖。脈沖閘控電路30是包含一修改正反器32，并且較佳的一修改D型正反器是具有一重置端R。然而所應(yīng)注意的是，重置是被使用于本實(shí)施例內(nèi)而非傳統(tǒng)脈沖閘控電路24的典型操作。雖然概略方塊圖是將脈沖閘控電路30圖解成一標(biāo)準(zhǔn)正反器32，然而事實(shí)上，正反器32是被修改成此處所說(shuō)明的組件。圖3實(shí)施例的另一特征是，傳統(tǒng)脈沖閘控電路24的與門(mén)28可被省略。并且，由于本實(shí)施例內(nèi)的輸出訊號(hào)Q乃唯一需要考慮的輸出，因此可避免現(xiàn)有技術(shù)中的非期望的競(jìng)爭(zhēng)狀況。
請(qǐng)參照?qǐng)D4，其為圖3的脈沖閘控電路30內(nèi)部電路系統(tǒng)34的一較佳修改原始正反器電路實(shí)施例的概略方塊圖。為了簡(jiǎn)化設(shè)計(jì)作業(yè)，一典型D型正反器的布局是被提供當(dāng)成設(shè)計(jì)脈沖閘控電路30的開(kāi)始。在本實(shí)施例中，D型正反器包含一第一鎖存器36以及一第二鎖存器38。并且，正反器包含一電源端VDD，一數(shù)據(jù)端D，一脈沖端CK以及一重置端R。上述的端點(diǎn)D、CK以及R是分別接收數(shù)據(jù)、脈沖與重置輸入信號(hào)。
然后對(duì)此一般布局加以修改以轉(zhuǎn)換正反器成為訂制脈沖閘控電路30的電路系統(tǒng)34。通過(guò)由使用一電子設(shè)計(jì)工具(例如Cadence VirtuosoTM)以及從一標(biāo)準(zhǔn)組件庫(kù)進(jìn)入此設(shè)計(jì)工具的正反器內(nèi)部設(shè)計(jì)電路，則可建立脈沖閘控電路的骨架。在此方面，正反器內(nèi)部的電路系統(tǒng)是依據(jù)下列的規(guī)劃修改，通過(guò)此取代了一為建立脈沖閘控電路而需增加的緩沖器電路系統(tǒng)設(shè)計(jì)(如同現(xiàn)有技術(shù)中所提及)。
為了建立訂制的脈沖閘控電路的電路系統(tǒng)34，一連接重置端R與正反器的第一鎖存器36的電路線(xiàn)40是被移除或不連接，但是重置端R至第二鎖存器38的連接是保留未變。此移除變動(dòng)是有效地分開(kāi)第一鎖存器36的重置電路系統(tǒng)與第二鎖存器38的重置電路系統(tǒng)。例如第一鎖存器36的重置電路系統(tǒng)是包含一并聯(lián)連接的重置晶體管44以及一串聯(lián)連接的重置晶體管46。由于到重置端R的連接被移除，因此重置晶體管44與46將不再響應(yīng)重置端R上的重置信號(hào)。
另外針對(duì)正反器布局的修改處，會(huì)使該正反器轉(zhuǎn)換成為一閘控電路30，是包含增加一電路線(xiàn)42以連接重置晶體管44與46的閘極至VDD。通過(guò)由連結(jié)這些晶體管至邏輯高電位，第一鎖存器36的重置晶體管44與46在實(shí)質(zhì)上是可忽略。例如對(duì)于晶體管44而言，一連續(xù)高電位信號(hào)VDD于其閘極將會(huì)導(dǎo)致晶體管44像是一開(kāi)路電路，使得其在第一鎖存器36內(nèi)像是隱藏的。對(duì)于晶體管46而言，一來(lái)自VDD的連續(xù)高電位信號(hào)將導(dǎo)致晶體管46像是一短路電路以連接毗連的晶體管48至接地端。
上述方法的另一實(shí)施例，設(shè)計(jì)者可能選擇從此布局移除晶體管44與46。在此范例中，設(shè)計(jì)者再次從具有第一與第二鎖存器36與38的D型正反器的布局開(kāi)始。然后，晶體管44與46以及任何與其相關(guān)的連接是被移除。對(duì)晶體管44而言，上述的移除是包含簡(jiǎn)單地從此布局排除晶體管及其連接。對(duì)晶體管46而言，上述組件的移除部分包含的是移除閘極連接且轉(zhuǎn)換晶體管46的源極與汲極到一共享點(diǎn)，或是簡(jiǎn)單地改變晶體管48的源極連接至接地端。通過(guò)由完全旁接(bypass)晶體管46以將毗接的晶體管48連接到接地端而改變對(duì)一接地點(diǎn)的連接，可為一較佳的執(zhí)行方式。然而所應(yīng)注意的是，移除未使用的晶體管將產(chǎn)生更多的工作以將他們移出此布局且須重新特征化電路。如果晶體管被從此布局移除，則加載與時(shí)序信號(hào)(亦即設(shè)置、保留、脈波寬度以及從CK至Q的延遲)亦將隨的改變，因此電路將被要求重新特征化。
請(qǐng)參照?qǐng)D5，其為一訂制脈沖閘控電路內(nèi)部電路系統(tǒng)50的另一較佳實(shí)施例的概略方塊圖。根據(jù)一建立訂制脈沖閘控電路內(nèi)部電路系統(tǒng)50的技術(shù)，內(nèi)部電路系統(tǒng)50在刪除后呈現(xiàn)包含如圖所示的電路。本技術(shù)是圖4所描述的另一設(shè)計(jì)技術(shù)，并且乃為一不需更換D型正反器的設(shè)計(jì)。然而所應(yīng)注意的是，每一電路系統(tǒng)34與50的時(shí)序結(jié)果必須是符合規(guī)格，甚至于在非常嚴(yán)格的誤差容忍度下。
請(qǐng)參照?qǐng)D6，其即為圖4、圖5的脈沖閘控電路相關(guān)信號(hào)的時(shí)序圖。尤其可見(jiàn)設(shè)置時(shí)間Ts從致能信號(hào)E的上升邊緣到CK信號(hào)的上升邊緣是相當(dāng)短且可預(yù)測(cè)，通過(guò)此可允許驅(qū)動(dòng)的CK訊號(hào)于信號(hào)E變?yōu)榈碗娢磺皳碛谐浞值拈T(mén)坎(threshold)時(shí)間Tth時(shí)控(clock)電路。并且，由于致能信號(hào)E的設(shè)置時(shí)間Ts已減小，因此在系統(tǒng)其它區(qū)塊內(nèi)的致能信號(hào)時(shí)序?qū)⒁虼硕嬖谳^大窗口。只要碰到致能信號(hào)E是在設(shè)置時(shí)間Ts中，輸出的ECK訊號(hào)的轉(zhuǎn)換態(tài)樣將永遠(yuǎn)會(huì)在一個(gè)短且固定的延遲Td中跟隨著輸入脈沖信號(hào)CK的狀態(tài)。其中該延遲Td，在臺(tái)積電0.18微米低電源處理器中的例子中，信號(hào)CK到ECK的延遲Td可以至少減少到既有時(shí)間的三分之一。
由于在電路內(nèi)只有鎖存器而無(wú)緩沖器，因此不會(huì)再有競(jìng)速狀態(tài)存在。脈沖閘控電路與設(shè)計(jì)此類(lèi)電路的技術(shù)是可適用于處理器內(nèi)任何需要脈沖閘控電路的地方。因此，這些電路以及相關(guān)的設(shè)計(jì)方法是可被當(dāng)成分散的個(gè)體設(shè)計(jì)于任何類(lèi)型的處理器內(nèi)。
熟習(xí)該項(xiàng)技藝者在閱讀本發(fā)明的揭露內(nèi)容后將可理解，由于本發(fā)明的脈沖閘控電路其實(shí)質(zhì)特性是仿效標(biāo)準(zhǔn)的正反器，因此正反器的時(shí)序數(shù)據(jù)將可用以簡(jiǎn)化設(shè)計(jì)任務(wù)上，且可忽視用以特征化的時(shí)間與努力。對(duì)設(shè)計(jì)者的另一好處是，由于訂制電路將具有可預(yù)測(cè)的時(shí)序數(shù)據(jù)，因此令人困擾的脈沖閘控時(shí)序特性則不需考慮。并且，執(zhí)行脈沖嵌入技術(shù)的時(shí)間與努力亦可避免。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并非用以限定本發(fā)明的申請(qǐng)專(zhuān)利范圍；凡其它為脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在下述的申請(qǐng)專(zhuān)利范圍。
權(quán)利要求
1.一種脈沖閘控電路，其特征在于具有一修改布局，該修改布局是從一具有一第一鎖存器、一第二鎖存器、一電源端、一資料端、一脈沖端、一重置端以及一輸出端的D型正反器的布局所取得，該第一鎖存器是包含一第一并聯(lián)連接的重置晶體管以及一第一串聯(lián)連接的重置晶體管，該第二鎖存器是包含一第二并聯(lián)連接的重置晶體管以及一第二串聯(lián)連接的重置晶體管，該D型正反器的布局是使得該重置端連接至該第一并聯(lián)連接的重置晶體管、該第一串聯(lián)連接的重置晶體管、該第二并聯(lián)連接的重置晶體管以及該第二串聯(lián)連接的重置晶體管，其中該修改布局是從該D型正反器的布局移除該重置端與該第一并聯(lián)連接的重置晶體管以及與該第一串聯(lián)連接的重置晶體管的連接，并且連結(jié)該第一并聯(lián)連接的重置晶體管與該第一串聯(lián)連接的重置晶體管至該電源端所導(dǎo)出。
2.如權(quán)利要求1所述的脈沖閘控電路，其特征在于所述該脈沖閘控電路是允許該輸出端在該數(shù)據(jù)端上的數(shù)據(jù)信號(hào)經(jīng)歷一相當(dāng)小的設(shè)置時(shí)間后提供一輸出訊號(hào)。
3.如權(quán)利要求1所述的脈沖閘控電路，其特征在于所述該脈沖端具有一小的輸入電容。
4.如權(quán)利要求1所述的脈沖閘控電路，其特征在于所述在該脈沖端與該輸出端之間的信號(hào)延遲是最小化。
5.如權(quán)利要求4所述的脈沖閘控電路，其特征在于所述該脈沖端到該輸出端的延遲是減少至少三分之一。
6.一種設(shè)計(jì)脈沖閘控電路的方法，其特征在于包含提供一D型正反器的布局，該D型正反器是具有一重置端與兩鎖存器；以及修改該D型正反器的布局以建立一脈沖閘控電路的布局。
7.如權(quán)利要求6所述的設(shè)計(jì)脈沖閘控電路的方法，其特征在于所述修改該D型正反器的布局包含移除該重置端到該D型正反器的一第一鎖存器內(nèi)一些重置晶體管的連接；以及連結(jié)該些重置晶體管的閘極至邏輯高電位。
8.如權(quán)利要求6所述的設(shè)計(jì)脈沖閘控電路的方法，其特征在于所述修改該D型正反器的布局包含移除該重置端到該D型正反器的一第一鎖存器的一并聯(lián)連接的重置晶體管的連接；移除該并聯(lián)連接的重置晶體管；移除該重置端到該D型正反器的該第一鎖存器的一串聯(lián)連接的重置晶體管的連接；以及短路該串聯(lián)連接的重置晶體管的源極與汲極。
9.如權(quán)利要求8所述的設(shè)計(jì)脈沖閘控電路的方法，其特征在于所述該短路步驟更包含移除該串聯(lián)連接的重置晶體管。
10.一種設(shè)計(jì)脈沖閘控電路的方法，其特征在于包含提供一具有一重置端、一第一鎖存器與一第二鎖存器的第一電路的一布局，該第一鎖存器是包含一第一對(duì)重置晶體管，該第二鎖存器是包含一第二對(duì)重置晶體管；連結(jié)該第一鎖存器的該第一對(duì)重置晶體管至一固定邏輯高電源；以及連接該第二鎖存器的該第二對(duì)重置晶體管至該重置端。
11.如權(quán)利要求10所述的設(shè)計(jì)脈沖閘控電路的方法，其特征在于提供一布局更包含提供一D型正反器的布局；以及修改該D型正反器的布局以建立該第一電路。
12.如權(quán)利要求11所述的設(shè)計(jì)脈沖閘控電路的方法，其特征在于所述修改該D型正反器的布局包含移除該重置端到該第一對(duì)重置晶體管的連接。
全文摘要
本發(fā)明提供一種脈沖閘控電路以及一種設(shè)計(jì)脈沖閘控電路的方法。在該設(shè)計(jì)方法的實(shí)施例中，包含一D型正反器的布局，其中此D型正反器具有一重置端以及兩鎖存器。上述的方法更包含修改此D型正反器的布局以建立一脈沖閘控電路。
文檔編號(hào)G06F1/32GK1794139SQ20051013207
公開(kāi)日2006年6月28日 申請(qǐng)日期2005年12月21日 優(yōu)先權(quán)日2004年12月21日
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