專利名稱：識別中央處理器前端總線的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種識別中央處理器前端總線的電路。
背景技術(shù)：
隨著中央處理器技術(shù)的發(fā)展，芯片廠商不斷推出前端總線頻率更高的中央處理器，前端總線影響著中央處理器與北橋芯片之間的數(shù)據(jù)傳輸速度，在中央處理器與北橋芯片間傳輸數(shù)據(jù)時，北橋芯片是通過識別中央處理器發(fā)出的前端總線頻率選擇信號BSEL(bus speed select)來偵測中央處理器運行在多大的前端總線下。
業(yè)界常用的Intel系列中央處理器采用了LGA775封裝形式，其支持的前端總線由533MHZ、800MHZ可提升到1066MHZ，而目前Intel 915系列、925X系列芯片組只能支持前端總線533MHZ、800MHZ兩類中央處理器，但對于較高前端總線的中央處理器無法實現(xiàn)開機，例如1066MHZ前端總線中央處理器。
請參閱圖1，為現(xiàn)有的一種支持533MHZ、800MHZ中央處理器電路，其包括一用于發(fā)送前端總線頻率選擇信號的中央處理器10；一用于接收前端總線頻率選擇信號的北橋芯片20。當(dāng)北橋芯片20的RSTIN信號(reset in，圖未示)由低電平跳變?yōu)楦唠娖綍r，其會偵測由中央處理器10發(fā)出的三個前端總線頻率選擇信號BSEL[2:0]的邏輯電平，來識別中央處理器10的前端總線類別。533MHZ、800MHZ前端總線中央處理器10的BSEL[2:0]三個信號的邏輯電平分別如下表1所示，其中“1”代表邏輯高電平，“0”代表邏輯低電平。
表1
而1066MHZ中央處理器的BSEL[2:0]三個信號如表2所示，由于此類中央處理器發(fā)出的BSEL[2:0]三個邏輯電平信號在北橋芯片的RSTIN信號由低電平跳變?yōu)楦唠娖綍r，北橋芯片無法識別，所以在目前533MHZ/800MHZ北橋芯片的主機板中，無法實現(xiàn)開機。
表2
因此，在使用僅支持533MHZ/800MHZ較低前端總線北橋芯片的情況下提供一種可支持1066MHZ較高前端總線中央處理器的電路實為必要。

發(fā)明內(nèi)容鑒于以上技術(shù)內(nèi)容，有必要提供一種識別中央處理器前端總線的電路。
一種識別中央處理器前端總線的電路，包括一中央處理器及一北橋芯片，所述中央處理器具有若干總線頻率選擇端，其用于發(fā)送前端總線頻率選擇信號，所述北橋芯片也具有若干總線頻率選擇端，其用于接收前端總線頻率選擇信號，所述識別中央處理器前端總線的電路還包括一控制電路，其連接在所述中央處理器與所述北橋芯片之間，用于在所述中央處理器的前端總線頻率超出所述北橋芯片的識別范圍時，將所述中央處理器發(fā)出的前端總線頻率選擇信號轉(zhuǎn)化為所述北橋芯片所能識別的前端總線頻率選擇信號。
本發(fā)明通過將較高前端總線中央處理器工作時北橋芯片所接收的前端總線頻率選擇信號的邏輯電平狀態(tài)，與在較低前端總線中央處理器工作時北橋芯片所接收的前端總線頻率選擇信號的邏輯電平狀態(tài)設(shè)置相同，以此實現(xiàn)了在使用支持較低前端總線北橋芯片的情況下，可識別較高前端總線的中央處理器。

圖1是現(xiàn)有技術(shù)中支持533MH、800MHZ中央處理器的電路圖。
圖2是本發(fā)明較佳實施方式的識別中央處理器前端總線的電路圖。
具體實施方式一種識別中央處理器前端總線的電路，包括一中央處理器及一北橋芯片，所述中央處理器具有若干總線頻率選擇端，其用于發(fā)送前端總線頻率選擇信號，所述北橋芯片也具有若干總線頻率選擇端，其用于接收前端總線頻率選擇信號，所述識別中央處理器前端總線的電路還包括一控制電路，其連接在所述中央處理器與所述北橋芯片之間，用于在所述中央處理器的前端總線頻率超出所述北橋芯片的識別范圍時，將所述中央處理器發(fā)出的前端總線頻率選擇信號轉(zhuǎn)化為所述北橋芯片所能識別的前端總線頻率選擇信號。
下面以533MHZ/800MHZ北橋芯片支持533MHZ、800MHZ、1066MHZ三類中央處理器為例來說明，請參閱圖2，為本發(fā)明較佳實施方式的識別中央處理器前端總線的電路圖，包括一中央處理器30及一北橋芯片40。所述中央處理器30包括一第一總線頻率選擇端BSEL0、一第二總線頻率選擇端BSEL1、一第三總線頻率選擇端BSEL2，所述第一總線頻率選擇端BSEL0、第三總線頻率選擇端BSEL2分別通過一第一電阻R1、一第三電阻R3連接至一電源Vcc，所述電源為1.2V，其用于提升中央處理器30的驅(qū)動能力。所述北橋芯片40包括一第一總線頻率選擇端BSEL0、一第二總線頻率選擇端BSEL1、一第三總線頻率選擇端BSEL2，所述第一總線頻率選擇端BSEL0與所述中央處理器30的第一總線頻率選擇端BSEL0及第一電阻R1間的節(jié)點相連接，所述第三總線頻率選擇端BSEL2與所述中央處理器的第三總線頻率選擇端BSEL2及第三電阻R3間的節(jié)點相連接。所述識別中央處理器前端總線的電路還包括一控制電路50，所述控制電路50包括一第四電阻R4及一三極管Q1，所述第四電阻R4的一端與所述中央處理器的第一總線頻率選擇端BSEL0及第一電阻R1間的節(jié)點相連接，其另一端與所述三極管Q1的基極相連，用于防止中央處理器的第一總線頻率選擇端BSEL0電平被箝位，所述三極管Q1的發(fā)射極接地，其集電極與所述北橋芯片40的第二總線頻率選擇端BSEL1及一第二電阻R2間的節(jié)點連接，所述第二電阻R2連接至所述電源，其用于提升所述中央處理器30的驅(qū)動能力。
本實施例通過將所述中央處理器30的第一總線頻率選擇端BSEL0與所述第四電阻R4及所述三極管Q1串接來控制所述北橋芯片40的第二總線頻率選擇端BSEL1接收到的前端總線頻率選擇信號，以便為所述北橋芯片40所能識別。本實施例通過將1066MHZ中央處理器工作時北橋芯片BSEL[2:0]三端所接收信號的邏輯電平狀態(tài)，與在800MHZ中央處理器工作時北橋芯片BSEL[2:0]三端所接收信號的邏輯電平狀態(tài)設(shè)置相同，而在533MHZ、800MHZ兩類中央處理器工作時，北橋芯片BSEL[2:0]三端所接收信號的邏輯電平狀態(tài)保持原有邏輯狀態(tài)不變。在本實施例中三類中央處理器與北橋芯片的前端總線頻率選擇信號的邏輯電平狀態(tài)如表3所示。
表3
下面具體分析在選取上述三類前端總線中央處理器時，本實施電路的工作原理。在中央處理器30的前端總線為533MHZ時，中央處理器30的第一總線頻率選擇端BSEL0發(fā)出的前端總線頻率選擇信號的邏輯電平為“1”，則北橋芯片40的第一總線頻率選擇端BSEL0接收到的邏輯電平信號為“1”；中央處理器30的第一總線頻率選擇端BSEL0邏輯發(fā)出的邏輯高電平信號“1”經(jīng)過所述三極管Q1，三極管Q1導(dǎo)通，其集電極輸出低電平“0”，則北橋芯片40的第二總線頻率選擇端BSEL1接收到的邏輯電平信號為“0”；中央處理器30的第三總線頻率選擇端BSEL2發(fā)出的邏輯電平信號為“0”，則北橋芯片40的第三總線頻率選擇端BSEL2接收到的邏輯電平信號為“0”。
在中央處理器30的前端總線為800MHZ時，中央處理器30的第一總線頻率選擇端BSEL0發(fā)出的前端總線頻率選擇信號的邏輯電平為“0”，則北橋芯片40的第一總線頻率選擇端BSEL0接收到的邏輯電平信號為“0”；中央處理器30的第一總線頻率選擇端BSEL0發(fā)出的邏輯低電平信號“0”經(jīng)過所述三極管Q1后，三極管Q1截止，其集電極輸出高電平“1”，則北橋芯片40的第二總線頻率選擇端BSEL1接收到的邏輯電平信號為“1”；中央處理器30的第三總線頻率選擇端BSEL2發(fā)出的邏輯電平信號為“0”，則北橋芯片40的第三總線頻率選擇端BSEL2接收到的邏輯電平信號為“0”。
在中央處理器30的前端總線為1066MHZ時，中央處理器30的第一總線頻率選擇端BSEL0發(fā)出的前端總線頻率選擇信號的邏輯電平為“0”，則北橋芯片40的第一總線頻率選擇端BSEL0接收到的邏輯電平信號為“0”；中央處理器30的第一總線頻率選擇端BSEL0發(fā)出的邏輯低電平信號“0”經(jīng)過所述三極管Q1，三極管Q1截止，其集電極就輸出高電平“1”，則北橋芯片40的第二總線頻率選擇端BSEL1接收到的邏輯電平信號為“1”；中央處理器30的第三總線頻率選擇端BSEL2發(fā)出的邏輯電平信號為“0”，則北橋芯片40的第三總線頻率選擇端BSEL2接收到的邏輯電平信號為“0”。
通過本發(fā)明，目前北橋芯片不僅可識別533MHZ、800MHZ兩類中央處理器，還可識別更高前端總線的中央處理器。
權(quán)利要求
1.一種識別中央處理器前端總線的電路，包括一中央處理器及一北橋芯片，所述中央處理器具有若干總線頻率選擇端，其用于發(fā)送前端總線頻率選擇信號，所述北橋芯片也具有若干總線頻率選擇端，其用于接收前端總線頻率選擇信號，其特征在于所述識別中央處理器前端總線的電路還包括一控制電路，其連接在所述中央處理器與所述北橋芯片之間，用于在所述中央處理器的前端總線頻率超出所述北橋芯片的識別范圍時，將所述中央處理器發(fā)出的前端總線頻率選擇信號轉(zhuǎn)化為所述北橋芯片所能識別的前端總線頻率選擇信號。
2.如權(quán)利要求1所述的識別中央處理器前端總線的電路，其特征在于所述中央處理器包括一第一總線頻率選擇端、一第二總線頻率選擇端、一第三總線頻率選擇端，所述第一總線頻率選擇端、第三總線頻率選擇端分別通過一第一電阻、一第三電阻連接至一電源。
3.如權(quán)利要求2所述的識別中央處理器前端總線的電路，其特征在于所述北橋芯片包括一第一總線頻率選擇端、一第二總線頻率選擇端、一第三總線頻率選擇端，所述第一總線頻率選擇端與所述中央處理器的第一總線頻率選擇端及第一電阻間的節(jié)點相連接，所述第三總線頻率選擇端與所述中央處理器的第三總線頻率選擇端及第三電阻間的節(jié)點相連接。
4.如權(quán)利要求3所述的識別中央處理器前端總線的電路，其特征在于所述控制電路包括一第四電阻及一三極管，所述第四電阻的一端與所述中央處理器的第一總線頻率選擇端及第一電阻間的節(jié)點相連，其另一端與所述三極管的基極連接，所述三極管的發(fā)射極接地，其集電極與所述北橋芯片的第二總線頻率選擇端及一第二電阻間的節(jié)點連接，所述第二電阻連接至所述電源。
5.如權(quán)利要求2至4中任何一項所述的識別中央處理器前端總線的電路，其特征在于所述電源為1.2V。
6.如權(quán)利要求4所述的識別中央處理器前端總線的電路，其特征在于所述三極管為NPN型。
7.如權(quán)利要求1所述的識別中央處理器前端總線的電路，其特征在于所述北橋芯片支持533/800MHZ前端總線。
8.如權(quán)利要求1所述的識別中央處理器前端總線的電路，其特征在于所述中央處理器的前端總線為1066MHZ。
全文摘要
本發(fā)明提供了一種識別中央處理器前端總線的電路，包括一中央處理器及一北橋芯片，所述中央處理器具有若干總線頻率選擇端，其用于發(fā)送前端總線頻率選擇信號，所述北橋芯片也具有若干總線頻率選擇端，其用于接收前端總線頻率選擇信號，所述識別中央處理器前端總線的電路還包括一控制電路，其連接在所述中央處理器與所述北橋芯片之間，用于在所述中央處理器的前端總線頻率超出所述北橋芯片的識別范圍時，將所述中央處理器發(fā)出的前端總線頻率選擇信號轉(zhuǎn)化為所述北橋芯片所能識別的前端總線頻率選擇信號。所述電路在使用支持較低前端總線北橋芯片的情況下，可識別較高前端總線的中央處理器。
文檔編號G06F11/00GK1869941SQ20051003495
公開日2006年11月29日 申請日期2005年5月28日 優(yōu)先權(quán)日2005年5月28日
發(fā)明者王志宏 申請人:鴻富錦精密工業(yè)(深圳)有限公司, 鴻海精密工業(yè)股份有限公司