專利名稱：一種微處理器總線反相的感測機(jī)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種邏輯電路的數(shù)據(jù)總線的反相，特別涉及一種快速估測一數(shù)據(jù)輸出位群組的狀態(tài)改變的方法及裝置，用以依據(jù)x86微處理器協(xié)議等改變該狀態(tài)及指出數(shù)據(jù)總線的反相狀態(tài)。
背景技術(shù)：
x86系列微處理器的架構(gòu)，如由英特爾(Intel)公司制造，提供用以限制數(shù)據(jù)總線上噪聲的技術(shù)，這種技術(shù)稱為數(shù)據(jù)總線的反相，用以在多數(shù)(即超過一半)總線信號自一總線周期轉(zhuǎn)變至另一周期時對總線信號加以反相，其能確保一半或較少的輸出總線數(shù)據(jù)信號在每一周期內(nèi)改變狀態(tài)。目前的x86協(xié)議有-64位數(shù)據(jù)總線D[63:0]#，其由四個16位的D[63:48]#、D[47:32]#、D[31:16]#及D[15:0]#群組所組成。一數(shù)據(jù)總線反相(Data Bus Inversion，DBI)位群組指出每一數(shù)據(jù)總線數(shù)據(jù)群的極性。更特定言之，數(shù)據(jù)總線反相[3:0]#信號群中每一數(shù)據(jù)總線反相位在每一總線周期內(nèi)皆指出對應(yīng)數(shù)據(jù)總線信號的一16位群組的極性。就標(biāo)準(zhǔn)術(shù)語而言，信號名稱后的“#”符號指信號為低電平。因此，若數(shù)據(jù)總線反相[3:0]＝’HLHL’，則數(shù)據(jù)總線反相[3:0]#＝’LHLH’，其中“H”指高邏輯電平，而“L”指低邏輯電平。但是，對數(shù)據(jù)信號數(shù)據(jù)[63:0]#而言，數(shù)據(jù)總線反相[3:0]#信號用以決定數(shù)據(jù)位的極性。
x86微處理器中的邏輯電路需在數(shù)據(jù)被送至外部輸入/輸出(input/output，I/O)總線之前，對每一16位的數(shù)據(jù)群組估測。為限制總線上的噪聲，當(dāng)一信號群組中超過一半信號改變的狀態(tài)時，信號群組以相反極性送至外部總線，且數(shù)據(jù)總線群組的對應(yīng)數(shù)據(jù)總線反相信號的狀態(tài)被設(shè)定成指出所選擇的極性。因此，最多有一半的數(shù)據(jù)位會自一總線周期至下一周期時改變狀態(tài)，如此得降低邏輯電平切換所引起的噪聲。若數(shù)據(jù)總線信號群組的所有16位皆在下一總線周期中改變狀態(tài)，而非雙態(tài)觸變(toggling)群組中的所有16位，此時信號以其原先邏輯狀態(tài)輸出，而該信號的對應(yīng)數(shù)據(jù)總線反相信號被雙態(tài)觸變。
組合合式數(shù)字加法器是一種用以估測位群組的改變狀態(tài)的常用技術(shù)，群組中16位的每一者皆送至一加法器，接著產(chǎn)生一累加值。不過，這種技術(shù)可能因需一額外頻率延遲時間的可能原因，而耗損處理時間。故一般皆希望一方面能達(dá)到數(shù)據(jù)總線反相時獲得降低噪聲的優(yōu)點，另一方面又能使得外部數(shù)據(jù)總線沒有頻率延遲。

發(fā)明內(nèi)容
本發(fā)明中的一實施例為一種數(shù)據(jù)總線反相的感測機(jī)構(gòu)，其包含一第一存儲器組件及一模擬加法器。第一存儲器組件存儲前一總線周期的總線位，模擬加法器則對一目前總線周期中的總線位及前一總線周期的總線位加以比較，并提供一指出總線是否有一半以上的位已改變狀態(tài)的數(shù)據(jù)反相信號。模擬加法器的運作如同一總線狀態(tài)改變感測裝置，其對總線狀態(tài)自一總線周期至一下一周期的改變做快速估測。數(shù)據(jù)反相信號被用來選擇性對總線位加以反相，并根據(jù)數(shù)據(jù)總線反相動作而指出總線反相，其中反相及指出反相的動作得依如x86微處理器協(xié)議。
緩存器可存儲總線數(shù)據(jù)位，并將該位傳送于一頻率的后續(xù)周期上，此常用于流水線運作。異邏輯電路可用以比較總線周期間的數(shù)據(jù)位，以判定已改變狀態(tài)的數(shù)據(jù)位數(shù)，并也可用以執(zhí)行數(shù)據(jù)總線反相。
在一實施例中，模擬加法器包含一邏輯比較電路及一模擬感測放大器。邏輯比較電路比較前一總線周期的總線位與目前總線周期的總線位，并指出多個已改變狀態(tài)的位。模擬感測放大器依據(jù)已改變狀態(tài)位而提供數(shù)據(jù)反相信號，并可還包含一第一分壓網(wǎng)絡(luò)、一參考電路及一比較器。第一分壓網(wǎng)絡(luò)在一權(quán)節(jié)點切分一參考一共享電壓(如接地)的第一電壓成一權(quán)電壓。在一實施例中，權(quán)電壓可為多個分立電壓電平之一，用以指出已改變狀態(tài)的位數(shù)。參考電路提供一與第一電壓相關(guān)的參考電壓，參考電壓指出已改變狀態(tài)的位數(shù)超過一半。比較器比較參考電壓與權(quán)電壓，并提供數(shù)據(jù)反相信號。
在一具N數(shù)據(jù)位的總線的實施例中，第一分壓網(wǎng)絡(luò)可含至少一已致動的第一P信道組件及N個相等大小的第一N信道組件，第一P信道組件耦接于權(quán)節(jié)點及第一電壓之間，多個第一N信道組件則耦接于權(quán)節(jié)點及共享電壓之間。多個N信道組件的每一者皆具有一柵極，用以接收一對應(yīng)的已改變狀態(tài)位。參考電路也可設(shè)計成一分壓網(wǎng)絡(luò)。在一分壓實施例中，該參考電路包含多個已致動的第二P信道組件及N個相等大小的第二N信道組件，第二P信道組件耦接于參考節(jié)點及第一電壓之間，并與第一P信道組件的個數(shù)相等，該多個第二N信道組件則耦接于參考節(jié)點及共享電壓電平之間。在本例中，一半個數(shù)的第二N信道組件導(dǎo)通，另一半則關(guān)閉，此時得設(shè)定參考電壓于一中間點電壓電平。參考電路范例還包含一半尺寸的已致動N信道組件，耦接于參考節(jié)點及共享電壓之間，如此得降低參考電壓以一代表一半數(shù)據(jù)位的量。在另一實施例中，參考電路使參考電壓的電壓電平介于一第一分立電壓電平及一第二分立電壓電平之間，其中第一分立電壓電平代表N/2個已改變狀態(tài)位，而第二分立電壓電平則代表N/2+1個已改變狀態(tài)位。
本發(fā)明中，一微處理實施例包含一具有至少一總線狀態(tài)感測機(jī)構(gòu)及反相器的芯片，該芯片還包含一外部數(shù)據(jù)總線及數(shù)據(jù)邏輯電路，其中數(shù)據(jù)邏輯電路用以在每一總線周期時提供多個內(nèi)部數(shù)據(jù)位。每一總線狀態(tài)感測機(jī)構(gòu)及反相器具有一輸入及一輸出，并包含一第一存儲器組件、一模擬加法器及一總線反相器，其中輸入耦接至數(shù)據(jù)邏輯電路，輸出耦接至外部數(shù)據(jù)總線；第一存儲器組件存儲前一總線周期的內(nèi)部數(shù)據(jù)位；模擬加法器比較存儲內(nèi)部數(shù)據(jù)位及一目前總線周期的內(nèi)部數(shù)據(jù)位，并提供一數(shù)據(jù)反相信號至外部數(shù)據(jù)總線，其中數(shù)據(jù)反相信號指出內(nèi)部數(shù)據(jù)位是否有超過一半者已改變狀態(tài)；總線反相器則具有一輸入及輸出，其輸入接收目前總線周期中的內(nèi)部數(shù)據(jù)位，輸出耦接至外部數(shù)據(jù)總線，并依據(jù)數(shù)據(jù)反相信號將目前總線周期中的數(shù)據(jù)位選擇性反相。
模擬加法器可以包含一數(shù)據(jù)改變傳感器、一參考電路、一分壓網(wǎng)絡(luò)及一比較器。數(shù)據(jù)改變傳感器具有一第一輸入、一第二輸入及一輸出，其中第一輸入耦接至數(shù)據(jù)邏輯電路，用以接收目前總線周期中的內(nèi)部數(shù)據(jù)位；第二輸入耦合至第一存儲器組件，用以自前一總線周期接收存儲中的內(nèi)部數(shù)據(jù)位；而此輸出提供多個數(shù)據(jù)改變位。參考電路具有一參考節(jié)點，其具有一與一源極電壓相關(guān)的參考電壓，其中參考電壓指出是否有超過一半的內(nèi)部數(shù)據(jù)位自前一總線至目前總線狀態(tài)期間已改變狀態(tài)。分壓網(wǎng)絡(luò)具有一輸入及一中間權(quán)節(jié)點，輸入接收數(shù)據(jù)改變位，中間權(quán)節(jié)點則具有一與源極電壓相關(guān)的權(quán)電壓。比較器比較該參考電壓及權(quán)電壓，并提供數(shù)據(jù)反相信號。
本發(fā)明中，一數(shù)據(jù)總線反相方法實施例包含判定一數(shù)據(jù)總線中在總線周期中已改變狀態(tài)位的個數(shù)，改變已改變狀態(tài)位為一對應(yīng)的權(quán)電壓，提供一參考電壓以指出超過一半的數(shù)據(jù)總線位已改變狀態(tài)，比較權(quán)電壓與參考電壓，并在超過一半的數(shù)據(jù)總線位已改變狀態(tài)時，反相數(shù)據(jù)總線。
此方法可包含存儲每一總線周期中的數(shù)據(jù)總線位、并比較存儲中之前一周期數(shù)據(jù)總線位與一后續(xù)總線周期的對應(yīng)數(shù)據(jù)總線位的步驟。該方法還包含對前一總線周期中的每一位及后續(xù)總線周期中一對應(yīng)位加以異邏輯運算(exclusive-ORing)的步驟。該方法還包含對多數(shù)個位的每一已改變狀態(tài)者致動一第一分壓網(wǎng)絡(luò)的一分壓裝置、以將多個分立電壓電平的一者選擇成權(quán)電壓的步驟。該方法可包含預(yù)程序化一第二分壓網(wǎng)絡(luò)中分壓裝置的步驟，其中第二分壓網(wǎng)絡(luò)中的分壓裝置與第一分壓網(wǎng)絡(luò)中的分壓裝置實質(zhì)上類似，藉以使參考電壓的電壓電平介于一第一多個分立電壓電平及一第二多個分立電壓電平之間，其中第一多個分立電壓電平對應(yīng)于已改變狀態(tài)的數(shù)據(jù)位的一半者，第二多個分立電壓電平則對應(yīng)于已改變狀態(tài)的數(shù)據(jù)位的一半加一。
以下結(jié)合附圖和具體實施例對本發(fā)明進(jìn)行詳細(xì)描述，但不作為對本發(fā)明的限定。


圖1為本發(fā)明一實施例中結(jié)合一總線反相感測機(jī)構(gòu)范例的微處理器的簡化方塊圖；圖2為圖1中總線狀態(tài)的感測機(jī)構(gòu)及反相器的實施范例的詳細(xì)示意方塊圖；及圖3為圖2的感測放大器的一較佳實施例的詳細(xì)示意圖。
其中，附圖標(biāo)記101 微處理器103 數(shù)據(jù)電路105 總線狀態(tài)感測機(jī)構(gòu)及反相器107 外部數(shù)據(jù)總線201 數(shù)據(jù)緩存器 203 數(shù)據(jù)緩存器205 感測放大器 301 參考節(jié)點303 權(quán)節(jié)點 305 比較器
具體實施例方式
本發(fā)明根據(jù)對已了解的數(shù)據(jù)總線反相的判定，以對一數(shù)據(jù)總線位群組的改變狀態(tài)估測，有利于將微處理器等邏輯電路或處理器的數(shù)據(jù)總線上的噪聲加以限制，如得依據(jù)x86協(xié)議加以限制。因此，本發(fā)明提出一種微處理器總線反相的感測機(jī)構(gòu)，其能因使用一模擬加法器而減少判定位狀態(tài)改變所需的時間，以下將配合圖1至圖3對該感測機(jī)構(gòu)說明如下。
圖1為依據(jù)本發(fā)明一實施例中結(jié)合有總線反相感測機(jī)構(gòu)范例的微處理器的簡化方塊圖。參照圖1，微處理器101可為一x86系列微處理器，不過本發(fā)明可為任何可以執(zhí)行數(shù)據(jù)總線反相的任何邏輯電路。微處理器101為一芯片或集成電路，其包含一數(shù)據(jù)電路103，且數(shù)據(jù)電路103提供64個數(shù)據(jù)信號于一內(nèi)部數(shù)據(jù)總線(Internal Data Bus，IDB)(圖式中為IDB[63:0])上，并送至一總線狀態(tài)感測機(jī)構(gòu)及反相器105上。數(shù)據(jù)電路103可于后續(xù)總線周期上提供數(shù)據(jù)信號，并可包含復(fù)雜的數(shù)據(jù)邏輯組件及總線驅(qū)動器或緩沖器，或可只包含作為內(nèi)部數(shù)據(jù)總線的導(dǎo)電線路，其中內(nèi)部數(shù)據(jù)總線傳送內(nèi)部總線信號IDB[63:0]?？偩€狀態(tài)感測機(jī)構(gòu)及反相器105接收IDB[63:0]信號，并輸出對應(yīng)的數(shù)據(jù)信號D[63:0]，其中該數(shù)據(jù)信號D[63:0]被分作四個群組，由16個信號構(gòu)成的數(shù)據(jù)信號群組，即群組D[63:48]、D[47:32]、D[31:16]及D[15:0]。該數(shù)據(jù)信號D[63:0]被送至一外部數(shù)據(jù)總線107上，該數(shù)據(jù)信號D[63:0]也被分作四個由16個信號所構(gòu)成的數(shù)據(jù)信號群組，即D[63:48]#、D[47:32]#、D[31:16]#及D[15:0]#。
總線狀態(tài)感測機(jī)構(gòu)及反相器105選擇性依照數(shù)據(jù)總線反相動作，而對至少一個上述四個數(shù)據(jù)信號群組加以反相，并產(chǎn)生四個數(shù)據(jù)總線反相位DBI
，用以指出D[63:0]數(shù)據(jù)信號的每一數(shù)據(jù)群組的反相狀態(tài)。其中內(nèi)部信號DBI[3:0]送至外部時變?yōu)镈BI[3:0]#信號，DBI[3]信號指示D[63:48]信號群的極性，DBI[2]信號指出D[47:32]信號群的極性，DB[1]信號則指出D[31:16]信號群的極性，而DBI
信號則指出D[15:0]信號群的極性?？偩€狀態(tài)感測機(jī)構(gòu)及反相器105用一模擬加法器，而減少每一數(shù)據(jù)位群組的改變狀態(tài)所使用的時間，以進(jìn)行實時的估測及選擇性反相，以下將有更進(jìn)一步的說明。
圖2為圖1中總線狀態(tài)感測機(jī)構(gòu)及反相器105的詳細(xì)示意方塊圖，其中所示部份送至D[15:0]數(shù)據(jù)位群組及對應(yīng)數(shù)據(jù)總線反向
信號，其電路及邏輯等同于其它16位數(shù)據(jù)群組及64位數(shù)據(jù)總線的數(shù)據(jù)總線反向信號的電路及邏輯。IDB[15:0]信號輸入至一下一數(shù)據(jù)緩存器201中，數(shù)據(jù)緩存器201則輸出至對應(yīng)目前數(shù)據(jù)信號CD[15:0]。CD[15:0]的目前數(shù)據(jù)信號被送至一最后數(shù)據(jù)緩存器203的對應(yīng)輸入，數(shù)據(jù)緩存器203則輸出對應(yīng)最后數(shù)據(jù)信號LD[15:0]。數(shù)據(jù)緩存器201及203皆在一總線頻率信號“頻率”電平雙態(tài)觸變時，操作以傳送輸入數(shù)據(jù)信號至輸出數(shù)據(jù)信號，其中頻率信號的雙態(tài)觸變用以定義后續(xù)數(shù)據(jù)頻率周期。雖然上述以緩存器為例說明，但其它存儲器組件類型也得使用，而在每一總線周期時存儲數(shù)據(jù)總線位。頻率雙態(tài)觸變可采緣感測(edge sensitive)(如上升緣或下降緣或二者皆有)或電平感測(高邏輯電平或低邏輯電平或二者皆有)者，端視所應(yīng)用的設(shè)置而定。在每一總線周期時間內(nèi)，目前數(shù)據(jù)信號CD[15:0]被傳送至最后數(shù)據(jù)信號LD[15:0]，而IDB[15:0]信號則被傳送至目前數(shù)據(jù)信號CD[15:0]，該傳送動作可為依據(jù)熟悉該項技術(shù)者所熟知的流水線動作。
每一目前數(shù)據(jù)信號CD[15:0]皆被送至一第一群組16個異門(exclusive-OR，XOR)U15:U0的一對應(yīng)者的一輸入，并被送至一第二群組16個異門U32:U16的一對應(yīng)者的一輸入。最后數(shù)據(jù)信號LD[15:0]的每一者被送至第二群組16個異門U32:U16的一對應(yīng)者的另一輸入，第二群組16個異門U32:U16共同輸出16個對應(yīng)改變狀態(tài)信號DXOR[15:0]。就更細(xì)部而言，CD
及LD
信號被送至一異門U16，異門U16輸出DXOR
信號，CD[1]及LD[1]信號被送至一異門U17，異門U17輸出DXOR[1]信號，其它信號依同樣方式送入異門并被輸出。以該方式為之，異門U32:U16共同構(gòu)成一邏輯比較電路或數(shù)據(jù)改變傳感器，以比較一總線周期的對應(yīng)數(shù)據(jù)總線位及下一總線周期的對應(yīng)數(shù)據(jù)總線位，且DXOR信號的每一者皆為用以指出一總線周期的對應(yīng)數(shù)據(jù)總線信號是否在下一總線周期時改變的數(shù)據(jù)改變位。若CD[1]及LD[1]信號處于相同狀態(tài)，則異邏輯電路令DXOR[1]信號為低邏輯電平或“L”，若CD[1]及LD[1]信號處于不同狀態(tài)，則異邏輯電路令DXOR[1]信號為高邏輯電平或“H”。
經(jīng)改變的狀態(tài)信號DXOR[15:0]被送至一感測放大器205的對應(yīng)輸入，感測放大器205輸出DBI
信號。接著，DBI
信號被送至第一組16個異門U15:U0的每一者的第二輸入，其中該異門U15:U0共同輸出D[15:0]數(shù)據(jù)信號。當(dāng)該16個DXOR改變狀態(tài)信號中超過一半或至少9者為高電平時，該感測放大器205令DBI
信號為高電平，否則設(shè)成低電平。當(dāng)DBI
信號為高電平時，D[15:0]數(shù)據(jù)信號被依異邏輯電路動作而相對于CD[15:0]反相。因此，若CD[1]為低電平或邏輯零且DB[1]為高電平或邏輯電路一時，D[1]信號被反相至一邏輯一，其它CD信號者也同。另一方面，當(dāng)16個DXOR[15:0]改變狀態(tài)信號的僅一半或8者或更少為高電平時，感測放大器205令DBI
信號為低電平。當(dāng)DBI
信號為低電平時，D[15:0]數(shù)據(jù)信號因異邏輯運算而與CD[15:0]信號的邏輯狀態(tài)相同，并因此被反相。因此，異門U15:U0構(gòu)成總線反相邏輯電路或一總線反相器，用以依據(jù)DBI
信號而選擇性反相D[15:0]信號。
圖3為感測放大器205的一較佳實施例的詳細(xì)示意圖。如圖所示，一組16個P信道組件P16:P1的源極耦接至一源極電壓VDD，其漏極則耦接至一參考節(jié)點(reference node)301，參考節(jié)點301具有一參考電壓(reference voltage)REF。該P信道組件P16:P1的柵極耦接至一共享節(jié)點(common node)，以使其受到導(dǎo)通，其中共享節(jié)點在所示實施例中為接地(ground)(GND)。源極電壓為一相對于共享節(jié)點的源極電壓，其中共享節(jié)點具有一電壓電平，電壓電平指出微處理器101中的一高邏輯電平狀態(tài)，且共享節(jié)點的電壓電平指出一低邏輯狀態(tài)。N17:N1的漏極耦接至參考節(jié)點301，且源極耦接至接地。N信道組件N17及N8:N1的柵極耦接至源極電壓，而其它N信道組件N16:N9的柵極耦接至接地。以此方式為之時，P信道組件P16:P1及N信道組件N17及N8:N1導(dǎo)通(或被致動)，且其它N信道組件N16:N9被關(guān)閉(或被反致動)。P信道組件P16:P1實質(zhì)上彼此相同(如尺寸大小實質(zhì)上相等)，且N信道組件N16:N1實質(zhì)上彼此相同(如尺寸大小實質(zhì)上相等)。N信道組件N17的寬度為N信道組件N16:N1的寬度的一半，以使N信道組件N17的導(dǎo)通阻抗大于(或兩倍)N信道組件N16:N1的每一者的導(dǎo)通阻抗。
一組16個P信道組件P32:P17的源極耦接至源極電壓，其漏極耦接至一權(quán)節(jié)點(weight node)303，其柵極則耦接至接地，其中權(quán)節(jié)點303具有一數(shù)據(jù)權(quán)電壓(圖中為權(quán)(WEIGHT))。一組16個N信道組件N33:N18的漏極耦接至權(quán)節(jié)點303，其源極耦接至接地，其每一柵極則為DXOR[15:0]信號的對應(yīng)一者所輸入。以此方式為之時，P信道組件P32:P17導(dǎo)通，而N信道組件N33:N18的狀態(tài)為DXOR[15:0]信號所決定。P信道組件P32:P17彼此實質(zhì)上相同，且P信道組件P16:P1的尺寸大小實質(zhì)上相等。N信道組件N33:N18彼此實質(zhì)上相同，且N信道組件N16:N1的尺寸大小實質(zhì)上相等。參考電壓被送至一比較器(comparator)305的正相(+)輸入，而權(quán)電壓被送至比較器305的反相(-)輸入，其中比較器305在其輸出處輸出數(shù)據(jù)總線反向
信號。
P信道組件P32:P17及N信道組件N33:N18構(gòu)成一第一分壓網(wǎng)絡(luò)將源極電壓切分而建立具一電平的權(quán)電壓，且電平指出已在數(shù)據(jù)總線周期之間改變的數(shù)據(jù)信號數(shù)；換言之，分壓網(wǎng)絡(luò)將DXOR數(shù)據(jù)改變位轉(zhuǎn)換成權(quán)信號的一對應(yīng)電壓電平。若數(shù)據(jù)總線信號的任一者皆未改變狀態(tài)，則N信道組件N33:N18的所有者皆被關(guān)閉，而權(quán)電壓被上拉至源極電壓。若數(shù)據(jù)總線信號的所有者皆已改變狀態(tài)，則N信道組件N33:N18的所有者皆導(dǎo)通，而權(quán)電壓被下拉至一介于接地及源極電壓間的一最小(MINIMUM)電壓電平。若N及P信道組件的每一者的導(dǎo)通阻抗約為相等(不必然需為相等)，則在N信道組件N33:N18的所有者皆導(dǎo)通時權(quán)電壓將約為源極電壓的一半。不論P信道及N信道組件間的相對導(dǎo)通阻抗為何，源極電壓及最小電壓電平及源極電壓間(在所有N信道組件N33:N18關(guān)閉時不計源極電壓)定義有16個分立電壓電平，其中每一分立電壓電平指出DXOR[15:0]信號中為高電平的信號數(shù)。當(dāng)加說明的是，愈多的DXOR信號送出時，權(quán)電壓愈低。當(dāng)DXOR[15:0]信號的恰好一半者(即16者中的1者)為高電平時，該分立電壓電平包含權(quán)的一中間(MIDPOINT)電壓電平，且一較多數(shù)(MAJORITY)電壓電平在DXOR[15:0]信號的任意九者為高電平時，其中較多數(shù)電壓電平為一低于中間電壓電平的分立電壓。當(dāng)權(quán)電壓為或低于較多數(shù)電壓電平時，DXOR[15:0]信號中超過一半的信號為高電平。
P信道組件P16:P1及N信道組件N17:N1構(gòu)成一參考電路，并運作如一第二分壓網(wǎng)絡(luò)，其中的分壓組件被“預(yù)程序化”以將源極電壓切分成參考電壓電平。今忽略N信道組件N17，由于P信道組件P16:P1在大小上等于N信道組件N33:N18者，又由于N信道組件N16:N1的尺寸等于N信道組件N33:N18，又由于N信道組件N16:N1的一半者被導(dǎo)通，因此參考電壓約等于中間電壓電平。由于N信道組件N17被導(dǎo)通，且其寬度為N信道組件N16:N1(故其導(dǎo)通阻抗大于N信道組件N16:N1者)的寬度的一半，故參考電壓被拉升至一介于中間及較多數(shù)的電壓電平的電壓電平。以此方式為之時，參考電壓代表DXOR[15:0]總共16個高電平信號的超過8個中間信號但少于9個較多數(shù)的信號，或代表一等于8又1/2個在一總線周期至下一總線周期中改變的數(shù)據(jù)位。
在實際操作時，當(dāng)DXOR[15:0]信號中8或較少數(shù)的信號為高電平而代表數(shù)據(jù)總線信號中一半或較少者改變狀態(tài)，則權(quán)電壓等于中間電壓電平，并因此大于參考電壓電平。因此，比較器305令數(shù)據(jù)總線
為低電平，以使D[15:0]信號被反相并等于CD[15:0]信號的邏輯電平。另一方面，當(dāng)DXOR[15:0]信號的至少9者或更多者為高電平而代表多數(shù)數(shù)據(jù)總線信號已改變狀態(tài)，則權(quán)電壓等于或小于較多量電壓電平，并因此低于參考電壓。因此，比較器305令DBI
信號為高電平，以使D[15:0]信號相對于CD[15:0]信號反相。由于DBI
#信號反映DBI
信號的邏輯電平，且D[15:0]#信號的每一者皆反映D[15:0]信號的對應(yīng)一者的邏輯電平，因此微處理器101的外部邏輯電路對DBI
#偵測，以判定外部數(shù)據(jù)總線107上D[15:0]#信號的極性。
其余信號群DBI[3:1]/DBI[3:1]#及D[63:16]/D[63:16]#的運作方式實質(zhì)上同于上述信號群組者，且各信號群組的各信號同時動作。在上述實施例中，每一信號群皆包含16個數(shù)據(jù)位，但可為任意的每一信號群組及整個數(shù)據(jù)總線的位數(shù)。以較一般性的方式表達(dá)時，整個數(shù)據(jù)總線或每一信號群包含N個位(N為正整數(shù))，總線狀態(tài)機(jī)構(gòu)及反相器105用以將所有N個數(shù)據(jù)位在至少N/2+1個位在一總線周期至下一總線周期間轉(zhuǎn)換狀態(tài)時加以反相。
熟悉該項技術(shù)者皆了解本發(fā)明的一微處理器總線反相用的感測機(jī)構(gòu)得達(dá)成依據(jù)x86微處理器協(xié)議等而快速估測一數(shù)據(jù)輸出位群的狀態(tài)改變以對該輸出位狀態(tài)加以反相及對總線的反相加以指出的目的。分壓網(wǎng)絡(luò)及一比較器構(gòu)成一模擬加法器或模擬感測放大器而對多數(shù)改變狀態(tài)數(shù)據(jù)位加以判定，其速度遠(yuǎn)較傳統(tǒng)采用一組合式數(shù)字加法器的方法為快，通過模擬加法器所為的較多數(shù)經(jīng)改變狀態(tài)位的估測得避免額外的頻率延遲，也因此不降低微處理器的性能及效率。
本發(fā)明已通過特定實施例詳細(xì)說明如上，但同時也包含其它實施例及其它變動與修改。舉例而言，本發(fā)明雖針對x86系列微處理器說明，但其它需使用數(shù)據(jù)總線反相的處理器及電路裝置及零組件皆可使用本發(fā)明的技術(shù)。此外，模擬加法器得以N信道及P信道組件以外的不同種類感測組件為之，如可為雙載子晶體管等。再者，圖中分壓網(wǎng)絡(luò)內(nèi)P信道組件個數(shù)顯示為與N信道組件個數(shù)相等，但P信道組件可為任意的個數(shù)。
當(dāng)然，本發(fā)明還可有其他多種實施例，在不背離本發(fā)明精神及其實質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種數(shù)據(jù)總線反相的感測機(jī)構(gòu)，其特征在于，包含一第一存儲器組件，存儲一前一總線周期的總線位；及一模擬加法器，比較一目前總線周期中的總線位及該前一總線周期的該總線位，并提供一指出總線是否有一半以上的該總線位已改變狀態(tài)的一數(shù)據(jù)反相信號。
2.根據(jù)權(quán)利要求1所述的感測機(jī)構(gòu)，其特征在于，該第一存儲器組件包含一第一緩存器，該第一緩存器具有一輸出，該輸出提供該前一總線周期中的該總線位；及一第二緩存器，具有一輸入及一輸出，該輸入耦接至該第一緩存器的該輸出，而該輸出提供該目前總線周期內(nèi)的該總線位。
3.根據(jù)權(quán)利要求1所述的感測機(jī)構(gòu)，其特征在于，還包含多個異門，結(jié)合該數(shù)據(jù)反相信號與該目前總線周期中該總線位的每一者，以執(zhí)行總線反相工作。
4.根據(jù)權(quán)利要求1所述的感測機(jī)構(gòu)，其特征在于，該模擬加法器包含一邏輯比較電路，比較該前一總線周期中的總線位及該目前總線周期中的總線位，并提供多個已改變狀態(tài)位；及一模擬感測放大器，依據(jù)該已改變狀態(tài)位提供該數(shù)據(jù)反相信號。
5.根據(jù)權(quán)利要求4所述的感測機(jī)構(gòu)，其特征在于，該模擬感測放大器包含一第一分壓網(wǎng)絡(luò)，用以切分參考一共享電壓的第一電壓成一權(quán)電壓，其中該權(quán)電壓為多個分立電壓電平之一者，用以指出該已改變狀態(tài)的位；及一參考電路，提供一與該第一電壓相關(guān)的參考電壓，指出該位的超過一半者已改變狀態(tài)；及一比較器，比較該參考電壓及該權(quán)電壓，并提供該數(shù)據(jù)反相信號。
6.根據(jù)權(quán)利要求5所述的感測機(jī)構(gòu)，其特征在于，該總線具有N個數(shù)據(jù)位，該第一分壓網(wǎng)絡(luò)包含至少一已致動的第一P信道組件，耦接于該權(quán)節(jié)點及該第一電壓之間；及N個相等尺寸的第一N信道組件，耦接于該權(quán)節(jié)點及該共享電壓之間，且每一者皆具有一柵極，接收該改變狀態(tài)位的一對應(yīng)者。
7.根據(jù)權(quán)利要求6所述的感測機(jī)構(gòu)，其特征在于，該參考電路包含一第二分壓網(wǎng)絡(luò)，該第二分壓網(wǎng)絡(luò)包含多個已致動的第二P信道組件，耦接于該參考節(jié)點及該第一電壓之間，其中該已致動的第二P信道組件的個數(shù)等于該至少一已致動的第一P信道組件的個數(shù)；N個相等尺寸的第二N信道組件，耦接于該參考節(jié)點及該共享電壓電平之間，其中該第二N信道組件的一半個數(shù)者導(dǎo)通，另一半個數(shù)者則關(guān)閉；及一半尺寸的已致動N信道組件，耦接于該參考節(jié)點及該共享電壓之間。
8.根據(jù)權(quán)利要求5所述的感測機(jī)構(gòu)，其特征在于，該總線具有N個數(shù)據(jù)位，該參考電路提供該參考電壓至一電壓電平，且該電壓電平介于一第一分立電壓電平及一第二分立電壓電平之間，其中該第一分立電壓電平代表N/2個改變狀態(tài)位，而該第二分立電壓電平則代表N/2+1個改變狀態(tài)位。
9.一種微處理器，其特征在于，包含一芯片，具有至少一外部數(shù)據(jù)總線及數(shù)據(jù)邏輯電路，其中該數(shù)據(jù)邏輯在每一總線周期內(nèi)提供多個數(shù)據(jù)位；及至少一總線狀態(tài)感測機(jī)構(gòu)及反相器，二者皆設(shè)于該芯片上，且該至少一總線狀態(tài)感測機(jī)構(gòu)及反相器皆具有一輸入及一輸出，其中該輸入耦接至該數(shù)據(jù)邏輯電路，該輸出耦接至該外部數(shù)據(jù)總線，且該總線狀態(tài)感測機(jī)構(gòu)及反相器包含一第一存儲器組件，存儲一前一總線周期時的該多個內(nèi)部數(shù)據(jù)位；一模擬加法器，比較前一個總線周期時經(jīng)存儲的多個內(nèi)部數(shù)據(jù)位及一目前總線周期時的該多個內(nèi)部數(shù)據(jù)位，并提供一數(shù)據(jù)反相信號至該外部數(shù)據(jù)總線，其中該數(shù)據(jù)反相信號指出該內(nèi)部數(shù)據(jù)位是否有超過一半者已改變狀態(tài)；及一總線反相器，具有一輸入及一輸出，該輸入接收在該目前總線周期時的多個內(nèi)部數(shù)據(jù)總線，該輸出耦接至該外部數(shù)據(jù)總線，其中該總線反相器依據(jù)該數(shù)據(jù)反相信號選擇性反相該目前總線周期中的數(shù)據(jù)位。
10.根據(jù)權(quán)利要求9所述的微處理器，其特征在于，該總線反相器包含多個異門，該異門的每一者皆具有一第一輸入、一第二輸入及一輸出，其中該第一輸入接收該數(shù)據(jù)反相信號，該第二輸入接收該目前總線周期中的該內(nèi)部數(shù)據(jù)位的一對應(yīng)者，該輸出則提供該外部數(shù)據(jù)總線一輸出數(shù)據(jù)位。
11.根據(jù)權(quán)利要求9所述的微處理器，其特征在于，該模擬加法器包含一數(shù)據(jù)改變傳感器，具有一第一輸入、一第二輸入及一輸出，其中該第一輸入耦接至該數(shù)據(jù)邏輯電路，用以接收該目前總線周期中的多個內(nèi)部數(shù)據(jù)位，該第二輸入耦接至該第一存儲器組件，用以自該前一總線周期接收該多個內(nèi)部數(shù)據(jù)位，該輸出提供多個數(shù)據(jù)改變位；一參考電路，具有一參考節(jié)點，該參考節(jié)點具有一與一源極電壓相關(guān)的參考電壓，其中該參考電壓指出該多個內(nèi)部數(shù)據(jù)位的超過一半者的狀態(tài)已在該前一總線周期至該目前總線狀態(tài)周期之間改變；一分壓網(wǎng)絡(luò)，耦接至該源極電壓，并具有一輸入及一中間權(quán)節(jié)點，該輸入接收該數(shù)據(jù)改變位，該中間權(quán)節(jié)點則具有一與該源極電壓相關(guān)的權(quán)電壓，該權(quán)電壓指出該數(shù)據(jù)改變位的個數(shù)；及一比較器，比較該參考電壓及該權(quán)電壓，并提供該數(shù)據(jù)反相信號。
12.根據(jù)權(quán)利要求11所述的微處理器，其特征在于，該外部數(shù)據(jù)總線包含N位，其中該分壓網(wǎng)絡(luò)包含至少一第一P信道組件，耦接于該權(quán)節(jié)點及該源極電壓之間，且每一者皆被導(dǎo)通；及N個相等尺寸的第一N信道組件，耦接于該權(quán)節(jié)點及接地之間，且每一者皆依該已改變狀態(tài)位的一對應(yīng)者而開啟或關(guān)閉，在此N為一正整數(shù)。
13.根據(jù)權(quán)利要求12所述的微處理器，其特征在于，該參考電路包含至少一第一P信道組件，耦接于該參考節(jié)點及該源極電壓之間，且每一者皆被導(dǎo)通；N個相等尺寸的第二N信道組件，耦接于該參考節(jié)點及該接地之間，其中該第二N信道組件中一半個數(shù)者導(dǎo)通，另一半個數(shù)者則關(guān)閉；及一半尺寸的N信道組件，具有該N個相等大小N信道組件寬度一半的寬度，并耦接于該參考節(jié)點及該接地之間，并為導(dǎo)通狀態(tài)。
14.根據(jù)權(quán)利要求9所述的微處理器，其特征在于，該外部數(shù)據(jù)總線被區(qū)分為多個群組，且其中該至少一總線狀態(tài)感測機(jī)構(gòu)及反相器包含為該外部數(shù)據(jù)總線群組的每一者所用的總線狀態(tài)感測機(jī)構(gòu)及反相器。
15.一種數(shù)據(jù)總線反相的方法，其特征在于，包含下列步驟判定一數(shù)據(jù)總線中在總線周期內(nèi)已改變狀態(tài)的位的個數(shù)；轉(zhuǎn)換該已轉(zhuǎn)變狀態(tài)位為一對應(yīng)的權(quán)電壓；提供一參考電壓，用以指示是否超過一半的該數(shù)據(jù)總線位已改變狀態(tài)；比較該權(quán)電壓與該參考電壓；及在超過一半的該數(shù)據(jù)總線位改變狀態(tài)時，反相該數(shù)據(jù)總線。
16.根據(jù)權(quán)利要求15所述的方法，其特征在于，該判定一數(shù)據(jù)總線中在總線周期內(nèi)已改變狀態(tài)的位的個數(shù)的步驟包含下列步驟存儲每一總線周期中的數(shù)據(jù)總線位；及比較該屬于一前一周期中的經(jīng)存儲數(shù)據(jù)總線位與一后續(xù)總線周期中的對應(yīng)數(shù)據(jù)總線位。
17.根據(jù)權(quán)利要求16所述的方法，其特征在于，該比較該屬于一前一周期中的經(jīng)存儲數(shù)據(jù)總線位與一后續(xù)總線周期中的對應(yīng)數(shù)據(jù)總線位的步驟包含，對該前一總線周期時的每一位及該后續(xù)總線周期中的一對應(yīng)位加以異邏輯運算。
18.根據(jù)權(quán)利要求15所述的方法，其特征在于，該轉(zhuǎn)換該已改變狀態(tài)位為一對應(yīng)的權(quán)電壓的步驟包含，對等該數(shù)目的改變狀態(tài)位的每一者致動一第一分壓網(wǎng)絡(luò)中一分壓裝置的步驟，以選擇多個分立電壓電平的一對應(yīng)者為該權(quán)電壓。
19.根據(jù)權(quán)利要求15所述的方法，其特征在于，該提供一參考電壓的步驟包含預(yù)程序化一第二分壓網(wǎng)絡(luò)的分壓裝置的步驟，以產(chǎn)生具一電壓電平的該參考電壓，其中該第二分壓網(wǎng)絡(luò)中的分壓裝置與該第一分壓網(wǎng)絡(luò)中的分壓裝置實質(zhì)上相似，且該電壓電平介于一第一分立電壓電平及一第二分立電壓電平之間，其中該第一分立電壓為一第一多個分立電壓電平中對應(yīng)該改變狀態(tài)數(shù)據(jù)位的一半者的分立電壓電平，而該第二分立電壓為一第二多個分立電壓電平中對應(yīng)該改變狀態(tài)數(shù)據(jù)位的一半者加一的分立電壓電平。
全文摘要
本發(fā)明公開了一種數(shù)據(jù)總線反相的感測機(jī)構(gòu)，包含一第一存儲器組件及一模擬加法器，第一存儲器組件存儲前一總線周期的總線位，而模擬加法器則對一目前總線周期中的總線位及前一總線周期的總線位加以比較，并提供一數(shù)據(jù)反相信號，指出總線是否有一半以上的總線位已改變狀態(tài)。模擬加法器的運作如一總線狀態(tài)改變感測裝置，其對總線狀態(tài)自一總線周期至一下一周期的改變做快速的估測。數(shù)據(jù)反相信號用選擇性反相該總線位，并根據(jù)數(shù)據(jù)總線反相動作而指出總線反相，其中該反相及指出反相的動作得依x86微處理器協(xié)議。
文檔編號G06F13/00GK1664800SQ20051000865
公開日2005年9月7日 申請日期2005年3月1日 優(yōu)先權(quán)日2004年3月2日
發(fā)明者達(dá)利斯·D·賈士欽, 詹姆士·R·倫德伯格 申請人:威盛電子股份有限公司