一種基于pci接口的高精度同步脈沖計數(shù)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明為基于？(:1、？乂1、？(:16、(^(:1、134總線的具有隔離功能的高精度計數(shù)、測頻卡。本發(fā)明適用于工業(yè)現(xiàn)場中對計數(shù)、測頻功能的應(yīng)用。
【背景技術(shù)】
[0002]目前基于PCI總線技術(shù)的多通道同步脈沖計數(shù)、測頻卡其指標(biāo)功能大體如下:計數(shù)通道為8到32路并行，計數(shù)器位數(shù)為32位，TTL電平，部分帶有外部觸發(fā)計數(shù)功能。為了適應(yīng)各種不同工業(yè)環(huán)境的使用，有些采集板卡還附帶有數(shù)字量輸出功能，盡管市場已有的基于PCI總線計數(shù)卡能夠滿足大部分市場需求，但是，在一些特殊工業(yè)場合一些需求依然無法完全滿足。例如在對一些慣性組合設(shè)備輸出的脈沖進(jìn)行測試的場合要求測試測量設(shè)備具備隔離的功能以避免在測量的過程由于誤操作等因素對被測設(shè)備產(chǎn)生損傷。除此之外在對一些慣性組合設(shè)備輸出的脈沖進(jìn)行測試的場合對測量設(shè)備的精度要求極高，例如有些場合要求測量設(shè)備的板載時基的精度不得超過lppm。國內(nèi)已有的計數(shù)、測頻卡無法同時滿足對隔離功能和精度指標(biāo)的要求。這就需要在傳統(tǒng)的計數(shù)、測頻板卡的基礎(chǔ)上提出新的設(shè)計方案，對板卡的計數(shù)精度進(jìn)一步改進(jìn)并增加隔離的功能。

【發(fā)明內(nèi)容】

[0003]因此，針對上述的問題，本發(fā)明專利的目的在于提供一種基于高精度線性光耦+OCXO/TCXO晶振構(gòu)架的多通道、多功能同步脈沖計數(shù)、測頻卡。高精度線性光耦的使用解決了測試現(xiàn)場中對隔離功能的要求，而OCXO/TCXO的使用則滿足了不同應(yīng)用場合對脈沖計數(shù)和頻率測量精度的要求。其中TCXO晶振用于對精度要求相對較低的場合，即測量對源的精度要求不超過0.5ppm。OCXO晶振則用于對精度要求較高的場合，即測量對源的精度要求在0.5ppm以內(nèi)。除此之外本發(fā)明專利還具備測量數(shù)據(jù)實時記錄的功能，方便于對歷史測量數(shù)據(jù)的查閱。由于具備隔離的功能和極高的計數(shù)、測頻精度，本發(fā)明尤其適用于對慣性組合多路同步輸出脈沖的測量。
[0004]為了解決上述技術(shù)問題，本發(fā)明所采用的技術(shù)方案是，一種基于PCI接口的高精度同步脈沖計數(shù)電路，包括輸入信號隔離模塊、FPGA控制器、SDRAM存儲器、總線接口模塊、高精度時鐘模塊和電源模塊，被測設(shè)備輸出的信號首先進(jìn)入輸入信號隔離模塊進(jìn)行隔離和調(diào)理操作，F(xiàn)PGA控制器對隔離并調(diào)理后各通道脈沖并行計數(shù)及測頻，各個通道的脈沖計數(shù)值及脈沖頻率數(shù)值在SDRAM存儲器模塊中緩存，F(xiàn)PGA控制器再把緩存數(shù)據(jù)傳送至總線接口模塊，總線接口模塊將測量數(shù)據(jù)上傳至上位機顯示并存儲；高精度時鐘模塊用于提供FPGA控制器在計數(shù)和測頻過程中需要的高精度系統(tǒng)時鐘；電源模塊用于給上述模塊提供工作需要電源。
[0005]其中，為了解決現(xiàn)有技術(shù)不能同時滿足隔離功能和精度指標(biāo)的問題，所述輸入信號隔離模塊包括TVS 二極管Dl、限流電阻R1、線性光耦Ul、上拉電阻R2、電感LI和電容Cl，該輸入信號隔離模塊的輸入信號為VIN+和VIN-，輸出信號為VOUT ；TVS 二極管Dl的一端接于輸入信號VIN+和限流電阻Rl的一端，TVS 二極管Dl的另一端接于輸入信號VIN-和線性光耦Ul的第一輸入引腳(發(fā)光二極管的負(fù)極)，限流電阻Rl的另一端連接至線性光耦Ul的第二輸入引腳(發(fā)光二極管的正極)；線性光耦Ul的輸出引腳連接上拉電阻R2的一端和電感LI的一端，上拉電阻R2的另一端連接電源VCC，電感LI的另一端一路輸出信號VOUT，另一路串聯(lián)電容Cl后接地。TVS 二極管Dl用來抑制外界隨輸入信號VIN+和VIN- —起輸入系統(tǒng)的瞬變尖峰脈沖(例如靜電)，以實現(xiàn)對系統(tǒng)的保護。限流電阻Rl用于限制線性光耦Ul中發(fā)光二極管的工作電流，在保證可以使得線性光耦Ul正常工作的同時不至于使得線性光耦Ul損壞。線性光耦Ul將加在2、3引腳之間的外部輸入電信號轉(zhuǎn)換成光信號同時將轉(zhuǎn)換成的光信號再次變成電信號后經(jīng)過引腳6輸出。由于光親的輸入引腳2、3和輸出引腳6之間通過光來傳遞信息，故線性光耦Ul的使用保證了本發(fā)明中隔離功能的完成。電阻R2上拉至電源VCC用于增強Ul的6引腳輸出信號的驅(qū)動能力，電感LI和電容Cl組成濾波網(wǎng)絡(luò)用于濾除輸出信號的噪聲，最終輸出的信號為VOUT。同時，高精度時鐘模塊采用1MHz的OCXO/TCXO晶振作為系統(tǒng)的輸入時鐘，輸入至FPGA控制器。對于計數(shù)精度要求低的工作場合采用TCXO作為系統(tǒng)的時鐘基準(zhǔn)，晶振準(zhǔn)確度誤差為0.5ppm，對于計數(shù)精度要求高的工作場合采用OCXO作為系統(tǒng)的時鐘基準(zhǔn)，晶振準(zhǔn)確度誤差為0.lppm，提高了任何與時間有關(guān)的參數(shù)的精度。
[0006]進(jìn)一步的，F(xiàn)PGA控制器包括測頻和計數(shù)模塊、存儲控制模塊、總線接口控制器、一級FIFO緩存模塊以及二級FIFO緩存模塊；FPGA控制器的各模塊連接關(guān)系如下:測頻和計數(shù)模塊的輸入端接于輸入信號隔離模塊的輸出端，測頻和計數(shù)模塊的輸出端接于一級FIFO緩存模塊的輸入端，一級FIFO緩存模塊的輸出端接于SDRAM存儲器的輸入端，SDRAM存儲器的輸出端接于二級FIFO緩存模塊的輸入端，二級FIFO緩存模塊的輸出端接于總線接口控制模塊的輸入端，總線接口控制模塊的輸出端接于總線接口模塊的輸入端，一級FIFO緩存模塊的輸入輸出端和二級FIFO緩存模塊的輸入輸出端均接于存儲控制模塊的輸入輸出端。該FPGA控制器用于完成脈沖計數(shù)、頻率測量、數(shù)據(jù)緩存及數(shù)據(jù)傳輸?shù)墓δ?。信號隔離模塊輸出的數(shù)字量被送入FPGA控制器中的計數(shù)和測頻模塊，計數(shù)和測頻模塊將計算完成的數(shù)據(jù)送入一級FIFO緩存模塊中進(jìn)行緩存。存儲控制模塊檢測一級FIFO緩存模塊、二級FIFO緩存模塊以及SDRAM存儲器模塊的狀態(tài)，并根據(jù)這些狀態(tài)發(fā)出相應(yīng)的控制指令使得一級FIFO緩存模塊、二級FIFO緩存模塊和SDRAM存儲模塊工作在一個等效的FIFO的狀態(tài)下。即當(dāng)前測量得到的計數(shù)脈沖值和頻率值經(jīng)由一級FIFO緩存模塊存入SDRAM存儲器模塊中，同時存儲控制模塊將上一時刻存儲在SDRAM存儲器模塊中的歷史數(shù)據(jù)傳輸至二級FIFO緩存模塊中?？偩€接口控制模塊取得二級FIFO緩存模塊中的數(shù)據(jù)并將這些測量數(shù)據(jù)送入總線接口模塊中。
[0007]進(jìn)一步的，所述SDRAM存儲模塊與FPGA控制器中的一級FIFO緩存模塊、二級FIFO緩存模塊及存儲控制模塊共同組成一個等效的大容量FIFO。存儲控制模塊檢測一級FIFO緩存模塊、二級FIFO緩存模塊以及SDRAM存儲器模塊的狀態(tài)并根據(jù)這些狀態(tài)發(fā)出相應(yīng)的控制指令使得一級FIFO緩存模塊、二級FIFO緩存模塊和SDRAM存儲模塊工作在一個FIFO的狀態(tài)下。
[0008]進(jìn)一步的，所述總線接口模塊采用型號為PLX9054的芯片實現(xiàn)，實現(xiàn)PCI總線的功能，該總線接口模塊用于完成PC上位機與板卡的數(shù)據(jù)通訊，具體完成的功能為向上位機傳輸處理完成后的數(shù)據(jù)以及接收上位機下發(fā)的工作指令。在實際應(yīng)用中根據(jù)不同的需求還可以將總線接口模塊更換為滿足PCIe、PLX、CPCI和ISA的芯片。
[0009]本發(fā)明采用上述方案，其采用基于高精度線性光耦+OCXO/TCXO晶振構(gòu)架，該結(jié)構(gòu)的使用使得本發(fā)明專利同時具備了隔離和高精度測量的功能。同時，采用針對同步脈沖計數(shù)電路而特定設(shè)置的輸入信號隔離模塊，實現(xiàn)了良好的隔離功能，從而解決了現(xiàn)有技術(shù)不能同時滿足隔離功能和精度指標(biāo)的問題；另外，實時記錄測量數(shù)據(jù)的功能，本發(fā)明專利使用FPGA+FIFO+SDRAM的結(jié)構(gòu)將SDRAM封裝成了一個具備FIFO功能的存儲器件。使得整個設(shè)備在測量數(shù)據(jù)的同時可以將被測數(shù)據(jù)實時的存儲到硬盤中。
【附圖說明】
[0010]圖1為本發(fā)明的高精度同步脈沖計數(shù)電路的原理框圖；
圖2為本發(fā)明的實施例的輸入信號隔離模塊的原理示意圖；
圖3為本發(fā)明的實施例的FPGA控制器的原理示意圖；
圖4為本發(fā)明的實施例的SDRAM存儲模塊的原理示意圖；
圖5為本發(fā)明的實施例的總線接口模塊的原理示意圖；
圖6為本發(fā)明的實施例的高精度時鐘模塊的原理示意圖；
圖7為系統(tǒng)計數(shù)精度分析；
圖8為本發(fā)明的實施例的電源模塊的原理示意圖。
【具體實施方式】
[0011]現(xiàn)結(jié)合附圖和【具體實施方式】對本發(fā)明進(jìn)一步說明。
[0012]實施例1
圖1是本發(fā)明專利的原理框圖，圖1中顯示了本發(fā)明專利的各個組成部分以及信號流向。參見圖1，本發(fā)明的高精度同步脈沖計數(shù)電路包括輸入信號隔離模塊1、FPGA控制器2、SDRAM存儲器3、總線接口模塊4、高精度時鐘模塊5、電源模塊6。被測設(shè)備輸出的信號首先進(jìn)入輸入信號隔離模塊I進(jìn)行隔離和調(diào)理操作；FPGA控制器2對隔離并調(diào)理后各通道脈沖并行計數(shù)及測頻；各個通道的脈沖計數(shù)值及脈沖頻率數(shù)值在SDRAM存儲器模塊3中緩存，F(xiàn)PGA控制器2再把緩存數(shù)據(jù)傳送至總線接口模塊4、總線接口模塊4將測量數(shù)據(jù)上傳至上位機顯示并存儲；高精度時鐘模塊5用于提供系統(tǒng)計數(shù)和測頻過程中需要的高精度系統(tǒng)時鐘；電源模塊6用于給系統(tǒng)提供工作需要的3.3V、1.2V工作電源。
[0013]作為一個具體的實施例，圖2是輸入信號隔離模塊I的原理示意圖。該模塊由TVS二極管D1、限流電阻R1、線性光耦U1、上拉電阻R2、電感LI和電容Cl組成。輸入信號為VIN+和VIN-，輸出信號為VOUT。TVS 二極管Dl用來抑制外界隨輸入信號VIN+和VIN- —起輸入系統(tǒng)的瞬變尖峰脈沖(例如靜電)，以實現(xiàn)對系統(tǒng)的保護。限流電阻Rl用于限制線性光耦Ul中發(fā)光二極管的工作電流，在保證可以使得線性光耦Ul正常工作的同時不至于使得線性光耦Ul損壞。線性光耦Ul將加在2、3引腳之間的外部輸入電信號轉(zhuǎn)換成光信號同