專利名稱：一種新型數(shù)據(jù)流dsp中信號處理硬件的控制器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種新型數(shù)據(jù)流DSP中信號處理硬件的可編程控制器結(jié)構(gòu)。準確地說涉及ー種獨有的數(shù)據(jù)流可重組細胞陣列機的控制模塊結(jié)構(gòu)。屬于集成電路設(shè)計領(lǐng)域。
2.
背景技術(shù)：
當前消費類電子設(shè)備需要巨大的DSP，視頻/音頻處理能力。目前，硬件工程師實施其算法的硬件選擇只有ASIC、現(xiàn)成的可編程數(shù)字信號處理器和FPGAt5ASIC使用和功能是固定的，客戶不能作任何改變，所以無法滿足各種客戶不同的需求。但硬件ASIC具有低功耗，高性能，低成本，高產(chǎn)量等優(yōu)點。但它們的缺點是設(shè)計成本高，設(shè)計周期長；以TI公司的DSP為代表的可編程DSP，客戶需要一組軟件工程師來寫軟件。通用DSP機的優(yōu)點是可編程式來實現(xiàn)任何算法，使用方便。缺點是低性能，芯片的價格，功耗高，軟件設(shè)計成本高；FPGA的價格昂貴的，功率消耗大，性能低，功能有限，設(shè)計困難。優(yōu)點是設(shè)計靈活方便。因此，當前客戶急需一種低成本，低能耗及可編程的高性能DSP芯片。針對客戶的需求和ASIC、可編程數(shù)字信號處理器及FPGA的缺點，我們設(shè)計了ー種獨有的數(shù)據(jù)流DSP。其中可重組細胞陣列機的控制模塊為該DSP的主要部件之一，用來控制數(shù)據(jù)流動和預(yù)處理。本發(fā)明主要涉及控制模塊的具體設(shè)計結(jié)構(gòu)。
3.

發(fā)明內(nèi)容
本發(fā)明的主要內(nèi)容是可重組細胞陣列機的控制單元。細胞陣列機由運算模塊和控制模塊的組合來構(gòu)成算法。控制模塊主要是由算數(shù)邏輯擴展自動機(algorithmic FSM)構(gòu)成的輸入輸出控制群，由擴展自動機單元構(gòu)成，這種自動機單元是專門為底層的硬件編程而設(shè)計的，并針對典型的圖像和視頻處理算法做了優(yōu)化設(shè)計。具有極高的執(zhí)行效率。本發(fā)明的自動機是擴展的機器結(jié)構(gòu)，狀態(tài)轉(zhuǎn)移的條件可以是算數(shù)邏輯表達式，輸出也是算數(shù)邏輯表達式的結(jié)果。此種自動機在ASIC設(shè)計中十分常見。如果使用通常的可編程控制器，則需要很多條指令(很多時鐘周期)來完成ー個狀態(tài)轉(zhuǎn)移。使用本發(fā)明的控制器，每個狀態(tài)轉(zhuǎn)移就只需要一個時鐘周期。一種針對這種機器的C語言擴展結(jié)構(gòu)可以用來實現(xiàn)其設(shè)計自動化。
4.


圖I是自動機結(jié)構(gòu)圖
5.
具體實施例方式下面結(jié)合附圖具體描述這種自動機單元的結(jié)構(gòu)和工作方式如圖I，本發(fā)明的自動機可以有 數(shù)據(jù)輸入和輸出， 邏輯輸入和輸出，
下一狀態(tài)的輸出，·內(nèi)部保存的數(shù)值狀態(tài)，譬如計數(shù)值等。
這種自動機單元如圖I所示。自動機可以有多個數(shù)字和邏輯輸入變量。圖I左上角是邏輯輸入(Boolean inputs),右下角有數(shù)字輸入(number inputs)。在數(shù)字輸入上面有一排選擇器，用來為其上面的運算器(0P1，0P2，…，OPn)選擇輸入變量。這些選擇器是可重構(gòu)的。每個選擇器可以從4-6個變量中選取ー個。運算器對輸入數(shù)據(jù)進行操作，其結(jié)果送到上面的總線去。某些總線的結(jié)果可以作為自動機的數(shù)值輸出，由右邊的選擇器送給數(shù)值輸出(number outputs)。數(shù)值輸出的選擇器也是可重構(gòu)的，每個選擇器可以從2-4個數(shù)值中選ー個。部分數(shù)值運算結(jié)果保存起來，可以參加下一狀態(tài)時的運算。中間的ー組選擇器選取ー些數(shù)值結(jié)果送給上面的比較器組(CMP1，…，CMPk)。這組選擇器也是可重組的。比較的結(jié)果是ー組邏輯值，和輸入的邏輯值用邏輯運算組合后產(chǎn)生下一狀態(tài)和邏輯輸出值。這個單元中的可重構(gòu)部件包括(I)所有的選擇器，(2)所有的運算器(0P1，…，OPn)，(3)所有的比較器(CMPI, ···, CMPk), (4)邏輯運算器。 運算器都是同構(gòu)的，每個運算器可以實現(xiàn)加、減、求負、移位、直通等各種操作。算子長度可以為8、16和24位。每個運算器的操作由其重構(gòu)寄存器控制。·比較器也都是同構(gòu)的，每個比較器可以實現(xiàn)大于、小于、等于、不等、大于等于、小于等于的比較。每個比較器也是由其重構(gòu)寄存器控制?！み壿嬤\算器可以實現(xiàn)其輸入信號的所有各種邏輯組合。這里，我們使用了積之和(sum-of-product)的結(jié)構(gòu)。和PLA結(jié)構(gòu)ー樣,姆個邏輯輸入都有正反兩個值。下一狀態(tài)也由邏輯運算器產(chǎn)生。邏輯運算器的輸出也用來控制內(nèi)部數(shù)值變量的存儲。
權(quán)利要求
1.一種可重組細胞陣列機的由算數(shù)邏輯擴展自動機(FSM)構(gòu)成的輸入輸出控制單元結(jié)構(gòu)。擴展自動機的輸入由算數(shù)和邏輯表達式組成，輸出可以是算數(shù)和邏輯值，內(nèi)部狀態(tài)可以是邏輯和數(shù)字值。包括圖I所示的由選擇器，運算器(OPl,…，OPn)，比較器(CMP1，…，CMPk),邏輯運算器(Boolean logic)組成的自動機單元結(jié)構(gòu)。其特征在于I)所有的選擇器，所有的運算器(0P1，…，OPn)，所有的比較器(CMP1，…，CMPk)，所有邏輯運算器都是可重構(gòu)的。2)運算器都是同構(gòu)的，每個運算器可以實現(xiàn)加、減、求負、移位、直通等各種操作。算子長度可以為8、16和24位。每個運算器的操作由其重構(gòu)寄存器控制。3)比較器也都是同構(gòu)的，每個比較器可以實現(xiàn)大于、小于、等于、不等、大于等于、小于等于的比較。每個比較器也是由其重構(gòu)寄存器控制。4)邏輯運算器可實現(xiàn)輸入信號的所有各種邏輯組合。使用積之和(sum-of-product)結(jié)構(gòu)。每個邏輯輸入都有正反兩個值。下一狀態(tài)也由邏輯運算器產(chǎn)生。邏輯運算器的輸出也用來控制內(nèi)部數(shù)值變量的存儲。
全文摘要
一種新型數(shù)據(jù)流DSP中信號處理硬件的控制器結(jié)構(gòu)，主要是由算數(shù)邏輯擴展自動機(algorithmic FSM)構(gòu)成的輸入輸出控制群，由擴展自動機單元構(gòu)成，狀態(tài)轉(zhuǎn)移的條件可以是算數(shù)邏輯表達式，輸出也是算數(shù)邏輯表達式的結(jié)果。擴展自動機單元包括1)所有的選擇器，(2)所有的運算器(OP1，…，OPn)，(3)所有的比較器(CMP1，…，CMPk)，(4)邏輯運算器。這些單元都是可重構(gòu)的。這種自動機單元是專門為底層的硬件編程而設(shè)計的，并針對典型的圖像和視頻處理算法做了優(yōu)化設(shè)計。具有極高的執(zhí)行效率。
文檔編號G05B19/05GK102650860SQ20111004674
公開日2012年8月29日 申請日期2011年2月25日 優(yōu)先權(quán)日2011年2月25日
發(fā)明者劉鎮(zhèn)弢, 李濤, 杜慧敏, 蔣林, 韓俊剛 申請人:西安郵電學院