專利名稱：控制數(shù)據(jù)流的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種無(wú)線通信系統(tǒng)，特別是有關(guān)于無(wú)線通信系統(tǒng)的數(shù)據(jù) 流控制方法及裝置。
背景技術(shù)：
早期的移動(dòng)式或無(wú)線通信系統(tǒng)(現(xiàn)在稱為第一代(1G)系統(tǒng))使用稱為 頻分多址存取(Frequency Division Multiple Access, FDMA)的模擬技術(shù)來(lái)傳 送無(wú)線電語(yǔ)音信道給移動(dòng)電話用戶，在之后的1980年，發(fā)展出使用數(shù)字技術(shù) 的第二代(2G)系統(tǒng)。最先的美國(guó)系統(tǒng)是使用時(shí)分多址存取(Time Division Multiple Access, TDMA)。在20世紀(jì)90年代早期，TDMA技術(shù)是用來(lái)將全 球移動(dòng)通信系統(tǒng)(Global System for Mobile Communications, GSM)引進(jìn)至歐 洲。在20世紀(jì)90年代中期，隨著美國(guó)采用IS-95 (Interim Standard-95)標(biāo)準(zhǔn)， 碼分多址存取(Code Division Multiple Access, CDMA)變成第二種類型的數(shù) 字2G系統(tǒng)。寬帶碼分多址存取(Wideband Code Division Multiple Access, WCDMA) 是用于第3代(3G)全球移動(dòng)通信系統(tǒng)(Universal Mobile Telecommunication System, UMTS)的移動(dòng)式或無(wú)線通信的傳送技術(shù)。WCDMA系統(tǒng)支持在無(wú) 線通信信道(例如隨機(jī)存取信道、尋呼信道(paging channel)、廣播信道等 等)中具有可變數(shù)據(jù)速率的語(yǔ)音與數(shù)據(jù)傳送。WCDMA系統(tǒng)包含一或多個(gè)無(wú) 線電頻率載波。每一無(wú)線電頻率載波包含一些展頻編碼(spread code)，其被 分配用來(lái)提供不同的數(shù)據(jù)速率以滿足不同的移動(dòng)用戶需求。WCDMA系統(tǒng)常利用可映射至物理信道的傳輸信道。物理層/信道(Layer1)在開(kāi)放式通信系統(tǒng)互聯(lián)參考模型(Open System Interconnection (OSI) Reference Model)中是最低的階層，且其支持在物理介質(zhì)上比特流傳送所使用 的功能。此物理層接著提供數(shù)據(jù)傳輸服務(wù)給無(wú)線通信系統(tǒng)的較高階層。傳輸 信道的特性是由其傳輸格式(或格式設(shè)定)所定義，可能會(huì)需要規(guī)定應(yīng)用于 所討論的傳輸信道的物理層處理(例如巻積信道編碼以及交織)以及任何的 服務(wù)標(biāo)示(service-specific)速率匹配。傳輸信道可代表由Layer 1提供給較高 階層的服務(wù)。
示范的傳輸信道包括a,共通傳輸信道，例如廣播信道(Broadcast Channel, BCH，通常作為下行鏈路(Downlink, DL)傳輸信道給廣播系統(tǒng)以及/或手機(jī) 系統(tǒng)的特定信息)、前向存取信道(Forward Access Channel, FACH)、尋呼 信道(Paging Channel, PCH)、隨機(jī)存取信道(Random Access Channel, RACH)、 一般封包信道(Common Packet Channel, CPCH)以及下行鏈路分享信道 (Downlink Shared Channel, DSCH);以及b.可用在上行鏈路或下行鏈路的 專用信道(Dedicated Channel, DCH)。
時(shí)分同步碼分多址存取(Time Division Synchronous Code Division Multiple Access, TD-SCDMA)也是第3代全球移動(dòng)通信系統(tǒng)(3G UMTS) 的移動(dòng)式或無(wú)線通信的傳送技術(shù)。TD-SCDMA使用時(shí)域雙工并結(jié)合碼域多址 存取技術(shù)，以支持對(duì)稱與非對(duì)稱的傳輸。
高速下行鏈路封包存取(High Speed Downlink Packet Access, HSDPA) 是第三代合作伙伴計(jì)劃(third Generation Partnership Project, 3GPP)規(guī)格的第 5版(Release 5)的重要特色，且表示了 TD-SCDMA朝向高數(shù)據(jù)速率發(fā)展上 的第一步。特別的是，HSDPA是增強(qiáng)的UMTS，以提供由UMTS規(guī)格的第5 版所定義的增加的下行鏈路數(shù)據(jù)速率。HSDPA期盼能增加系統(tǒng)容量、減少回 路延遲以及將最高數(shù)據(jù)速率增加至高于2MB/S (兆比特每秒)。因此，提出 了稱為高速下行鏈路分享信道(High Speed Downlink Shared Channel, HS-DSCH)的新的共享信道來(lái)支持上述目的。在現(xiàn)有的通信系統(tǒng)中，基帶接收器包括兩個(gè)主要元件 一個(gè)是內(nèi)部接收 器，也就是用來(lái)緩和多路徑與干擾影響的已知均衡器或芯片速率處理器，而 另一個(gè)是外部接收器，其執(zhí)行信道解碼或其它符號(hào)速率處理。

發(fā)明內(nèi)容
為了解決上述技術(shù)問(wèn)題，本發(fā)明提供一種數(shù)據(jù)流控制方法及其裝置，可 適用于無(wú)線通信系統(tǒng)。
在本發(fā)明的實(shí)施例中，提供一種控制數(shù)據(jù)流的方法，適用于無(wú)線通信系 統(tǒng)。此方法包括在第一數(shù)據(jù)處理模塊中接收數(shù)據(jù)；當(dāng)在至少--信號(hào)時(shí)隙接收 的數(shù)據(jù)包括符合第一數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)時(shí)，使能第二數(shù)據(jù)處理模塊；在第 一數(shù)據(jù)處理模塊與在處理器內(nèi)執(zhí)行的軟件之間交換多個(gè)信號(hào)，以指示第--數(shù) 據(jù)處理模塊準(zhǔn)備傳送數(shù)據(jù)至第二數(shù)據(jù)處理模塊，且決定第二數(shù)據(jù)處理模塊的 軟件配置已完成；在第二數(shù)據(jù)處理模塊中處理至少一信號(hào)時(shí)隙接收的數(shù)據(jù)； 以及根據(jù)在第二數(shù)據(jù)處理模塊中至少一數(shù)據(jù)塊處理的完成，來(lái)使能第三數(shù)據(jù) 處理模塊，且決定第三數(shù)據(jù)處理模塊的軟件配置已完成，其中，至少一數(shù)據(jù) 塊包括多個(gè)信號(hào)時(shí)隙。
實(shí)施例還包括一或多個(gè)以下特征。第一數(shù)據(jù)傳送標(biāo)準(zhǔn)包括高速下行鏈路 封包存取(High Speed Downlink Packet Access, HSDPA)標(biāo)準(zhǔn)。第一數(shù)據(jù)處 理模塊包括聯(lián)合偵測(cè)加速器，且此聯(lián)合偵測(cè)加速器包括先進(jìn)先出(First-ln First-Ont， FIFO)模塊。第二數(shù)據(jù)處理模塊處理來(lái)自第一數(shù)據(jù)處理模塊的輸出 數(shù)據(jù)，且將輸出數(shù)據(jù)轉(zhuǎn)換為適合第三數(shù)據(jù)處理模塊的格式。第一數(shù)據(jù)處理模 塊用來(lái)擷取符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)，以及通過(guò)在處理器內(nèi)執(zhí)行的軟件 來(lái)處理符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)。第三數(shù)據(jù)處理模塊包括比特速率處理 器。在處理器內(nèi)執(zhí)行的軟件提供星座圖增益給第二數(shù)據(jù)處理模塊。第二數(shù)據(jù) 處理模塊用來(lái)提供信號(hào)對(duì)干擾/噪聲比(Signal-to-Interference-and-Noise-Ratio， SINR)數(shù)值。信號(hào)對(duì)干擾/噪聲比數(shù)值以時(shí)隙為基礎(chǔ)來(lái)計(jì)算獲得。在本發(fā)明的另一實(shí)施例中，提供一種控制數(shù)據(jù)流的裝置，適用于無(wú)線通 信系統(tǒng)。此裝置包括第一數(shù)據(jù)處理模塊、電路系統(tǒng)以及第三數(shù)據(jù)處理模塊。 第一數(shù)據(jù)處理模塊接收數(shù)據(jù)。電路系統(tǒng)用以指示第一數(shù)據(jù)處理模塊準(zhǔn)備傳送 數(shù)據(jù)至第二數(shù)據(jù)處理模塊，且決定第二數(shù)據(jù)處理模塊的軟件配置已完成，其 中，第二數(shù)據(jù)處理模塊執(zhí)行且處理至少一信號(hào)時(shí)隙內(nèi)的數(shù)據(jù)，且至少一信號(hào) 時(shí)隙內(nèi)的數(shù)據(jù)包括符合第一數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)。第三數(shù)據(jù)處理模塊根據(jù)在 第二數(shù)據(jù)處理模塊中的至少一數(shù)據(jù)塊處理的完成而被使能，其中，此至少一 數(shù)據(jù)塊包括多個(gè)信號(hào)時(shí)隙。
實(shí)施例還包括一或多個(gè)以下特征。第一數(shù)據(jù)傳送標(biāo)準(zhǔn)包括高速下行鏈路 封包存取標(biāo)準(zhǔn)。第一數(shù)據(jù)處理模塊包括聯(lián)合偵測(cè)加速器，且聯(lián)合偵測(cè)加速器 包括先進(jìn)先出模塊。第二數(shù)據(jù)處理模塊處理來(lái)自第一數(shù)據(jù)處理模塊的輸出數(shù) 據(jù)，且將此輸出數(shù)據(jù)轉(zhuǎn)換為適合第三數(shù)據(jù)處理模塊的格式。第一數(shù)據(jù)處理模 塊用來(lái)擷取符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)，以及通過(guò)在處理器內(nèi)執(zhí)行的軟件 來(lái)處理符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)。第三數(shù)據(jù)處理模塊包括比特速率處理 器。執(zhí)行于處理器內(nèi)的軟件提供星座圖增益給第二數(shù)據(jù)處理模塊。第二數(shù)據(jù) 處理模塊用來(lái)提供信號(hào)對(duì)干擾/噪聲比數(shù)值。此信號(hào)對(duì)干擾/噪聲比數(shù)值以時(shí)隙 為基礎(chǔ)來(lái)計(jì)算獲得。
在本發(fā)明的又一實(shí)施例中，提供一種控制數(shù)據(jù)流的方法，適用于無(wú)線通 信系統(tǒng)，此方法包括在第一數(shù)據(jù)處理模塊中接收數(shù)據(jù)，其中，此步驟包括 將符合第一數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)輸出至無(wú)線通信系統(tǒng)內(nèi)的數(shù)字信號(hào)處理器， 以及根據(jù)偵測(cè)到包括符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)的至少一時(shí)隙的數(shù)據(jù)來(lái)使 能第二數(shù)據(jù)處理模塊。此方法還包括，對(duì)于包括多個(gè)時(shí)隙的每一傳送時(shí)間間
隔(transmission time internal, TTI)，由數(shù)字信號(hào)處理器來(lái)配置第二數(shù)據(jù)處 理模塊，其中，此步驟包括在多個(gè)配置寄存器內(nèi)設(shè)定多個(gè)對(duì)應(yīng)控制位，以 及發(fā)布多個(gè)中斷至數(shù)字信號(hào)處理器以請(qǐng)求配置。此方法又包括根據(jù)配置的完 成，對(duì)于每一時(shí)隙來(lái)處理在第二數(shù)據(jù)處理模塊中的數(shù)據(jù)，以及根據(jù)在第二數(shù)據(jù)處理模塊中的至少一傳送時(shí)間間隔的完成，來(lái)使能第三數(shù)據(jù)處理模塊。
實(shí)施例還包括一或多個(gè)以下特征。這些中斷是可屏蔽的。在第一數(shù)據(jù)處 理模塊中接收數(shù)據(jù)的步驟是以時(shí)隙為基礎(chǔ)來(lái)處理數(shù)據(jù)。處理第二數(shù)據(jù)處理模 塊內(nèi)符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)的步驟包括以傳送時(shí)間間隔為基礎(chǔ)來(lái)處理 數(shù)據(jù)。第一數(shù)據(jù)傳送標(biāo)準(zhǔn)包括非高速下行鏈路封包存取標(biāo)準(zhǔn)。在無(wú)線通信系 統(tǒng)內(nèi)的對(duì)應(yīng)軟件包括數(shù)字信號(hào)處理器。
在本發(fā)明的又一實(shí)施例中，提供一種控制數(shù)據(jù)流的裝置，適用于無(wú)線通 信系統(tǒng)。此裝置包括分隔裝置、多個(gè)第一硬件信號(hào)處理模塊、多個(gè)第二硬件 信號(hào)處理模塊以及軟件。分隔裝置用以分隔符合多個(gè)不同數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù) 據(jù)。這些第一硬件信號(hào)處理模塊以時(shí)隙為基礎(chǔ)來(lái)處理符合第一數(shù)據(jù)傳送標(biāo)準(zhǔn) 的數(shù)據(jù)。這些第二硬件信號(hào)處理模塊以傳送時(shí)間間隔為基礎(chǔ)來(lái)處理符合第一 數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)，其中，傳送時(shí)間間隔包括--- 或多個(gè)時(shí)隙。此軟件在數(shù) 據(jù)處理器上執(zhí)行，用以處理符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)，且配置這^第一 硬件信號(hào)處理模塊與第二硬件信號(hào)處理模塊。在處理每一時(shí)隙與每一傳送時(shí) 間間隔之前，這些第一硬件信號(hào)處理模塊及第二硬件信號(hào)處理模塊與軟件根
據(jù)握手協(xié)議(handshake protocol)來(lái)交換多個(gè)信號(hào)。
實(shí)施例還包括一或多個(gè)以下特征。第一數(shù)據(jù)傳送標(biāo)準(zhǔn)包括高速下行鏈路 封包存取標(biāo)準(zhǔn)。這些第一硬件信號(hào)處理模塊包括聯(lián)合偵測(cè)加速器。這些第二 硬件信號(hào)處理模塊用來(lái)處理來(lái)自第一硬件信號(hào)處理模塊的輸出數(shù)據(jù)，且將輸 出數(shù)據(jù)轉(zhuǎn)換為適合無(wú)線通信系統(tǒng)的多個(gè)下游數(shù)據(jù)處理模塊的格式。
本發(fā)明所提供的控制數(shù)據(jù)流的方法及裝置，與現(xiàn)有技術(shù)相比較，其有益
效果包括通過(guò)使用軟件與硬件聯(lián)合控制，可達(dá)到更好的信號(hào)處理結(jié)果，并
且可減少硬件延遲以及支持多種無(wú)線標(biāo)準(zhǔn)。


圖。
圖1B表示本發(fā)明TD-SCDMA數(shù)據(jù)架構(gòu)的示意圖。
圖2表示本發(fā)明在HSDPA信道中的高階層硬件與軟件劃分以及聯(lián)合偵測(cè) 功能的硬件數(shù)據(jù)流的示意圖。
圖3表示本發(fā)明HSDPA的JD后處理數(shù)據(jù)流的實(shí)施例的示意圖。
圖4表示本發(fā)明在連續(xù)的時(shí)隙中，HSDPA接收器內(nèi)的數(shù)據(jù)流與傳送的示意圖。
圖5表示本發(fā)明在HSDPA接收器中的數(shù)據(jù)流的表格。 圖6列出了本發(fā)明在HSDPA接收器中的中斷與建議軟件動(dòng)作的表格。 圖7表示本發(fā)明在HSDPA與非HSDPA處理中，執(zhí)行序列的控制參數(shù)的 表格。
圖8表示本發(fā)明執(zhí)行操作的程序的實(shí)施例流程圖。
具體實(shí)施例方式
在本說(shuō)明書(shū)以及權(quán)利要求當(dāng)中使用了某些詞匯來(lái)指稱特定的元件，本領(lǐng) 域的技術(shù)人員應(yīng)可理解，硬件制造商可能會(huì)用不同的名詞來(lái)稱呼同一個(gè)元件， 本說(shuō)明書(shū)及權(quán)利要求并不以名稱的差異作為區(qū)分元件的方式，而是以元件在 功能上的差異作為區(qū)分的準(zhǔn)則，在通篇說(shuō)明書(shū)及權(quán)利要求書(shū)當(dāng)中所提及的"包 含"是開(kāi)放式的用語(yǔ)，故應(yīng)解釋成"包含有但不限定于"。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例， 并配合附圖，作詳細(xì)說(shuō)明如下。閱讀了下文對(duì)于附圖所示實(shí)施例的詳細(xì)描述 之后，本發(fā)明對(duì)所屬技術(shù)領(lǐng)域的技術(shù)人員而言將顯而易見(jiàn)。
圖1A表示在高速下行鏈路封包存取(High Speed Downlink Packet Access, HSDPA)接收器10中無(wú)線通信系統(tǒng)的下行鏈路信號(hào)處理鏈的示意圖。 無(wú)線電/模擬基帶(Radio/Analog Baseband, ABB)模塊102通過(guò)天線100接 收來(lái)自基站101的無(wú)線信號(hào)，且將此信號(hào)傳送至在信號(hào)處理鏈下游(downstream)的其它信號(hào)處理模塊。HSDPA接收器10支持一或多個(gè)無(wú)線 標(biāo)準(zhǔn)或協(xié)議，例如非HSDPA。無(wú)線電/模擬基帶模塊102在模擬域上對(duì)接收的 信號(hào)執(zhí)行放大及濾波，并在其輸出端提供數(shù)字信號(hào)。然后，數(shù)字基帶(Digital Baseband, DBB)模塊112主要在數(shù)字域上對(duì)信號(hào)執(zhí)行信號(hào)處理。為了容許 無(wú)線電/模擬基帶模塊102與數(shù)字基帶模塊112互相作用，HSDPA接收器10 可包括模擬數(shù)字轉(zhuǎn)換器以及數(shù)字模擬轉(zhuǎn)換器(未顯示于圖1A中)，以在模擬 域與數(shù)字域之間轉(zhuǎn)換信號(hào)。
如圖1A所示，數(shù)字基帶模塊112可以是TD-SCDMA數(shù)字基帶模塊。用 來(lái)實(shí)施數(shù)字基帶模塊112的電路系統(tǒng)可包括聯(lián)合偵測(cè)(Joint Detection, JD) 預(yù)處理模塊104、聯(lián)合偵測(cè)加速器(Joint Detection Accelerator,以下簡(jiǎn)稱為 JDA) 106、聯(lián)合偵測(cè)(JD)后處理模塊108以及隨后的HSDPA比特速率處 理器(Bit Rate Processor, BRP) 110。與關(guān)于干擾(例如噪聲)且以匹配濾波 器為基礎(chǔ)的接收器不同，聯(lián)合偵測(cè)器(Joint Detector, JD)或"多用戶偵測(cè)器" 這種裝置，是通過(guò)將用戶干擾信號(hào)當(dāng)作分離信號(hào)來(lái)處理，以移除在用戶之間 的干擾影響。這樣，由聯(lián)合偵測(cè)器所執(zhí)行的聯(lián)合偵測(cè)演算規(guī)則可同步地偵測(cè) 在所有編碼中傳送的數(shù)據(jù)，從而減少(例如最小化)符號(hào)間干擾(Inter-Symbol Interference, ISI)以及多址存取干擾(Multi-Access Interference, MAI)。在 一些例子中，聯(lián)合偵測(cè)演算規(guī)則使用強(qiáng)制歸零(ZeroForcing， ZF)(參閱方 程式(1))以及線性最小均方誤差(Linear Minimum Mean Square Error, LMMSE)(參閱方程式(2))。
<formula>formula see original document page 13</formula>其中，^表示噪聲功率，且接收的數(shù)據(jù)r可由傳送的數(shù)據(jù)"以及信道/擾 亂編碼與信道脈沖響應(yīng)的累計(jì)影響，通過(guò)矩陣f并加上噪聲z來(lái)表示-廠=7ii + z
在一些例子中，無(wú)線通信系統(tǒng)的聯(lián)合偵測(cè)可以軟件方法來(lái)實(shí)施(例如可
編程的數(shù)字信號(hào)處理器(DSP))，或者通過(guò)硬件方法以電路方式來(lái)實(shí)施，例 如圖1A的JDA106。對(duì)照于以軟件來(lái)實(shí)施的聯(lián)合偵測(cè)，使用聯(lián)合偵測(cè)加速器 可減少功率消耗以及芯片面積，以提升接收器的總性能。通過(guò)軟件所提供的r
與"2以及使用軟件所提供的信息計(jì)算獲得的^，聯(lián)合偵測(cè)加速器可提供解給 上文所列的方程式(1)及方程式(2) 。 HSDPA接收器IO支持強(qiáng)制歸零(ZF) 與線性最小均方誤差(LMMSE)演算規(guī)則，且強(qiáng)制歸零可視為線性最小均方誤
差的特殊狀況(其中， 2等于零)。
JD預(yù)處理模塊104負(fù)責(zé)產(chǎn)生輸入數(shù)據(jù)給JDA 106。 JD后處理模塊108介 于JDA 106與HSDPA比特速率處理器110之間。更特別的是，JD后處理模 塊108處理來(lái)自JDA 106的輸出信號(hào)，并將其轉(zhuǎn)換為適合HSDPA比特速率處 理器110的格式。
在無(wú)線通信系統(tǒng)中，數(shù)據(jù)通常以一個(gè)時(shí)隙或子幀的增量下載，佝以幀速 率以及/或傳送時(shí)間間隔(Transmission Time Internal， TTI)速率由HSDPA比 特速率處理器110來(lái)內(nèi)部處理。TTI是在全球移動(dòng)通信系統(tǒng)(Universal Mobile Telecommunication System, UMTS)(或其它數(shù)字通信網(wǎng)路)中的參數(shù)，其 與由較高階層進(jìn)入幀且在無(wú)線電鏈接層上傳送的數(shù)據(jù)封裝相關(guān)。TTI與在無(wú)線 電鏈上的獨(dú)立可編碼傳送的長(zhǎng)度相關(guān)。更特別的是，TTI與關(guān)于由較高網(wǎng)絡(luò)階 層傳送至無(wú)線電鏈接層的數(shù)據(jù)塊的大小相關(guān)。
圖1B表示范例TD-SCDMA數(shù)據(jù)架構(gòu)的示意圖。數(shù)據(jù)以無(wú)線幀130、132... 等序列來(lái)傳送，每一幀具有10毫秒(millisecond, ms)的持續(xù)時(shí)間。每一無(wú) 線幀劃分成兩個(gè)子幀134及136，且每一子幀具有5ms的持續(xù)時(shí)間。每一子 幀由7個(gè)時(shí)隙TS0 138、 TS1 150...等所組成，且每-一時(shí)隙具有0.675ms的持
14續(xù)時(shí)間。每一時(shí)隙包括4個(gè)部分具有144個(gè)碼片持續(xù)時(shí)間的中間碼
(midamble) 152、在中間碼152之前及之后具有352個(gè)碼片持續(xù)時(shí)間的兩個(gè) 數(shù)據(jù)字段154及156，以及在數(shù)據(jù)字段156之后具有16個(gè)碼片持續(xù)時(shí)間的保 護(hù)區(qū)158 (圖中標(biāo)示為G)。中間碼152載有已知數(shù)據(jù)且由接收器所使用，以 執(zhí)行信道評(píng)估。根據(jù)在上行鏈路與下行鏈路的每一者上的流量，在每一子幀
(例如134或136)中的7個(gè)時(shí)隙(TS0、 TSl...等等)可區(qū)分于上行鏈路與
下行鏈路流量之間。
在一個(gè)實(shí)施例中，HSDPA比特速率處理器110可以TTI為基礎(chǔ)來(lái)處理數(shù) 據(jù)。在一些例子中，HSDPA比特速率處理器110被分成兩個(gè)主要計(jì)算元件 比特速率處理器的前端處理以及后端處理。比特速率處理器的前端處理包含 在混合自動(dòng)重傳請(qǐng)求(Hybrid Automatic Repeat ReQuest， HARQ)存儲(chǔ)器之前 的所有處理塊，包括解調(diào)、解交織以及解速率匹配。比特速率處理器的前端 處理根據(jù)以下兩個(gè)事件的完成并由硬件來(lái)觸發(fā)。
參軟件預(yù)備(或軟件觸發(fā))在傳送所有的控制參數(shù)至硬件后，軟件可 對(duì)觸發(fā)寄存器執(zhí)行寫(xiě)入。
參硬件預(yù)備(或TTI信號(hào)的終結(jié))硬件預(yù)備指示出關(guān)于當(dāng)前TTI的所 有軟性決定已到達(dá)幀存儲(chǔ)器。JD后處理模塊108以逐個(gè)時(shí)隙(slot-by-slot) 的方法來(lái)傳送軟性決定到幀存儲(chǔ)器。在接收到軟件預(yù)備信號(hào)與硬件預(yù)備信" 后，立刻安排比特速率處理器的前端處理。
HSDPA比特速率處理器110的后端處理包括在HARQ存儲(chǔ)器之后且接續(xù) 于前端處理的所有處理塊。
圖2表示實(shí)施于軟件與硬件的JD預(yù)處理模塊104、 JDA 106與JD后處理 模塊108的實(shí)施例，以及在軟件與硬件中的數(shù)據(jù)流控制。在此，"軟件"(圖 中標(biāo)示為SW) —詞是廣義地關(guān)于在計(jì)算機(jī)系統(tǒng)或分布式計(jì)算系統(tǒng)上執(zhí)行一些 任務(wù)的大量計(jì)算機(jī)程序以及程序的集合。由于編程軟件可簡(jiǎn)單地更新，因此 軟件可提供廣泛的多樣化特征且具有較好的適應(yīng)性。而"硬件"(圖中標(biāo)示為HW) —詞是關(guān)于物理設(shè)備與裝置，例如電路系統(tǒng)、微芯片、數(shù)字處理器、 微控制器等等。數(shù)字信號(hào)處理硬件可提供健全且快速的信號(hào)處理，但更新硬 件以提供新的功能是較為困難的。通過(guò)仔細(xì)地劃分應(yīng)用，以使得此應(yīng)用的一 些部分以軟件來(lái)實(shí)施，而另一些部分則以硬件來(lái)實(shí)施，與只使用軟件或只使 用硬件比較起來(lái)，信號(hào)處理系統(tǒng)可達(dá)到更好的結(jié)果。
如圖2所示，JDA 106與JD后處理模塊108都是以硬件來(lái)實(shí)施。JDA 106 更劃分為JDA前端處理器208以及JDA后端處理器210。 JD后處理模塊108 獲得來(lái)自JDA后端處理器210的數(shù)據(jù)，且將物理信道解映射符號(hào)傳送給 HSDPA比特速率處理器110。 JD后處理模塊108也將信號(hào)對(duì)千擾/噪聲比 (Signal-to-Interference-and-Noise-Ratio， SINR)評(píng)估提供給在軟件端的參數(shù)評(píng) 估模塊204。信道品質(zhì)指針(Channel Quality Indicator, CQI)評(píng)估模塊206 也接收來(lái)自JD后處理模塊108的數(shù)據(jù)。
在一些實(shí)施例中，JD后處理模塊108更可在HSDPA數(shù)據(jù)信道(HS-DSCH) (例如擷取HSDPA物理信道數(shù)據(jù))的硬件與所有其它信道的軟件之間被劃 分。通過(guò)以適當(dāng)?shù)挠布c軟件來(lái)控制數(shù)據(jù)流，JD后處理模塊108使能在當(dāng)前 硬件之上具適應(yīng)性的額外階層。此特征提供適應(yīng)性，以支持TD-SCDMA標(biāo)準(zhǔn) 的未來(lái)發(fā)展，其需要額外處理，或者與所設(shè)計(jì)的當(dāng)前JD后處理模塊比較起來(lái)， 其對(duì)于SINR與星座圖(constellation)增益的要求較為嚴(yán)格。
射頻(Radio Frequency, RF)接收器(例如圖1A的HSDPA接收器10) 或者利用直接轉(zhuǎn)換架構(gòu)的傳送器，產(chǎn)生同相與正交(In-phase and Quadrature, IQ)信號(hào)。這些信號(hào)可能具有失真，其限制了后續(xù)解調(diào)器或調(diào)制器的性能。 這些失真(稱為正交誤差)是由在IQ信號(hào)成分之間的增益與相位失衡所造成 的。在IQ信號(hào)上的失衡可能會(huì)引起圖像頻率與直流偏移，其妨害解調(diào)或調(diào)制 處理。為了校正IQ失衡，在一些實(shí)施例中，如圖2所示，可使用JD預(yù)處理 模塊104。
JDA前端處理器208接收預(yù)處理過(guò)的IQ取樣、信道信息以及控制信息，例如信道編碼，并產(chǎn)生由JD有效編碼偵測(cè)(Active Code Detection, ACD)模 塊202所使用的中間結(jié)果。在接收來(lái)自JDA前端處理器208的輸出數(shù)據(jù)后， 此JD有效編碼偵測(cè)模塊202評(píng)估每一時(shí)隙的有效編碼。此有效編碼偵測(cè)演算 規(guī)則可以軟件來(lái)實(shí)施。
在接收來(lái)自軟件的有效編碼列表后，JDA后端處理器210被使能。此外， 圖2的硬件-軟件劃分架構(gòu)可支持稱為ACD略過(guò)(skip)的操作模式。也就是 說(shuō)，假使預(yù)先己知一組有效編碼，JD有效編碼偵測(cè)模塊202變成可穿越不用 的(transparent)。在此文件中所敘述的HSDPA接收器10的設(shè)計(jì)目的是支持 384Kbps與2.8Mbps信道。速率高達(dá)2.8Mbps的HSDPA信道與384Kbps的信 道包含不同的數(shù)據(jù)組。在單一硬件處理器中給予不同數(shù)據(jù)信道的數(shù)據(jù)流控制 是對(duì)于保證高性能TS-SCDMA系統(tǒng)的挑戰(zhàn)。在384Kbps與2.8Mbps應(yīng)用之間 的切換在硬件處理器上即時(shí)實(shí)施，而不需拖延(stall)整體HSDPA接收器10。 軟件編程模型用來(lái)使能在不同硬件處理階段上軟件與硬件模塊間的握手程 序。
利用有效的硬件-軟件劃分以及數(shù)據(jù)流控制，HSDPA接收器10能支持 3GPP標(biāo)準(zhǔn)的TD-SCDMA第4版(Release 4)與第7版，而沒(méi)有硬件拖延。 此可通過(guò)仔細(xì)設(shè)計(jì)硬件接口和一組軟件編程模型來(lái)完成，以實(shí)施在硬件與軟 件之間的握手協(xié)議。
圖3表示HSDPA的JD后處理數(shù)據(jù)流控制的實(shí)施例。JDA 106的先進(jìn)先 出(First-In First-Out， FIFO)模塊302在不同的處理階段中緩沖輸出不同的 數(shù)據(jù)組?？梢杂布?lái)實(shí)施的高階狀態(tài)機(jī)(top level state machine,未顯示于圖 3)控制存儲(chǔ)在FIFO模塊302的數(shù)據(jù)組。此機(jī)制使HSDPA應(yīng)用(如移動(dòng)電 話、數(shù)據(jù)卡)的下游硬件處理變?yōu)橛行У?，然而，其仍可支持在一個(gè)TTI內(nèi) 的384Kbps信道。
在一些例子中，HSDPA應(yīng)用可以TTI為基礎(chǔ)來(lái)處理數(shù)據(jù)，而JD后處理 模塊108以時(shí)隙為基礎(chǔ)來(lái)操作。當(dāng)HSDPA數(shù)據(jù)由FIFO模塊302傳送至JD后處理模塊108時(shí)，或當(dāng)數(shù)據(jù)由JD后處理模塊108傳送至HSDPA比特速率 處理器110時(shí)，這種差異導(dǎo)致硬件拖延。為了減少硬件拖延，可實(shí)施軟件控 制或HSDPA編程模型來(lái)暫時(shí)地維持JD后處理(即JD后處理模塊108的操 作) 一開(kāi)始的數(shù)據(jù)處理以及比特速率處理(即HSDPA比特速率處理器110的 操作) 一開(kāi)始的數(shù)據(jù)處理。此外，可提供可屏蔽中斷請(qǐng)求(InterruptR叫uest， IRQ)，使得當(dāng)開(kāi)始某些操作時(shí)允許硬件處理狀態(tài)信息被用來(lái)通知軟件，且允 許硬件處理狀態(tài)信息來(lái)使能將被傳送至FIFO模塊302的下一 TTI輸入數(shù)據(jù)。 在一個(gè)實(shí)施例中，通用中斷屏蔽寄存器(未顯示)能決定可產(chǎn)生哪種中斷。 在一些例子中，當(dāng)中斷屏蔽位被設(shè)定時(shí)，其可防止相關(guān)的中斷傳播至HSDPA 比特速率處理器110的中斷輸出端，但相關(guān)的中斷狀態(tài)位在整體中斷狀態(tài)寄 存器中仍將被設(shè)定。當(dāng)中斷為有效而其中斷屏蔽位被清除時(shí)，此中斷將傳播 至HSDPA比特速率處理器110的輸出端。根據(jù)缺省值，所有的屏蔽位設(shè)定為 "1"，所以為了產(chǎn)生需要的中斷，其相關(guān)的屏蔽位先被清除。
HSDPA編程模型可定義一個(gè)旗標(biāo)，其通知硬件哪一時(shí)隙包含HSDPA信 道編碼，從而將數(shù)據(jù)處理由384Kbps信道切換為HSDPA應(yīng)用，反之亦然。 HSDPA編程模型定義數(shù)據(jù)流，使得高階硬件狀態(tài)機(jī)監(jiān)控硬件處理階段，以使 能或失能(disable)由JDA 106至JD后處理模塊108且在適當(dāng)時(shí)機(jī)進(jìn)-一步至 軟件與HSDPA比特速率處理器110的數(shù)據(jù)傳送。HSDPA編程模型可定義山 JD后處理模塊108與HSDPA比特速率處理器110所執(zhí)行的操作。
結(jié)合的專用信道與HSDPA控制信道的JD后處理可由軟件實(shí)施。給 HSDPA數(shù)據(jù)信道的JD后處理的輸出可直接傳送至HSDPA比特速率處理器 110。換句話說(shuō)，JD后處理可由以下兩種獨(dú)立的方式執(zhí)行關(guān)于非HSDPA信 道的軟件方法以及關(guān)于HSDPA信道編碼處理的JD后處理硬件方法。在一個(gè) 實(shí)施例中，JDA輸入數(shù)據(jù)包括預(yù)定義格式(例如16比特序列且對(duì)于每一比特 具有一個(gè)特定位置)的輸入數(shù)據(jù)。JD后硬件處理器可由JDA106的輸入數(shù)據(jù) 序列的特定位(例如16比特序列的HSDPA使能位)所控制或使能。在操作上，多個(gè)傳送速率與標(biāo)準(zhǔn)的信道編碼通過(guò)JDA 106的輸出來(lái)傳送。
多路復(fù)用器選擇且指示非HSDPA信道編碼給軟件，以進(jìn)行進(jìn)一步的信號(hào)處 理。此選擇可通過(guò)在JD后處理配置寄存器內(nèi)設(shè)定JDAJ3UT一MODE位來(lái)完 成。非HSDPA編碼的擷取是通過(guò)執(zhí)行非HSDPA數(shù)據(jù)擷取演算規(guī)則來(lái)達(dá)成(例 如使用非HSDPA擷取模塊304)。
在一些例子中，JDA輸入數(shù)據(jù)中內(nèi)含的HSDPA使能位使能JD后處理模 塊108，且在執(zhí)行HSDPA數(shù)據(jù)擷取計(jì)算后(即在HSDPA擷取模塊306后)， 導(dǎo)致HSDPA信道編碼按規(guī)定路線傳送至JD后處理模塊108。來(lái)自FIFO模塊 302的輸入數(shù)據(jù)包含各種信道編碼。HSDPA擷取模塊306擷取HSDPA數(shù)據(jù)， 且將此數(shù)據(jù)傳送至星座圖旋轉(zhuǎn)與增益評(píng)估(Constellation Rotation and Gain Estimation)模塊308。在一個(gè)實(shí)施例中，星座圖旋轉(zhuǎn)與增益評(píng)估模塊308可 旋轉(zhuǎn)HSDPA數(shù)據(jù)的星座圖，使得其呈現(xiàn)類似于分頻雙工(Frequency Division Duplex, FDD)星座圖。如圖3所示，在下游處理的星座圖旋轉(zhuǎn)與增益評(píng)估 模塊308、 SINR評(píng)估模塊316以及解調(diào)隨后采用FDD星座圖格式。 一旦星座 圖旋轉(zhuǎn)與增益評(píng)估模塊308完成其計(jì)算，假使設(shè)定了 JDA—OUT—MODE位， 非HSDPA擷取模塊304則被使能，以執(zhí)行非HSDPA信道編碼的數(shù)據(jù)擷取。 擷取獲得的數(shù)據(jù)寫(xiě)回到FIFO模塊302，且接著通過(guò)外部協(xié)處理器I/F端口
(External Co-processor I/F Port ， ECP )的接口將數(shù)據(jù)傳送出。假使 JDA—OUT一MODE位被重置，所有的信道編碼通過(guò)ECP接口傳送出。JD后處 理模塊108可不對(duì)星座圖增益(即信道縮放因子)做出假定，并執(zhí)行"隱蔽"
(blind)的星座圖增益評(píng)估。
在一些實(shí)施例中，隨著關(guān)于精確性與報(bào)告格式的需求的不同，在HSDPA 比特速率處理器IIO與軟件中，都需要SINR與星座圖增益。例如，SINR以 8.8無(wú)正負(fù)號(hào)分?jǐn)?shù)格式來(lái)計(jì)算，其有助于軟件中的CQI計(jì)算。對(duì)于在單一TTI 中每一時(shí)隙而言，此數(shù)值對(duì)應(yīng)地存儲(chǔ)在JD后處理模塊108的輸出寄存器 POST—JD—SINR—SO至POST—JD—SINR—S4的一者中，使得軟件稍后可擷取此
19數(shù)值。在一些例子中，星座圖增益以特定格式來(lái)內(nèi)部計(jì)算，例如1.12無(wú)正負(fù) 號(hào)分?jǐn)?shù)格式，但是對(duì)于軟件來(lái)說(shuō)，采用不同的格式更方便，使得結(jié)果數(shù)值可
重新設(shè)定格式以避免飽和。舉例來(lái)說(shuō)，最低有效位(Least Significant Bits，LSBs) 最先為"0"，以填充至16比特長(zhǎng)度，且接著此結(jié)果值變成飽和。
在操作上，SINR值需要被重新設(shè)定格式成為時(shí)隙指數(shù)(slot-exponent)。 此數(shù)值可利用許多方法而從SINR值中導(dǎo)出，其中，較好的方法是選擇SINR 值中的適當(dāng)比特片段(bit-slice)，且對(duì)其取以2為底的對(duì)數(shù)(1og2)作為指 數(shù)。
JD后處理模塊108也具有一些只讀寄存器，其一般是用來(lái)將數(shù)據(jù)處理狀 態(tài)報(bào)告給在HSDPA接收器10中的其它元件。舉例來(lái)說(shuō)，星座圖增益寄存器 CONST一GAIN一S0至CONST—GAIN—S4用來(lái)存儲(chǔ)在每一時(shí)隙中通過(guò)硬件所獲 得的星座圖增益，使得在任何時(shí)候軟件可輪詢這些寄存器。對(duì)于JD后處理模 塊108將狀態(tài)報(bào)告給HSDPA比特速率處理器110，星座圖增益可被乘上2， 以解決在JD后處理模塊108與HSDPA比特速率處理器110中星座圖增益定 義上的差異，且星座圖增益被量化使其比特寬度相同于給BRP輸入存儲(chǔ)器的 主要輸出信號(hào)的比特寬度。然而，由于此數(shù)值一直為正值，符號(hào)位可被省略， 且結(jié)果輸出可為0.7無(wú)正負(fù)號(hào)分?jǐn)?shù)格式的7比特寬度。
可選地，期望的星座圖增益可由軟件來(lái)提供，在此情況下，星座圖增益 評(píng)估被失能。在一些例子中，控制位(例如星座圖增益評(píng)估)可選擇評(píng)估而 得或固定的星座圖增益。此星座圖增益直接提供給SINR評(píng)估模塊316。時(shí)隙 存儲(chǔ)器310用來(lái)緩沖來(lái)自星座圖旋轉(zhuǎn)與增益評(píng)估模塊308的數(shù)據(jù)。此下游JD 后處理計(jì)算包括物理信道解映射模塊(physical channel dem叩ping module)312 與SINR評(píng)估模塊316。如圖4所示，此輸出信號(hào)提供至HSDPA比特速率處 理器110與軟件。 一旦JD后處理模塊108完成每一幀及每一時(shí)隙的數(shù)據(jù)處理 后，其傳送出時(shí)隙結(jié)束信號(hào)(End Of Slot, EOS)與幀結(jié)束信號(hào)(End Of Frame, EOF)以指示HSDPA比特速率處理器110，說(shuō)明JD后處理模塊108已完成傳送數(shù)據(jù)至BRP幀緩沖器。在同一時(shí)間，傳送EOS與EOF中斷請(qǐng)求至數(shù)字 信號(hào)處理器(未顯示)。
此外，HSDPA比特速率處理器110的內(nèi)部控制寄存器位(即軟件預(yù)備位) 用來(lái)觸發(fā)HSDPA比特速率處理器110的處理。此特征提供了適應(yīng)性給軟件， 以提供其本身的SINR與星座圖增益給下游處理，代替了由JD后處理硬件計(jì) 算所提供的數(shù)值。此特征允許將此演算規(guī)則最佳化，逐漸使其很大程度上獨(dú) 立于JD后處理硬件。
在一些實(shí)施例中，HSDPA比特速率處理器110可用來(lái)傳送"BRP輸入預(yù) 備中斷"請(qǐng)求，以將HSDPA比特速率處理器110準(zhǔn)備接收來(lái)自JD后處理模 塊108的下一 TTI數(shù)據(jù)的信息指示給軟件。此中斷請(qǐng)求也初始化傳送給JDA 106的下一 TTI數(shù)據(jù)。JDA 106則開(kāi)始芯片速率處理，且將所有數(shù)據(jù)存儲(chǔ)至其 FIFO模塊302。當(dāng)決定出每一時(shí)隙的JD后處理的星座圖增益時(shí)，非HSDPA 數(shù)據(jù)被擷取且寫(xiě)回至相同的FIFO模塊302。這樣，JDA處理在HSDPA與 384Kbps數(shù)據(jù)信道中均可重新使用。此特征也使能硬件設(shè)計(jì)與相關(guān)軟件編程模 型，使其專用于HSDPA應(yīng)用規(guī)格，同時(shí)仍然能處理符合不同標(biāo)準(zhǔn)的數(shù)據(jù)。當(dāng) 處理符合不同標(biāo)準(zhǔn)的數(shù)據(jù)時(shí)，本發(fā)明的裝置更包含分隔裝置，用于分隔這些 符合不同數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)。
需注意，有效編碼可由軟件來(lái)重新排序(reorder)，使得HS-DSCH編碼 在JDA 106中首先被處理。這避免了當(dāng)在兩時(shí)隙間使用時(shí)非HSDPA編碼的數(shù) 量變化，其中，此數(shù)量變化將會(huì)影響HS-DSCH信道的相關(guān)配置，因此，允許 在每一 TTI對(duì)這些信道編程一次。
圖4表示在HSDPA接收器10中于九個(gè)連續(xù)時(shí)隙中的數(shù)據(jù)傳送，并同時(shí) 參閱圖1A。此外，在圖5的表格中概述了在每一時(shí)隙期間發(fā)生的主要數(shù)據(jù)傳 送。在圖4與圖5中，為了能簡(jiǎn)潔說(shuō)明，部分說(shuō)明以縮寫(xiě)來(lái)表示，且于上文 中已充分說(shuō)明縮寫(xiě)的全名與意義，其中，"Pre-JD"表示JD預(yù)處理、"Post-JD" 表示JD后處理、"Post JDA EOF Int"表示聯(lián)合偵測(cè)加速器的后處理的幀結(jié)束信號(hào)輸入。舉例來(lái)說(shuō)，在圖5的行1、 3、 8及9中，HSDPA接收器10依 靠由軟件計(jì)算且提供的數(shù)據(jù)。行1表示，在HSDPA信號(hào)鏈中實(shí)施作為第一個(gè) 元件的JDA 106在每一下行鏈路時(shí)隙上操作一次。JDA 106的輸入數(shù)據(jù)(例 如數(shù)據(jù)取樣、信道編碼、信道評(píng)估以及控制信息)由軟件所提供，且傳送至 聯(lián)合偵測(cè)加速器硬件，作為一個(gè)完整的數(shù)據(jù)傳送。JDA106在每一時(shí)隙中輸出 一次數(shù)據(jù)。在HSDPA信號(hào)鏈中的第二個(gè)元件是JD后處理模塊108。 JD后處 理模塊108的輸入數(shù)據(jù)是自JDA 106獲得(即圖4的標(biāo)號(hào)為④的數(shù)據(jù)傳送與 圖5的行4)，且控制參數(shù)來(lái)自軟件(即圖4的標(biāo)號(hào)為⑧的數(shù)據(jù)傳送與圖5的 行8)。在數(shù)據(jù)的第一時(shí)隙到達(dá)JD后處理模塊108之前，JD后處理模塊108 硬件可由軟件來(lái)編程。編程JD后處理模塊108是以TTI為基礎(chǔ)來(lái)實(shí)施，且JD 后處理模塊108以逐個(gè)時(shí)隙方法來(lái)處理數(shù)據(jù)。
關(guān)于在HSDPA信號(hào)鏈的第三個(gè)元件(即JD后處理模塊108) ， JD后處 理模塊108的輸出數(shù)據(jù)以逐個(gè)時(shí)隙的方法來(lái)傳送至HSDPA比特速率處理器 IIO的輸入存儲(chǔ)器，且此傳送是由硬件內(nèi)部控制。也就是說(shuō)，通常以時(shí)隙或子 幀的增量來(lái)下載數(shù)據(jù)，但以幀速率或TTI速率由HSDPA比特速率處理器110 來(lái)內(nèi)部處理數(shù)據(jù)。擷取的傳輸塊以與傳輸信道相關(guān)的TTI速率來(lái)存儲(chǔ)在傳輸 塊緩沖器。用于具有相同TTI的多個(gè)傳輸信道的傳輸信道數(shù)據(jù)在同一時(shí)間將 變?yōu)橛行У摹Ｔ谝粋€(gè)實(shí)施例中，在HSDPA比特速率處理器110的幀速率操作 需要每10ms下載幀數(shù)據(jù)及幀配置。此TTI速率操作需要在每一有效傳輸信道 的每一 TTI編程傳輸信道控制寄存器。因此，編程HSDPA比特速率處理器 110是以TTI為基礎(chǔ)來(lái)實(shí)施，且HSDPA比特速率處理器110的協(xié)處理器每一 HSDPA TTI產(chǎn)生輸出數(shù)據(jù)一次。
圖6列出了中斷與建議的軟件動(dòng)作。在圖7的表格中概述了在HSDPA處 理鏈中，用來(lái)控制關(guān)于HSDPA與非HSDPA處理的預(yù)期執(zhí)行序列的參數(shù)。在 圖6與圖7中，為了能簡(jiǎn)潔說(shuō)明，部分說(shuō)明以縮寫(xiě)來(lái)表示，且于上文中已充 分說(shuō)明縮寫(xiě)的全名與意義，其中，"HARQ"表示混合自動(dòng)重傳請(qǐng)求。參閱圖
226，舉例來(lái)說(shuō)，根據(jù)當(dāng)前TTI處理的完成，HSDPA比特速率處理器110將提 出中斷HS—BRP—DONE,使得軟件可編程下一 TTI的HSDPA比特速率處理 器110的參數(shù)。根據(jù)圖7的最左邊字段可得知，當(dāng)HSDPA接收器10不是正 在處理HSDPA數(shù)據(jù)時(shí)，寄存器HS一RX—EN位可設(shè)定為0。在此情況下，JDA 106可獨(dú)立于JD后處理模塊108而工作，且HSDPA比特速率處理器110因 此使HSDPA處理失能。這可通過(guò)忽視在JD后處理模塊108與HSDPA比特 速率處理器110內(nèi)的所有HSDPA特定寄存器且將JDA 106內(nèi)的HSDPA使能 位(HSDPAEn)設(shè)定為0來(lái)實(shí)施。此時(shí)，JDA 106在Rel4模式下操作。另一 方面，當(dāng)前TTI包含HSDPA數(shù)據(jù)時(shí)，寄存器HS—RX—EN位可設(shè)定為1以使 能HSDPA處理。這也告知JDA 106去依照HSDPA使能位來(lái)動(dòng)作，且于包含 HSDPA數(shù)據(jù)的時(shí)隙使能JD后處理模塊108，此外，當(dāng)接收到整個(gè)TTI時(shí)， 最后觸發(fā)HSDPA比特速率處理器110。
由于在HSDPA TTI中并非所有的時(shí)隙均包含HSDPA數(shù)據(jù)，JDA 106通 過(guò)HSDPA使能位而被告知哪些時(shí)隙作為HSDPA時(shí)隙處理及哪些不作為 HSDPA時(shí)隙處理(即視為HS—RX—EN位為0)。當(dāng)HSDPA使能位為0時(shí)， JDA 106無(wú)法交換數(shù)據(jù)或通知JD后處理模塊108，但在完成執(zhí)行后，通過(guò)直 接存儲(chǔ)器存取(DMA)來(lái)傳出所有輸出數(shù)據(jù)。當(dāng)HSDPA使能位為1時(shí)，JD 后處理模塊108根據(jù)JDA 106的完成而被觸發(fā)。假使在此時(shí)JD后處理模塊 108的編程沒(méi)有預(yù)備好(即CONFIG—READY=0) ， JD后處理模塊108指示 軟件，說(shuō)明JD后處理模塊108的配置還沒(méi)有完成，JD后處理模塊108產(chǎn)生 ConfigNotReady中斷，且JD后處理模塊108也拖延，直到配置成功地寫(xiě)入且 CONFIG_READY位設(shè)定為1 。 JD后處理模塊108接著將復(fù)制來(lái)自JDA輸出 緩沖器的HSDPA數(shù)據(jù)，并通知JDA 106。 JDA 106接著自JDA輸出緩沖器移 除HSDPA數(shù)據(jù)(假使JD—OUTPUT—MODE=l)，且繼續(xù)傳送數(shù)據(jù)至JD后處 理模塊108。JD—OUTPUT!MODE位是來(lái)自JD后處理模塊108的配置寄存器。 在JDA 106的硬件處理結(jié)束之前，軟件需要編程在JD后處理模塊108的JD_OUTPUT—MODE位。然而，假使JD_OUTPUT—MODE=0，在傳送之前， JDA 106不會(huì)移除HSDPA數(shù)據(jù)。JD—OUTPUT—MODE位是在每一 TTI時(shí)被 編程，因此即使其只影響JDA 106， JD—OUTPUT—MODE位是以TTI為基礎(chǔ)
而與JD后處理模塊108 —起被編程。
JD后處理模塊108根據(jù)HS—RX_TS位來(lái)維持在TTI內(nèi)HSDPA時(shí)隙的數(shù) 量計(jì)算以及其被JDA 106觸發(fā)的次數(shù)。 一旦JD后處理模塊108判斷出已接收 整個(gè)TTI，其將觸發(fā)HSDPA比特速率處理器110。
為了實(shí)施上述序列，下文提出編程序列概要。
1. 通過(guò)設(shè)定配置寄存器來(lái)編程JD后處理模塊108，并設(shè)定HSDPA比特速 率處理器110的寄存器HS—SLOT_SIZE給TTI，其中，配置寄存器由屬于TTI 的所有時(shí)隙所共享。
2. 編程JDA106 (HSDPA使能位為1)，用以處理第一 HSDPA時(shí)隙。位 于第一個(gè)HSDPA時(shí)隙之前的任何非HSDPA時(shí)隙可獨(dú)立于JD后處理模塊108 而被編程，只要關(guān)于此時(shí)隙的HSDPAEn位為0。在JD后處理模塊108的編 程完成于JDA 106完成TTI的第一個(gè)時(shí)隙之前的情況下，步驟2可在步驟1 前執(zhí)行。此可促進(jìn)數(shù)據(jù)處理。
3. 編程HSDPA比特速率處理器110。假使HSDPA比特速率處理器110 的處理已經(jīng)進(jìn)行(對(duì)于任何在前的HSDPA TTI)，此編程可延緩，直到HSDPA 比特速率處理器U0通知其己完成此TTI的處理(HS—BRP—DONE中斷)。 同時(shí)，下述JDA106的編程可同時(shí)進(jìn)行。
4. 當(dāng)來(lái)自JD預(yù)處理模塊104的數(shù)據(jù)變成有效時(shí)，編程JDA 106以用于剩 余的時(shí)隙。假使任何中間時(shí)隙沒(méi)有包含HSDPA數(shù)據(jù)，則設(shè)定HSDPAEn位為 0給此時(shí)隙。對(duì)于所有包含HSDPA數(shù)據(jù)的時(shí)隙，HSDPAEn位可設(shè)定為1 。
以下兩個(gè)模式是指明給不同的性能需求。例如，假使采用時(shí)隙重疊模式 (其為缺省模式)，JDA106的整體性能可高于非重疊模式的性能。更特別的 是，時(shí)隙重疊模式是有關(guān)于同時(shí)地執(zhí)行對(duì)JDA 106輸入以及隨著下一時(shí)隙硬
24件處理的JDA 106輸出。這種模式可縮短JDA 106的整體數(shù)據(jù)處理時(shí)間。相 反地，由于非時(shí)隙重疊模式提供較好且完全的數(shù)據(jù)控制給軟件調(diào)試，因此其 主要用作調(diào)試用途。
參時(shí)隙重疊模式(建議模式)在此模式下，當(dāng)JDA 106硬件正處理當(dāng) 前時(shí)隙時(shí)，發(fā)生下一時(shí)隙的JDA 106編程。時(shí)隙重疊模式建議用于每一 TTI 具有5個(gè)HSDPA時(shí)隙的最高數(shù)據(jù)速率情況。
參非時(shí)隙重疊模式在此模式下，在JDA106完成當(dāng)前時(shí)隙的處理之后， 發(fā)生下一時(shí)隙的JDA 106編程。軟件將受到來(lái)自JD后處理模塊108的EOS 中斷或來(lái)自JDA 106的JDA Done中斷的指示。此模式可用作調(diào)試用途。
5.—旦在TTI內(nèi)的所有HSDPA時(shí)隙己被JD后處理模塊108處理，HSDPA 比特速率處理器110自動(dòng)地被觸發(fā)。然而，假使HSDPA比特速率處理器110 在此時(shí)機(jī)還未被編程，HSDPA比特速率處理器IIO將告知軟件。 一旦HSDPA 比特速率處理器110已消耗其輸入信號(hào)，HSDPA比特速率處理器110發(fā)布中 斷(BRP Input Ready)，則下一 TTI的編程可以可靠地開(kāi)始。
圖8表示在HSDPA接收器10中用來(lái)控制數(shù)據(jù)流的程序80流程圖的實(shí)施 例。在程序80中，由JD預(yù)處理模塊104接收輸入數(shù)據(jù)(步驟802)，如圖2 所示，數(shù)據(jù)將進(jìn)一步由JDA前端處理器208處理。接著，判斷接收的數(shù)據(jù)是 否為HSDPA數(shù)據(jù)(步驟804)。若是，可擷取HSDPA信道數(shù)據(jù)，并傳送信 號(hào)至JD后處理模塊108，且與JD后處理模塊108進(jìn)行硬件握手程序(步驟 808)，以指示數(shù)據(jù)準(zhǔn)備用于下游處理。同時(shí)，HSDPA接收器IO確認(rèn)JD后 處理模塊108的軟件配置已經(jīng)完成(步驟810)。假使兩個(gè)情況都滿足，JD 后處理模塊108則開(kāi)始處理數(shù)據(jù)(步驟812)。若接收的數(shù)據(jù)非HSDPA數(shù)據(jù)， 則在軟件中處理數(shù)據(jù)(步驟806)。
SINR與星座圖增益輸出寄存器可以逐個(gè)時(shí)隙為基礎(chǔ)來(lái)存取，但也可在 TTI完成后被讀出。SINR輸出準(zhǔn)備(用于CQI計(jì)算)由每一時(shí)隙的時(shí)隙完成 中斷來(lái)通知。例如，JD后處理模塊108包括狀態(tài)寄存器，其包括一些狀態(tài)位，這些狀態(tài)位可用來(lái)確認(rèn)JD后處理模塊108的硬件進(jìn)度。特別的是，在狀態(tài)寄
存器的比特EOSO至E0S4是專用來(lái)存儲(chǔ)在TTI中每一時(shí)隙的狀態(tài)。軟件可屏 蔽任何非期望的時(shí)隙完成中斷。然而，硬件需要足夠的適應(yīng)性以允許任何或 所有的中斷由軟件來(lái)處理。時(shí)隙完成中斷的編號(hào)是相對(duì)的。例如，假使使用 三個(gè)時(shí)隙，幀的最后一個(gè)時(shí)隙對(duì)應(yīng)EOS2，不論哪一物理時(shí)隙被使用。
軟件也通過(guò)延遲HSDPA比特速率處理器110的編程來(lái)提供HSDPA比特 速率處理數(shù)據(jù)流控制。此操作根據(jù)JD后處理的完成而中斷信號(hào)鏈(當(dāng)EOF 發(fā)布時(shí))，且允許軟件在觸發(fā)HSDPA比特速率處理器110之前，對(duì)于幀中每 一時(shí)隙運(yùn)用星座圖增益與SINR。通過(guò)寫(xiě)入HSDPA比特速率處理器的配置寄 存器而可重新開(kāi)始此程序。SINR與星座圖增益參數(shù)通過(guò)HSDPA比特速率處 理器調(diào)試接口 (未顯示)來(lái)存取。
在此敘述中，連接可以是有線或無(wú)線連接。當(dāng)一個(gè)模塊被敘述為連接至 另一模塊時(shí)，此模塊可直接地或間接地(例如通過(guò)另一模塊)連接至另-模 塊。
在此說(shuō)明書(shū)所敘述的裝置、方法、流程圖、架構(gòu)方框圖可通過(guò)包括軟件 編碼的計(jì)算機(jī)處理系統(tǒng)來(lái)實(shí)施，而軟件編碼包括由計(jì)算機(jī)處理系統(tǒng)所執(zhí)行的 程序指令。其它實(shí)施方式也可使用。此外，此說(shuō)明書(shū)所敘述的流程圖與架構(gòu) 方框圖是敘述在步驟支持下的特定方法以及/或?qū)?yīng)動(dòng)作以及在揭露架構(gòu)裝置 支持下的對(duì)應(yīng)功能，但是也可用來(lái)實(shí)施對(duì)應(yīng)的軟件架構(gòu)與演算規(guī)則以及其等 同者。
此處敘述的方法與系統(tǒng)可通過(guò)程序編碼而以許多不同類型的處理裝置來(lái) 實(shí)施，而此程序編碼包括可由一或多個(gè)處理器所執(zhí)行的程序指令。此軟件程 序指令包括來(lái)源編碼、目的編碼、機(jī)器編碼或者操作來(lái)導(dǎo)致處理系統(tǒng)去執(zhí)行 上述方法的其它存儲(chǔ)數(shù)據(jù)。
此系統(tǒng)與方法可以不同類型的計(jì)算機(jī)可讀取介質(zhì)來(lái)提供，計(jì)算機(jī)可讀取 介質(zhì)包括計(jì)算機(jī)存儲(chǔ)裝置(例如CD-ROM、磁盤(pán)、RAM、閃存、計(jì)算機(jī)硬件等等)，其包含由處理器所執(zhí)行的指令，以執(zhí)行上述的方法操作并實(shí)施上述 的系統(tǒng)。
此文所述的計(jì)算機(jī)元件、軟件模塊、功能、以及數(shù)據(jù)架構(gòu)可直接或間接 連接至每一其它者，以允許數(shù)據(jù)流用作其它操作。也需注意，軟件指令或模 塊可實(shí)施作為編碼的子程序單元、編碼的軟件功能單元、對(duì)象(對(duì)象導(dǎo)向類 型)、程序類型、計(jì)算機(jī)標(biāo)記語(yǔ)言或者其它類型的計(jì)算機(jī)編碼或固件。根據(jù) 實(shí)際狀態(tài)，此軟件元件以及/或功能可配置在單一裝置或分散的多個(gè)裝置。
所屬技術(shù)領(lǐng)域的技術(shù)人員可輕易完成的均等改變或潤(rùn)飾均屬于本發(fā)明所 主張的范圍，本發(fā)明的權(quán)利范圍應(yīng)以權(quán)利要求書(shū)所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種控制數(shù)據(jù)流的方法，適用于無(wú)線通信系統(tǒng)，其特征在于，所述方法包括在第一數(shù)據(jù)處理模塊中接收數(shù)據(jù)；當(dāng)在至少一信號(hào)時(shí)隙接收的數(shù)據(jù)包括符合第一數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)時(shí)，使能第二數(shù)據(jù)處理模塊；在所述第一數(shù)據(jù)處理模塊與在處理器內(nèi)執(zhí)行的軟件之間交換多個(gè)信號(hào)以指示所述第一數(shù)據(jù)處理模塊準(zhǔn)備傳送數(shù)據(jù)至所述第二數(shù)據(jù)處理模塊，且決定所述第二數(shù)據(jù)處理模塊的軟件配置已完成；在所述第二數(shù)據(jù)處理模塊中處理所述至少一信號(hào)時(shí)隙接收的數(shù)據(jù)；以及根據(jù)在所述第二數(shù)據(jù)處理模塊中至少一數(shù)據(jù)塊處理的完成來(lái)使能第三數(shù)據(jù)處理模塊，且決定所述第三數(shù)據(jù)處理模塊的軟件配置已完成，其中，所述至少一數(shù)據(jù)塊包括多個(gè)信號(hào)時(shí)隙。
2. 如權(quán)利要求1所述的控制數(shù)據(jù)流的方法，其特征在于，所述第一數(shù)據(jù)傳 送標(biāo)準(zhǔn)包括高速下行鏈路封包存取標(biāo)準(zhǔn)。
3. 如權(quán)利要求1所述的控制數(shù)據(jù)流的方法，其特征在于，所述第一數(shù)據(jù)處 理模塊包括聯(lián)合偵測(cè)加速器，且所述聯(lián)合偵測(cè)加速器包括先進(jìn)先出模塊。
4. 如權(quán)利要求1所述的控制數(shù)據(jù)流的方法，其特征在于，所述第二數(shù)據(jù)處 理模塊處理來(lái)自所述第一數(shù)據(jù)處理模塊的輸出數(shù)據(jù)，且將所述輸出數(shù)據(jù)轉(zhuǎn)換 為適合所述第三數(shù)據(jù)處理模塊的格式。
5. 如權(quán)利要求1所述的控制數(shù)據(jù)流的方法，其特征在于，所述第一數(shù)據(jù)處 理模塊配置為擷取符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)；以及通過(guò)在所述處理器內(nèi)執(zhí)行的所述軟件來(lái)處理符合所述第二數(shù)據(jù)傳送標(biāo)準(zhǔn) 的數(shù)據(jù)。
6. 如權(quán)利要求1所述的控制數(shù)據(jù)流的方法，其特征在于，所述第三數(shù)據(jù)處 理模塊包括比特速率處理器。
7. 如權(quán)利要求1所述的控制數(shù)據(jù)流的方法，其特征在于，在所述處理器內(nèi) 執(zhí)行的所述軟件提供星座圖增益給所述第二數(shù)據(jù)處理模塊。
8. 如權(quán)利要求1所述的控制數(shù)據(jù)流的方法，其特征在于，所述第二數(shù)據(jù)處理模塊用來(lái)提供信號(hào)對(duì)干擾/噪聲比數(shù)值。
9. 如權(quán)利要求8所述的控制數(shù)據(jù)流的方法，其特征在于，所述信號(hào)對(duì)干擾 /噪聲比數(shù)值以時(shí)隙為基礎(chǔ)來(lái)計(jì)算獲得D
10. —種控制數(shù)據(jù)流的裝置，適用于無(wú)線通信系統(tǒng)，其特征在于，所述裝置包括第一數(shù)據(jù)處理模塊，用以接收數(shù)據(jù)；電路系統(tǒng)，用以指示所述第一數(shù)據(jù)處理模塊準(zhǔn)備傳送所述數(shù)據(jù)至第二數(shù) 據(jù)處理模塊，且決定所述第二數(shù)據(jù)處理模塊的軟件配置已完成，其中，所述 第二數(shù)據(jù)處理模塊擷取且處理至少一信號(hào)時(shí)隙內(nèi)的數(shù)據(jù)，且所述至少一信號(hào) 時(shí)隙內(nèi)的數(shù)據(jù)包括符合第一數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)；以及第三數(shù)據(jù)處理模塊，根據(jù)在所述第二數(shù)據(jù)處理模塊中至少一數(shù)據(jù)塊處理 的完成而被使能，其中，所述至少一數(shù)據(jù)塊包括多個(gè)信號(hào)時(shí)隙。
11. 如權(quán)利要求10所述的控制數(shù)據(jù)流的裝置，其特征在于，所述第一數(shù)據(jù) 傳送標(biāo)準(zhǔn)包括高速下行鏈路封包存取標(biāo)準(zhǔn)。
12. 如權(quán)利要求10所述的控制數(shù)據(jù)流的裝置，其特征在于，所述第-- 數(shù)據(jù) 處理模塊包括聯(lián)合偵測(cè)加速器，且所述聯(lián)合偵測(cè)加速器包括先進(jìn)先出模塊。
13. 如權(quán)利要求IO所述的控制數(shù)據(jù)流的裝置，其特征在于，所述第二數(shù)據(jù) 處理模塊處理來(lái)自所述第一數(shù)據(jù)處理模塊的輸出數(shù)據(jù)，且將所述輸出數(shù)據(jù)轉(zhuǎn) 換為適合所述第三數(shù)據(jù)處理模塊的格式。
14. 如權(quán)利要求10所述的控制數(shù)據(jù)流的裝置，其特征在于，所述第一數(shù)據(jù) 處理模塊配置為擷取符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)；以及通過(guò)在處理器內(nèi)執(zhí)行的軟件來(lái)處理符合所述第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)。
15. 如權(quán)利要求IO所述的控制數(shù)據(jù)流的裝置，其特征在于，所述第三數(shù)據(jù)處理模塊包括比特速率處理器。
16. 如權(quán)利要求IO所述的控制數(shù)據(jù)流的裝置，其特征在于，執(zhí)行于處理器 內(nèi)的軟件提供星座圖增益給所述第二數(shù)據(jù)處理模塊。
17. 如權(quán)利要求10所述的控制數(shù)據(jù)流的裝置，其特征在于，所述第二數(shù)據(jù) 處理模塊用來(lái)提供信號(hào)對(duì)干擾/噪聲比數(shù)值。
18. 如權(quán)利要求17所述的控制數(shù)據(jù)流的裝置，其特征在于，所述信號(hào)對(duì)千 擾/噪聲比數(shù)值以時(shí)隙為基礎(chǔ)來(lái)計(jì)算獲得。
19. 一種控制數(shù)據(jù)流的方法，適用于無(wú)線通信系統(tǒng)，其特征在于，所述方 法包括在第一數(shù)據(jù)處理模塊中接收數(shù)據(jù)，其中，在所述第一數(shù)據(jù)處理模塊中接 收所述數(shù)據(jù)的所述步驟包括將符合第一數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)輸出至所述無(wú)線通信系統(tǒng)內(nèi)的數(shù)字 信號(hào)處理器；以及根據(jù)偵測(cè)到的至少一時(shí)隙的數(shù)據(jù)來(lái)使能第二數(shù)據(jù)處理模塊，其中， 所述至少一時(shí)隙的數(shù)據(jù)包括符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)；通過(guò)所述數(shù)字信號(hào)處理器，在包括多個(gè)時(shí)隙的每一傳送時(shí)間間隔來(lái)配置 所述第二數(shù)據(jù)處理模塊，其中，配置所述第二數(shù)據(jù)處理模塊的所述歩驟包括 在多個(gè)配置寄存器內(nèi)設(shè)定多個(gè)對(duì)應(yīng)的控制位；以及 發(fā)布多個(gè)中斷至所述數(shù)字信號(hào)處理器以請(qǐng)求配置； 根據(jù)所述配置的完成，在每一時(shí)隙處理在所述第二數(shù)據(jù)處理模塊中的數(shù) 據(jù)；以及根據(jù)在所述第二數(shù)據(jù)處理模塊中的至少一傳送時(shí)間間隔的完成，來(lái)使能 第三數(shù)據(jù)處理模塊。
20. 如權(quán)利要求19所述的控制數(shù)據(jù)流的方法，其特征在于，所述多個(gè)中斷是可屏蔽的。
21. 如權(quán)利要求19所述的控制數(shù)據(jù)流的方法，其特征在于，在所述第一數(shù) 據(jù)處理模塊中接收所述數(shù)據(jù)的所述步驟是以時(shí)隙為基礎(chǔ)來(lái)處理數(shù)據(jù)。
22. 如權(quán)利要求19所述的控制數(shù)據(jù)流的方法，其特征在于，處理所述第二 數(shù)據(jù)處理模塊內(nèi)符合所述第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)的所述步驟包括以傳送時(shí) 間間隔為基礎(chǔ)來(lái)處理數(shù)據(jù)。
23. 如權(quán)利要求19所述的控制數(shù)據(jù)流的方法，其特征在于，所述第一數(shù)據(jù) 傳送標(biāo)準(zhǔn)包括非高速下行鏈路封包存取標(biāo)準(zhǔn)。
24. 如權(quán)利要求19所述的控制數(shù)據(jù)流的方法，其特征在于，在所述無(wú)線通 信系統(tǒng)內(nèi)的對(duì)應(yīng)軟件包括所述數(shù)字信號(hào)處理器。
25. —種控制數(shù)據(jù)流的裝置，適用于無(wú)線通信系統(tǒng)，其特征在于，所述裝 置包括分隔裝置，用以分隔符合多個(gè)不同數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)； 多個(gè)第一硬件信號(hào)處理模塊，以時(shí)隙為基礎(chǔ)來(lái)處理符合第一數(shù)據(jù)傳送標(biāo) 準(zhǔn)的數(shù)據(jù)；多個(gè)第二硬件信號(hào)處理模塊，以傳送時(shí)間間隔為基礎(chǔ)來(lái)處理符合所述第 一數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)，其中，所述傳送時(shí)間間隔包括一或多個(gè)時(shí)隙；以及軟件，在數(shù)據(jù)處理器上執(zhí)行，用以處理符合第二數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)， 且配置所述多個(gè)第一硬件信號(hào)處理模塊與所述多個(gè)第二硬件信號(hào)處理模塊；其中，在處理每一所述時(shí)隙與每一所述傳送時(shí)間間隔之前，所述多個(gè)第一硬件信號(hào)處理模塊及所述多個(gè)第二硬件信號(hào)處理模塊與所述軟件根據(jù)掘—r-協(xié)議來(lái)交換多個(gè)信號(hào)。
26. 如權(quán)利要求25所述的控制數(shù)據(jù)流的裝置，其特征在于，所述第-數(shù)據(jù) 傳送標(biāo)準(zhǔn)包括高速下行鏈路封包存取標(biāo)準(zhǔn)。
27. 如權(quán)利要求25所述的控制數(shù)據(jù)流的裝置，其特征在于，所述多個(gè)第一硬件信號(hào)處理模塊包括聯(lián)合偵測(cè)加速器。
28.如權(quán)利要求25所述的控制數(shù)據(jù)流的裝置，其特征在于，所述多個(gè)第二 硬件信號(hào)處理模塊用來(lái)處理來(lái)自所述多個(gè)第一硬件信號(hào)處理模塊的輸出數(shù)據(jù)，且將所述輸出數(shù)據(jù)轉(zhuǎn)換為適合所述無(wú)線通信系統(tǒng)的多個(gè)下游數(shù)據(jù)處理模 塊的格式。
全文摘要
本發(fā)明提供一種控制數(shù)據(jù)流的方法及裝置。該方法包括在第一數(shù)據(jù)處理模塊中接收數(shù)據(jù)；當(dāng)在至少一信號(hào)時(shí)隙接收的數(shù)據(jù)包括符合第一數(shù)據(jù)傳送標(biāo)準(zhǔn)的數(shù)據(jù)時(shí)，使能第二數(shù)據(jù)處理模塊；在第一數(shù)據(jù)處理模塊與在處理器內(nèi)執(zhí)行的軟件之間交換信號(hào)，以指示第一數(shù)據(jù)處理模塊準(zhǔn)備傳送數(shù)據(jù)至第二數(shù)據(jù)處理模塊，且決定第二數(shù)據(jù)處理模塊的軟件配置已完成；在第二數(shù)據(jù)處理模塊中處理至少一信號(hào)時(shí)隙接收的數(shù)據(jù)；以及根據(jù)在第二數(shù)據(jù)處理模塊中至少一數(shù)據(jù)塊處理的完成，來(lái)使能第三數(shù)據(jù)處理模塊，且決定第三數(shù)據(jù)處理模塊的軟件配置已完成，數(shù)據(jù)塊包括多個(gè)信號(hào)時(shí)隙。本發(fā)明使用軟件與硬件聯(lián)合控制，可達(dá)到更好的信號(hào)處理結(jié)果，并減少硬件延遲以及支持多種無(wú)線標(biāo)準(zhǔn)。
文檔編號(hào)H04L1/00GK101630994SQ20081018568
公開(kāi)日2010年1月20日 申請(qǐng)日期2008年12月19日 優(yōu)先權(quán)日2007年12月21日
發(fā)明者嚴(yán)愛(ài)國(guó), 保羅·康納·克利弗柴克, 卡斯汀·阿嘉得·派得森, 提摩太·佩林·費(fèi)雪-杰夫斯, 申子軍, 迪帕克·馬修 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司