專利名稱：基準電壓產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基準電壓產(chǎn)生電路，尤其是一種適用于低電壓應(yīng)用的基準電壓產(chǎn) 生電路。
背景技術(shù)：
目前，諸如基準電壓產(chǎn)生電路之類的基準電壓源被廣泛應(yīng)用于例如高精度比較 器、模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器、動態(tài)隨機存儲器等集成電路中?；鶞孰妷涸词羌呻娐分幸?個重要的單元模塊?；鶞孰妷寒a(chǎn)生電路所產(chǎn)生的基準電壓精度、溫度穩(wěn)定性和抗噪聲干擾能力直接影 響到芯片，甚至整個系統(tǒng)的性能。特別是在模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器中，基準電壓產(chǎn)生電路 的性能與量化器的量化精度密切相關(guān)。隨著模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器的精度的不斷提高，精 確穩(wěn)定的基準源的設(shè)計成為關(guān)鍵。因此，設(shè)計一個高性能的基準電壓產(chǎn)生電路對于當今的 集成電路設(shè)計具有相當重要的意義。但是，在現(xiàn)有的集成電路設(shè)計中，基準電壓產(chǎn)生電路的電路結(jié)構(gòu)一般都很復(fù)雜。尤 其是，隨著大規(guī)模集成電路的發(fā)展，器件尺寸逐漸變小，這樣集成電路的電源電壓以及工作 電壓也必然隨之變小；由此使得基準電壓產(chǎn)生電路的結(jié)構(gòu)變得更加復(fù)雜。此外，現(xiàn)有的基準電壓產(chǎn)生電路的另一個缺點是，所產(chǎn)生的基準電壓可能會不穩(wěn) 定，例如有可能會隨著芯片的電源電壓的波動而波動，從而造成了電路精度的下降。因此，希望提出一種結(jié)構(gòu)簡單且穩(wěn)定的基準電壓產(chǎn)生電路，尤其是適用于低壓應(yīng) 用的簡單且精確的基準電壓產(chǎn)生電路。

發(fā)明內(nèi)容
為了提供一種結(jié)構(gòu)簡單且穩(wěn)定的基準電壓產(chǎn)生電路，根據(jù)本發(fā)明的第一方面，提 供了一種基準電壓產(chǎn)生電路，包括第一 PMOS晶體管，其源極連接至電源電壓；第二 PMOS 晶體管，其源極連接至電源電壓；比較器，其輸出端連接至所述第一 PMOS晶體管柵極并且 連接至所述第二 PMOS晶體管的柵極；第一電阻器，其第一連接端連接至所述第一 PMOS晶體 管的漏極，其第二連接端連接至所述比較器的正向輸入端；第二電阻器，其第一連接端連接 至所述第一 PMOS晶體管的漏極，其第二連接端連接至所述比較器的反向輸入端；第三電阻 器，其第一連接端連接至所述第一 PMOS晶體管的漏極，其第二連接端連接至所述第二 PMOS 晶體管的漏極；第四電阻器，其第一連接端連接至所述第二 PMOS晶體管的漏極，其第二連 接端接地；第五電阻器，其第一連接端連接至所述比較器的正向輸入端；第一二極管，其輸 入端連接至所述第二 PMOS晶體管的漏極，其輸出端接地；以及第二二極管，其輸入端連接 至所述第五電阻器的第二連接端，其輸出端接地。本發(fā)明所提供的基準電壓產(chǎn)生電路結(jié)構(gòu)簡單，易于實現(xiàn)。在上述基準電壓產(chǎn)生電路中，所述第一電阻器的電阻值與所述第二電阻器的電阻 值相等。并且所述第一 PMOS晶體管的器件尺寸與所述第二 PMOS晶體管的器件尺寸相同。
這樣，所述基準電壓產(chǎn)生電路十分精確，其輸出的基準電壓與電源電壓無關(guān)，不會 隨著芯片的電源電壓的波動而波動，從而確保了電路精度。 在上述基準電壓產(chǎn)生電路中，所述基準電壓產(chǎn)生電路被用于低電壓集成電路。術(shù) 語“低電壓集成電路”指的是工作電壓較低的集成電路(例如超大規(guī)模集成電路)，例如工 作電壓不高于2. 5V。根據(jù)本發(fā)明的第二方面，提供了一種基準電壓產(chǎn)生電路，包括第一 PMOS晶體管， 其源極連接至電源電壓；第二 PMOS晶體管，其源極連接至電源電壓；比較器，其輸出端連接 至所述第一PMOS晶體管柵極并且連接至所述第二PMOS晶體管的柵極；第一電阻器，其第一 連接端連接至所述第一 PMOS晶體管的漏極，其第二連接端連接至第一附加電阻器的第一 連接端；第二電阻器，其第一連接端連接至所述第一 PMOS晶體管的漏極，其第二連接端連 接至第三附加電阻器的第一連接端；第三電阻器，其第一連接端連接至所述第一 PMOS晶體 管的漏極，其第二連接端連接至所述第二 PMOS晶體管的漏極；第四電阻器，其第一連接端 連接至所述第二 PMOS晶體管的漏極，其第二連接端接地；第五電阻器，其第一連接端連接 至第一附加電阻器的第一連接端；第一二極管，其輸入端連接至所述第二 PMOS晶體管的漏 極，其輸出端接地；第二二極管，其輸入端連接至所述第五電阻器的第二連接端，其輸出端 接地；第一附加電阻器，其第二連接端連接至所述比較器的正向輸入端；第二附加電阻器， 其第一連接端連接至所述第一附加電阻器的第二連接端，其第二連接端接地；第三附加電 阻器，其第二輸入端連接至第三附加電阻器的第一連接端；以及第四附加電阻器，其第一連 接端連接至所述第三附加電阻器的第二連接端，其第二連接端接地。在上述基準電壓產(chǎn)生電路中，所述第一電阻器的電阻值與所述第二電阻器的電阻 值相等，并且所述第五電阻器的電阻值等于第一附加電阻器的電阻值、第二附加電阻器的 電阻值、第三附加電阻器的電阻值、以及第四附加電阻器的電阻值。


圖1示出了根據(jù)本發(fā)明實施例的基準電壓產(chǎn)生電路的電路結(jié)構(gòu)。圖2示出了根據(jù)本發(fā)明另一實施例的基準電壓產(chǎn)生電路的電路結(jié)構(gòu)。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。
具體實施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實施例和附圖對本發(fā)明的內(nèi) 容進行詳細描述。現(xiàn)在將參考附圖1來描述本發(fā)明的實施例。圖1示出了根據(jù)本發(fā)明實施例的基準 電壓產(chǎn)生電路的電路結(jié)構(gòu)。如圖1所示，根據(jù)本發(fā)明實施例的基準電壓產(chǎn)生電路包括第一 PMOS晶體管M0、 第二 PMOS晶體管Ml、比較器M、第一電阻器R1、第二電阻器R11、第三電阻器R2、第四電阻器 R3、第五電阻器R0、第一二極管Dl以及第二二極管D2。具體地說，在圖1所示的基準電壓產(chǎn)生電路中，第一 PMOS晶體管MO的源極連接至 電源電壓，柵極與第二 PMOS晶體管Ml的柵極相連，漏極連接至第一電阻器Rl的第一連接 端。比較器M的正向輸入端連接至第一電阻器Rl的第二連接端以及第五電阻器RO的第一連接端。第二 PMOS晶體管Ml的源極連接至電源電壓，柵極與第一 PMOS晶體管MO的柵極 相連，漏極連接至第四電阻器R3的第一連接端。比較器M的輸出端連接至第一 PMOS晶體 管MO柵極并且連接至第二 PMOS晶體管Ml的柵極；第一電阻器Rl的第一連接端連接至第一 PMOS晶體管MO的漏極、第二電阻器Rll 的第一連接端連接和第三電阻器R2的第一連接端，第一電阻器Rl的第二連接端連接至比 較器M的正向輸入端。第二電阻器Rll的第一連接端連接至第一 PMOS晶體管MO的漏極， 第二電阻器Rll的第二連接端連接至比較器M的反向輸入端。第三電阻器R2的第一連接 端連接至第一 PMOS晶體管MO的漏極，第三電阻器R2的第二連接端連接至第二 PMOS晶體 管Ml的漏極。第四電阻器R3的第一連接端連接至第二 PMOS晶體管Ml的漏極，第四電阻 器R3的第二連接端接地GND。第五電阻器RO的第一連接端連接至比較器M的正向輸入端， 第五電阻器RO的第二連接端連接至第二二極管D2的輸入端。第一二極管Dl的輸入端連接至第二 PMOS晶體管Ml的漏極，第一二極管Dl的輸 出端接地GND ；第二二極管D2的輸入端連接至第五電阻器RO的第二連接端，第二二極管D2 的輸出端接地GND。第一 PMOS晶體管MO和第二 PMOS晶體管Ml的器件尺寸基本相同。這樣，假設(shè)第一二極管Dl的導通電壓為VBE1，并且第二二極管Dl的導通電壓為 VBE2，第一電阻器Rl的電阻值為rl，第二電阻器Rll的電阻值為rll (在本實施例中，rll =rl)，第三電阻器R2的電阻值為r2，第四電阻器R3的電阻值為r3，以及第五電阻器RO的 電阻值為r0 ；那么，所示的基準電壓產(chǎn)生電路的輸出VREF的值就可通過計算等式(1)而得 到，其中等式⑴為
權(quán)利要求
一種基準電壓產(chǎn)生電路，其特征在于包括第一PMOS晶體管(M0)，其源極連接至電源電壓；第二PMOS晶體管(M1)，其源極連接至電源電壓；比較器(M)，其輸出端連接至所述第一PMOS晶體管(M0)柵極并且連接至所述第二PMOS晶體管(M1)的柵極；第一電阻器(R1)，其第一連接端連接至所述第一PMOS晶體管(M0)的漏極，其第二連接端連接至所述比較器(M)的正向輸入端；第二電阻器(R11)，其第一連接端連接至所述第一PMOS晶體管(M0)的漏極，其第二連接端連接至所述比較器(M)的反向輸入端；第三電阻器(R2)，其第一連接端連接至所述第一PMOS晶體管(M0)的漏極，其第二連接端連接至所述第二PMOS晶體管(M1)的漏極；第四電阻器(R3)，其第一連接端連接至所述第二PMOS晶體管(M1)的漏極，其第二連接端接地；第五電阻器(R0)，其第一連接端連接至所述比較器(M)的正向輸入端；第一二極管(D1)，其輸入端連接至所述第二PMOS晶體管(M1)的漏極，其輸出端接地；以及第二二極管(D2)，其輸入端連接至所述第五電阻器(R0)的第二連接端，其輸出端接地。
2.根據(jù)權(quán)利要求1所述的基準電壓產(chǎn)生電路，其特征在于，所述第一電阻器(Rl)的電 阻值與所述第二電阻器(R22)的電阻值相等。
3.根據(jù)權(quán)利要求1或2所述的基準電壓產(chǎn)生電路，其特征在于，所述第一PMOS晶體管 (MO)的器件尺寸與所述第二 PMOS晶體管(Ml)的器件尺寸相同。
4.根據(jù)權(quán)利要求1或2所述的基準電壓產(chǎn)生電路，其特征在于，所述基準電壓產(chǎn)生電路 被用于低電壓集成電路。
5.根據(jù)權(quán)利要求1或2所述的基準電壓產(chǎn)生電路，其特征在于，所述基準電壓產(chǎn)生電路 被用于工作電壓不高于2. 5V的集成電路。
6. 一種基準電壓產(chǎn)生電路，其特征在于包括 第一 PMOS晶體管(MO)，其源極連接至電源電壓； 第二 PMOS晶體管(Ml)，其源極連接至電源電壓；比較器(M)，其輸出端連接至所述第一 PMOS晶體管(MO)柵極并且連接至所述第二 PMOS晶體管(Ml)的柵極；第一電阻器(Rl)，其第一連接端連接至所述第一PMOS晶體管(MO)的漏極，其第二連接 端連接至第一附加電阻器(ROl)的第一連接端；第二電阻器(Rll)，其第一連接端連接至所述第一 PMOS晶體管(MO)的漏極，其第二連 接端連接至第三附加電阻器(R03)的第一連接端；第三電阻器(R2)，其第一連接端連接至所述第一PMOS晶體管(MO)的漏極，其第二連接 端連接至所述第二 PMOS晶體管(Ml)的漏極；第四電阻器(R3)，其第一連接端連接至所述第二 PMOS晶體管(Ml)的漏極，其第二連接 端接地；第五電阻器(RO)，其第一連接端連接至第一附加電阻器(ROl)的第一連接端；第一二極管(Dl)，其輸入端連接至所述第二 PMOS晶體管(Ml)的漏極，其輸出端接地； 第二二極管(D2)，其輸入端連接至所述第五電阻器(RO)的第二連接端，其輸出端接地；第一附加電阻器(ROl)，其第二連接端連接至所述比較器(M)的正向輸入端； 第二附加電阻器(R02)，其第一連接端連接至所述第一附加電阻器(ROl)的第二連接 端，其第二連接端接地；第三附加電阻器(R03)，其第二輸入端連接至第三附加電阻器(R03)的第一連接端；以及第四附加電阻器(R04)，其第一連接端連接至所述第三附加電阻器(R03)的第二連接 端，其第二連接端接地。
7.根據(jù)權(quán)利要求6所述的基準電壓產(chǎn)生電路，其特征在于，所述第一電阻器(Rl)的電 阻值與所述第二電阻器(R22)的電阻值相等，并且所述第五電阻器(RO)的電阻值等于第一 附加電阻器(ROl)的電阻值、第二附加電阻器(R02)的電阻值、第三附加電阻器(R03)的電 阻值、以及第四附加電阻器(R04)的電阻值。
8.根據(jù)權(quán)利要求6或7所述的基準電壓產(chǎn)生電路，其特征在于，所述第一PMOS晶體管 (MO)的器件尺寸與所述第二 PMOS晶體管(Ml)的器件尺寸相同。
9.根據(jù)權(quán)利要求6或7所述的基準電壓產(chǎn)生電路，其特征在于，所述基準電壓產(chǎn)生電路 被用于低電壓集成電路。
10.根據(jù)權(quán)利要求6或7所述的基準電壓產(chǎn)生電路，其特征在于，所述基準電壓產(chǎn)生電 路被用于工作電壓不高于2. 5V的集成電路。
全文摘要
一種基準電壓產(chǎn)生電路包括源極連接至電源電壓的第一PMOS晶體管和第二PMOS晶體管；輸出端連接至第一PMOS晶體管柵極的比較器；第一電阻器，第一連接端連接至第一PMOS晶體管的漏極，第二連接端連接至比較器的正向輸入端；第二電阻器，第一連接端連接至第一PMOS晶體管的漏極，第二連接端連接至比較器的反向輸入端；第三電阻器，第一連接端連接至第一PMOS晶體管的漏極，第二連接端連接至第二PMOS晶體管的漏極；第四電阻器，第一連接端連接至第二PMOS晶體管的漏極，第二連接端接地；第五電阻器，第一連接端連接至比較器的正向輸入端；輸出接地的第一二極管，輸入端連接至第二PMOS晶體管的漏極；和輸出接地的第二二極管。該基準電壓產(chǎn)生電路具有簡單、精確的優(yōu)勢。
文檔編號G05F3/24GK101976093SQ20101050472
公開日2011年2月16日 申請日期2010年10月12日 優(yōu)先權(quán)日2010年10月12日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司