一種用于邏輯分析儀與fpga系統(tǒng)的測(cè)試接口裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種測(cè)試接口電路，特別涉及一種用于邏輯分析儀與FPGA系統(tǒng)的測(cè)試接口裝置。
【背景技術(shù)】
[0002]FPGA是采用軟硬件協(xié)同設(shè)計(jì)的思想，將飛速發(fā)展的集成電路技術(shù)與計(jì)算機(jī)軟件技術(shù)有機(jī)結(jié)合的一種復(fù)雜電子系統(tǒng)。它集成了硬核或軟核、CPU、DSP、存儲(chǔ)器、外圍I/O及可編程邏輯器件，通過(guò)設(shè)計(jì)復(fù)用可以達(dá)到復(fù)雜系統(tǒng)的高效、快速實(shí)現(xiàn)目的，并且具有可裁剪、可擴(kuò)充、可升級(jí)等靈活設(shè)計(jì)方式，以及處理速度快、設(shè)計(jì)周期短、成本低、易集成等優(yōu)點(diǎn)，因此，也被稱為“半導(dǎo)體產(chǎn)業(yè)的未來(lái)”。
[0003]邏輯分析儀作為一種分析數(shù)字系統(tǒng)邏輯關(guān)系的主要儀器，它以一種直觀的形式表征出了數(shù)字系統(tǒng)的運(yùn)行情況，幫助科研工程人員對(duì)數(shù)字系統(tǒng)進(jìn)行分析和故障判斷。因此，在FPGA數(shù)字系統(tǒng)的故障分析與定位中應(yīng)用極為廣泛。目前，利用邏輯分析儀進(jìn)行FPGA數(shù)字系統(tǒng)測(cè)試的接口方式是通過(guò)單端飛線將FPGA數(shù)字系統(tǒng)待測(cè)信號(hào)的單端引腳與邏輯分析儀接口槽位連接，或者是通過(guò)差分飛線將FPGA數(shù)據(jù)系統(tǒng)待測(cè)信號(hào)的差分引腳與邏輯分析儀接口槽位連接。但是，上述兩種測(cè)試接口方式會(huì)造成兩個(gè)問(wèn)題:第一，會(huì)造成不同F(xiàn)PGA數(shù)字系統(tǒng)待測(cè)信號(hào)之間嚴(yán)重的串?dāng)_；第二，會(huì)造成FPAG數(shù)字系統(tǒng)引腳資源的浪費(fèi)；第三，會(huì)造成邏輯分析儀與FPGA系統(tǒng)的測(cè)試接口復(fù)雜而冗余。

【發(fā)明內(nèi)容】

[0004]針對(duì)上述現(xiàn)有技術(shù)存在的缺陷或不足，本實(shí)用新型的目的在于，提供一種可擴(kuò)展的用于邏輯分析儀與FPGA系統(tǒng)的測(cè)試接口裝置。
[0005]為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用以下技術(shù)方案:
[0006]—種用于邏輯分析儀與FPGA系統(tǒng)的測(cè)試接口裝置，包括電路板或電路板區(qū)域，所述電路板或電路板區(qū)域上制作有一組輸入信號(hào)接口槽位、兩組單端信號(hào)轉(zhuǎn)差分功能電路模塊、兩組輸出信號(hào)接口槽位；
[0007]所述電路板或電路板區(qū)域上，從所述輸入信號(hào)接口槽位引出的信號(hào)走線分別連接到兩組所述單端信號(hào)轉(zhuǎn)差分功能電路模塊，從兩組所述單端信號(hào)轉(zhuǎn)差分功能電路模塊引出的信號(hào)走線分別連接到與其對(duì)應(yīng)的所述輸出信號(hào)接口槽位。
[0008]進(jìn)一步的，所述輸入信號(hào)接口槽位為m路信號(hào)接口槽位，m = 8，16，32，64、…，2n(n多3，n e Z);所述單端信號(hào)轉(zhuǎn)差分功能電路模塊為m/2路單端信號(hào)轉(zhuǎn)差分電路模塊；從所述輸入信號(hào)接口槽位引出的m路單端信號(hào)走線分別連接到兩組所述單端信號(hào)轉(zhuǎn)差分功能電路t吳塊。
[0009]進(jìn)一步的，兩組所述單端信號(hào)轉(zhuǎn)差分功能電路模塊對(duì)稱設(shè)置在所述電路板或電路板區(qū)域的寬度方向中軸線的兩側(cè)，所述單端信號(hào)轉(zhuǎn)差分功能電路模塊的長(zhǎng)度方向中軸線垂直于所述電路板或電路板區(qū)域的長(zhǎng)度方向中軸線；所述單端信號(hào)轉(zhuǎn)差分功能電路模塊的中心點(diǎn)設(shè)置在所述電路板或電路板區(qū)域的長(zhǎng)度方向中軸線上。
[0010]進(jìn)一步的，所述單端信號(hào)轉(zhuǎn)差分功能電路模塊由m/8個(gè)單端信號(hào)轉(zhuǎn)差分器組成，m=8，16，32，64、…，2n;n彡3，ne Z ;所述單端信號(hào)轉(zhuǎn)差分器為4路單端信號(hào)轉(zhuǎn)差分器。
[0011]進(jìn)一步的，每個(gè)所述單端信號(hào)轉(zhuǎn)差分器的中心點(diǎn)設(shè)置在所述單端信號(hào)轉(zhuǎn)差分功能電路模塊的長(zhǎng)度方向中軸線上，且所述單端信號(hào)轉(zhuǎn)差分器的長(zhǎng)度方向中軸線垂直于所述單端信號(hào)轉(zhuǎn)差分功能電路模塊的寬度方向中軸線。
[0012]進(jìn)一步的，同一組單端信號(hào)轉(zhuǎn)差分功能電路模塊中的2個(gè)單端信號(hào)轉(zhuǎn)差分器之間的距離W為0.5cm?Icm;設(shè)所單端信號(hào)轉(zhuǎn)差分器長(zhǎng)為A，寬為B，則由它們組成的單端信號(hào)轉(zhuǎn)差分功能電路模塊的長(zhǎng)為m/8(A+W)，m = 8，16，32，64、…，2n，n彡3，n e Z，其寬為B。
[0013]進(jìn)一步的，所述輸出信號(hào)接口槽位為m/2路差分信號(hào)接口槽位，從兩組所述單端信號(hào)轉(zhuǎn)差分功能電路模塊分別引出m/2路差分信號(hào)走線連接到對(duì)應(yīng)的輸出信號(hào)接口槽位，m = 8，16，32，64、…，2n，n ^ 3，n G Z0
[0014]進(jìn)一步的，兩組所述輸出信號(hào)接口槽位對(duì)稱設(shè)置在所述電路板或電路板區(qū)域的寬度方向中軸線的兩側(cè)，垂直于所述電路板或電路板區(qū)域的長(zhǎng)度方向中軸線，所述輸出信號(hào)接口槽位的中心點(diǎn)設(shè)置在所述電路板或電路板區(qū)域的長(zhǎng)度方向中軸線上。
[0015]進(jìn)一步的，所述輸入信號(hào)接口槽位垂直于所述電路板或電路板區(qū)域的寬度方向中軸線，且中心點(diǎn)設(shè)置在所述電路板或電路板區(qū)域的寬度方向中軸線上。
[0016]進(jìn)一步的，每組所述單端信號(hào)轉(zhuǎn)差分功能電路模塊距離電路板或電路板區(qū)域的寬度方向的中軸線為Icm?1.5cm ;每組所述輸出信號(hào)接口槽位距離所述電路板或電路板區(qū)域的寬度方向中軸線為4cm?4.5cm ;所述輸入信號(hào)接口槽位距離所述電路板或電路板區(qū)域的長(zhǎng)度方向中軸線為3cm?3.5cm。
[0017]與現(xiàn)有技術(shù)相比，本實(shí)用新型的邏輯分析儀與FPGA系統(tǒng)的測(cè)試接口電路具有以下技術(shù)效果:
[0018]1、本實(shí)用新型設(shè)計(jì)將待測(cè)單端信號(hào)轉(zhuǎn)化差分信號(hào)，有效地避免了待測(cè)信號(hào)之間的串?dāng)_。
[0019]2、本實(shí)用新型的電路板上設(shè)置有單端信號(hào)輸入接口槽和差分信號(hào)輸出接口槽位，使邏輯分析儀與FPGA系統(tǒng)連接更加簡(jiǎn)便。
[0020]3、本實(shí)用新型設(shè)計(jì)將待測(cè)信號(hào)轉(zhuǎn)化差分信號(hào)，避免了 FPGA數(shù)字系統(tǒng)待測(cè)信號(hào)的差分輸出，節(jié)省了 FPGA的接口資源。
【附圖說(shuō)明】
[0021]圖1是本實(shí)用新型與邏輯分析儀以及FPGA系統(tǒng)的連接示意圖。
[0022]圖2是本實(shí)用新型的系統(tǒng)結(jié)構(gòu)圖。
[0023]圖3是未使用本實(shí)用新型的效果圖。
[0024]圖4是使用了本實(shí)用新型的效果圖。
[0025]圖5是本實(shí)用新型的實(shí)施例的電路連接圖。
[0026]圖6是本實(shí)用新型的實(shí)施例的布局圖。
[0027]圖中標(biāo)號(hào)含義:(I)電路板或電路板區(qū)域，(2)輸入信號(hào)接口槽位，(3)單端信號(hào)轉(zhuǎn)差分功能電路模塊，(4)輸出信號(hào)接口槽位，(5)長(zhǎng)度方向中軸線，(6)寬度方向中軸線。
[0028]下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型的方案做進(jìn)一步的解釋和說(shuō)明。
【具體實(shí)施方式】
[0029]本實(shí)用新型的測(cè)試接口裝置用于為邏輯分析儀和FPGA系統(tǒng)提供測(cè)試接口 ；具體應(yīng)用時(shí)，如圖1所示，F(xiàn)PGA系統(tǒng)的輸出端連接測(cè)試接口電路的輸入端，測(cè)試接口電路的輸出端連接邏輯分析儀的輸入端。
[0030]遵從本實(shí)用新型的上述技術(shù)方案，如圖2所示，本實(shí)用新型的用于邏輯分析儀與FPGA系統(tǒng)的測(cè)試接口裝置，包括電路板或電路板區(qū)域1，所述電路板或電路板區(qū)域I上制作有一組輸入信號(hào)接口槽位2、兩組單端信號(hào)轉(zhuǎn)差分功能電路模塊3和兩組輸出信號(hào)接口槽位4。
[0031]所述電路板或電路板區(qū)域I上，從所述輸入信號(hào)接口槽位2引出的信號(hào)走線分別連接到兩組所述單端信號(hào)轉(zhuǎn)差分功能電路模塊3，從兩組所述單端信號(hào)轉(zhuǎn)差分功能電路模塊3引出的信號(hào)走線分別連接到與其對(duì)應(yīng)的所述輸出信號(hào)接口槽位4。
[0032]所述輸入信號(hào)接口槽位2為16路信號(hào)接口槽位。
[0033]所述單端信號(hào)轉(zhuǎn)差分功能電路模塊3為8路單端信號(hào)轉(zhuǎn)